JP2000174736A - ビット同期回路 - Google Patents
ビット同期回路Info
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- JP2000174736A JP2000174736A JP10348107A JP34810798A JP2000174736A JP 2000174736 A JP2000174736 A JP 2000174736A JP 10348107 A JP10348107 A JP 10348107A JP 34810798 A JP34810798 A JP 34810798A JP 2000174736 A JP2000174736 A JP 2000174736A
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
Abstract
(57)【要約】
【課題】 従来のビット同期回路は、量産の難しいアナ
ログ回路であったり、同期を取るのに時間がかかった
り、高速のクロックを必要としたり、高速の非同期ＦＩ
ＦＯを必要としたり、受信信号の遷移点毎に同期を補正
し続けることができなかったり、受信信号の偏りに偏り
がある場合に同期が取れなかったり、という欠点があ
り、これらの欠点のすべてを解決することが難しかっ
た。 【解決手段】 受信信号をビットレート以上の速度のサ
ンプリングレートでオーバーサンプルし、サンプルした
結果をサンプリングレートに比べて遅いレートで並列出
力する回路と、該レートで動作し、該並列出力と内部状
態から受信ビット数とその内容を判定、出力するステー
トマシンからなる。
ログ回路であったり、同期を取るのに時間がかかった
り、高速のクロックを必要としたり、高速の非同期ＦＩ
ＦＯを必要としたり、受信信号の遷移点毎に同期を補正
し続けることができなかったり、受信信号の偏りに偏り
がある場合に同期が取れなかったり、という欠点があ
り、これらの欠点のすべてを解決することが難しかっ
た。 【解決手段】 受信信号をビットレート以上の速度のサ
ンプリングレートでオーバーサンプルし、サンプルした
結果をサンプリングレートに比べて遅いレートで並列出
力する回路と、該レートで動作し、該並列出力と内部状
態から受信ビット数とその内容を判定、出力するステー
トマシンからなる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＥＥＥ１３９
４、ＡＴＭなどに代表される高速シリアル通信の受信機
で必要とされるビット同期回路に関する。
４、ＡＴＭなどに代表される高速シリアル通信の受信機
で必要とされるビット同期回路に関する。
【０００２】
【従来の技術】（イントロダクション）情報機器のデジ
タル化に伴い、デジタル信号の高速シリアル通信が、Ｌ
ＳＩ間データ転送から無線通信、光ファイバ通信に至る
まで幅広く使用されるようになっている。
タル化に伴い、デジタル信号の高速シリアル通信が、Ｌ
ＳＩ間データ転送から無線通信、光ファイバ通信に至る
まで幅広く使用されるようになっている。
【０００３】（ビット同期回路とは何か）デジタル通信
では、データの他にデータを正しくサンプルするための
タイミング情報を送る必要がある。高速シリアル通信の
多くは、通信線を少なくするため、タイミング情報をデ
ータとは別の線を使って送るということはしない。その
代わりにデータに冗長性を持たせ、一定時間内にデータ
が遷移することを保証するようなコーディングを用い
る。データの遷移そのものがタイミング情報なので、遷
移と遷移の間隔が十分短ければ、受信機側ではデータの
遷移を基にデータを正しく復元できる。これを実現する
回路は、ビット同期回路またはシンボル同期回路と呼ば
れている。
では、データの他にデータを正しくサンプルするための
タイミング情報を送る必要がある。高速シリアル通信の
多くは、通信線を少なくするため、タイミング情報をデ
ータとは別の線を使って送るということはしない。その
代わりにデータに冗長性を持たせ、一定時間内にデータ
が遷移することを保証するようなコーディングを用い
る。データの遷移そのものがタイミング情報なので、遷
移と遷移の間隔が十分短ければ、受信機側ではデータの
遷移を基にデータを正しく復元できる。これを実現する
回路は、ビット同期回路またはシンボル同期回路と呼ば
れている。
【０００４】（ビット同期回路を取り巻く通信分野の動
向）近年高速シリアル通信において、例えば、ＩＳＤＮ
における２線式加入者線系の時分割方式や、その他の半
２重通信のように、データを間欠的に送受信するバース
トモード通信と呼ばれる方式の開発が進んでいる。バー
ストモード通信では、通常、ビット同期を確立するため
に、転送したいデータの前にプレアンブルと呼ばれる特
定パターンを転送する。プレアンブルの期間中は転送し
たいデータを送れないので、プレアンブルを短くすれば
するほど、通信の効率を上げることができる。プレアン
ブルを短くするためには、高速に同期を確立するビット
同期回路の技術が重要である。
向）近年高速シリアル通信において、例えば、ＩＳＤＮ
における２線式加入者線系の時分割方式や、その他の半
２重通信のように、データを間欠的に送受信するバース
トモード通信と呼ばれる方式の開発が進んでいる。バー
ストモード通信では、通常、ビット同期を確立するため
に、転送したいデータの前にプレアンブルと呼ばれる特
定パターンを転送する。プレアンブルの期間中は転送し
たいデータを送れないので、プレアンブルを短くすれば
するほど、通信の効率を上げることができる。プレアン
ブルを短くするためには、高速に同期を確立するビット
同期回路の技術が重要である。
【０００５】（具体的な要請）更に、例えば、光ファイ
バ通信や無線通信のように増幅器を用いて信号を変換し
ているような方式の場合、増幅器が安定するまで、信号
のパルス幅に偏りが生ずる。図２はこの現象を示す。送
信信号は送信機の出力を時間変化を表している。この図
では、プレアンブルとしてよく使用される０，１の繰り
返しパターンを使用した。例えば、光ファイバ通信の場
合、この送信信号を基にＬＥＤもしくはレーザーに光信
号を出力させる。図の受信信号は、光信号を受光素子で
受信し、増幅処理した信号の１例である。増幅器等の特
性によって、受信信号の先頭においては、信号がハイで
ある期間が送信信号に比べ長くなり、ローである期間が
短くなっている。この傾向は受信を続けることで少なく
なっていき、次第に送信信号の波形に近づいていく。こ
の受信信号の偏りの影響をなくすために、更にプレアン
ブルを付加する必要があった。このような場合に対応す
るために、パルス幅が偏っている場合にも正しく同期を
図ることができるビット同期回路が重要である。
バ通信や無線通信のように増幅器を用いて信号を変換し
ているような方式の場合、増幅器が安定するまで、信号
のパルス幅に偏りが生ずる。図２はこの現象を示す。送
信信号は送信機の出力を時間変化を表している。この図
では、プレアンブルとしてよく使用される０，１の繰り
返しパターンを使用した。例えば、光ファイバ通信の場
合、この送信信号を基にＬＥＤもしくはレーザーに光信
号を出力させる。図の受信信号は、光信号を受光素子で
受信し、増幅処理した信号の１例である。増幅器等の特
性によって、受信信号の先頭においては、信号がハイで
ある期間が送信信号に比べ長くなり、ローである期間が
短くなっている。この傾向は受信を続けることで少なく
なっていき、次第に送信信号の波形に近づいていく。こ
の受信信号の偏りの影響をなくすために、更にプレアン
ブルを付加する必要があった。このような場合に対応す
るために、パルス幅が偏っている場合にも正しく同期を
図ることができるビット同期回路が重要である。
【０００６】（従来技術）ビット同期を取るための従来
技術として、以下の６種類の方法が知られている。
技術として、以下の６種類の方法が知られている。
【０００７】（ＰＬＬを用いた方法）第１の方法
は、（"Phase-Locked Loops - DESIGN, SIMULATION, &
APPLICATIONS" Third Edition, Roland E. Best, 1997,
McGraw-Hill）にあるようにＰＬＬ(Phase-Locked Loop
s)を用いた方法である。この方法では、受信側でクロッ
ク生成するために電圧制御オシレータを用いる。電圧制
御オシレータは動作電圧を変更することにより出力され
るクロックの速度を変えることのできるオシレータであ
る。ＰＬＬは、受信信号の遷移点と生成されたクロック
の位相差を用いて、受信信号の遷移点とクロックの遷移
点が一致するように電圧制御オシレータの速度を制御す
る。このように受信信号に同期したクロックで受信デー
タをサンプルすることで正しく受信することができる。
は、（"Phase-Locked Loops - DESIGN, SIMULATION, &
APPLICATIONS" Third Edition, Roland E. Best, 1997,
McGraw-Hill）にあるようにＰＬＬ(Phase-Locked Loop
s)を用いた方法である。この方法では、受信側でクロッ
ク生成するために電圧制御オシレータを用いる。電圧制
御オシレータは動作電圧を変更することにより出力され
るクロックの速度を変えることのできるオシレータであ
る。ＰＬＬは、受信信号の遷移点と生成されたクロック
の位相差を用いて、受信信号の遷移点とクロックの遷移
点が一致するように電圧制御オシレータの速度を制御す
る。このように受信信号に同期したクロックで受信デー
タをサンプルすることで正しく受信することができる。
【０００８】（非同期ＦＩＦＯの必要性、第３、４の方
法にも共通）一般に、受信側で、受信信号に同期したク
ロックを生成するビット同期回路はクロックリカバリ方
式と呼ばれる。ビット同期回路にクロックリカバリ方式
を使用した場合、受信データは受信信号に同期したクロ
ックに同期しているので、これを受信機のシステムクロ
ックに同期するために、通常、非同期のＦＩＦＯ(First
In First Out)を使用する。受信信号を、受信信号に同
期したクロックで非同期ＦＩＦＯに書き込み、受信機の
システムクロックで読むことにより、受信機のシステム
クロックと同期が取ることができる。
法にも共通）一般に、受信側で、受信信号に同期したク
ロックを生成するビット同期回路はクロックリカバリ方
式と呼ばれる。ビット同期回路にクロックリカバリ方式
を使用した場合、受信データは受信信号に同期したクロ
ックに同期しているので、これを受信機のシステムクロ
ックに同期するために、通常、非同期のＦＩＦＯ(First
In First Out)を使用する。受信信号を、受信信号に同
期したクロックで非同期ＦＩＦＯに書き込み、受信機の
システムクロックで読むことにより、受信機のシステム
クロックと同期が取ることができる。
【０００９】（高速クロック、調歩同期を用いた方法）
第２の方法は、ビットレートと比較して十分速いクロッ
クでデータをサンプルし、サンプルデータの値が変わる
タイミングから受信のためのサンプルタイミングを決め
る方法である。ＰＣのシリアルコントローラであるＵＡ
ＲＴ(UniversalAsynchronous Receiver and Transmitte
r)がこの方法を使用している。ＵＡＲＴでは、調歩同期
と呼ばれるデータフォーマットを使用する。調歩同期で
は、通常、８ビットのデータ毎に、前にスタートビッ
ト、後ろにストップビットを付加する。スタートビット
は常に１、ストップビットは常に０である。ビットレー
トの１６倍のクロックで受信信号をサンプルし、サンプ
ルデータが０から１に変化した時点、すなわちスタート
ビットが始まった時点で４ビットカウンタを初期化す
る。カウンタが８になった時のサンプルデータを８回分
蓄え、その次のストップビットが０であることを確認
し、受信データとして出力する。
第２の方法は、ビットレートと比較して十分速いクロッ
クでデータをサンプルし、サンプルデータの値が変わる
タイミングから受信のためのサンプルタイミングを決め
る方法である。ＰＣのシリアルコントローラであるＵＡ
ＲＴ(UniversalAsynchronous Receiver and Transmitte
r)がこの方法を使用している。ＵＡＲＴでは、調歩同期
と呼ばれるデータフォーマットを使用する。調歩同期で
は、通常、８ビットのデータ毎に、前にスタートビッ
ト、後ろにストップビットを付加する。スタートビット
は常に１、ストップビットは常に０である。ビットレー
トの１６倍のクロックで受信信号をサンプルし、サンプ
ルデータが０から１に変化した時点、すなわちスタート
ビットが始まった時点で４ビットカウンタを初期化す
る。カウンタが８になった時のサンプルデータを８回分
蓄え、その次のストップビットが０であることを確認
し、受信データとして出力する。
【００１０】（２つのオシレータの切り替えを用いた方
法、AT&T）第３の方法は、特開平６−５３９５０号公報
の特許の方法である。受信信号のローとハイに従って、
２つのオシレータの動作を交互に動作開始させる。２つ
のオシレータは、それぞれ、受信信号の立ち上がりまた
は立ち下がりで動作を開始するのでその出力は受信信号
に同期している。２つのオシレータの出力のＯＲを取る
ことで受信データに同期したクロックを生成する。第１
の方法で述べた非同期ＦＩＦＯはここでも必要となる。
法、AT&T）第３の方法は、特開平６−５３９５０号公報
の特許の方法である。受信信号のローとハイに従って、
２つのオシレータの動作を交互に動作開始させる。２つ
のオシレータは、それぞれ、受信信号の立ち上がりまた
は立ち下がりで動作を開始するのでその出力は受信信号
に同期している。２つのオシレータの出力のＯＲを取る
ことで受信データに同期したクロックを生成する。第１
の方法で述べた非同期ＦＩＦＯはここでも必要となる。
【００１１】（多相クロック選択法を用いた方法、日本
電気、韓国電気通信公社、沖電気工業株式会社）第４の
方法は、多相クロック、すなわち、位相がずれた複数の
クロックから受信データに近い位相を持つクロックを選
択する方法である（特開平７−１９３５６２号公報、特
開平９−１８１７１３号公報、特開平１０−２４７０９
３号公報）。これらの特許は、受信信号の遷移点と最も
位相の近いクロックを多相クロックの中から選択する実
装方法を記述している。第１の方法で述べた非同期ＦＩ
ＦＯはここでも必要となる。
電気、韓国電気通信公社、沖電気工業株式会社）第４の
方法は、多相クロック、すなわち、位相がずれた複数の
クロックから受信データに近い位相を持つクロックを選
択する方法である（特開平７−１９３５６２号公報、特
開平９−１８１７１３号公報、特開平１０−２４７０９
３号公報）。これらの特許は、受信信号の遷移点と最も
位相の近いクロックを多相クロックの中から選択する実
装方法を記述している。第１の方法で述べた非同期ＦＩ
ＦＯはここでも必要となる。
【００１２】（多相クロックオーバーサンプリング法そ
の１、調歩同期、多数決、Seoul National Universit
y）第５の方法は、調歩同期の高速化を図った方法であ
る（"A CMOS Serial Linkfor Fully Duplexed Data Com
munication," K. Lee, et al., IEEE Journal ofSolid-
State Circuits, Vol. 30, No.4, April 1995）。この
方法では、５００Ｍｂｐｓという高速通信を実現すべく
並列性を高めるために、ビットレートの１０分の１のス
ピードの多相クロックを使用している。具体的には、位
相が等間隔にずれた４０個の１０分の１クロックを使用
する。これらのクロックでサンプルしたデータを単一の
クロックで再サンプルすることにより、１０ビット時間
の間をビットレートの４倍の速さでサンプリングしたの
と同等の情報が５０ＭＨｚの間隔で得られる。
の１、調歩同期、多数決、Seoul National Universit
y）第５の方法は、調歩同期の高速化を図った方法であ
る（"A CMOS Serial Linkfor Fully Duplexed Data Com
munication," K. Lee, et al., IEEE Journal ofSolid-
State Circuits, Vol. 30, No.4, April 1995）。この
方法では、５００Ｍｂｐｓという高速通信を実現すべく
並列性を高めるために、ビットレートの１０分の１のス
ピードの多相クロックを使用している。具体的には、位
相が等間隔にずれた４０個の１０分の１クロックを使用
する。これらのクロックでサンプルしたデータを単一の
クロックで再サンプルすることにより、１０ビット時間
の間をビットレートの４倍の速さでサンプリングしたの
と同等の情報が５０ＭＨｚの間隔で得られる。
【００１３】このデータをエッジ検出回路に入力するこ
とで０から１への変化点を検出する。実際には、この方
法では、送りたいデータの前に１１１１１０００００と
いう形のプレアンブルを少なくとも３回送信することを
前提としており、この期間中、１度のサンプリングで１
箇所だけ、すなわちスタートビットの先頭でのみ０から
１へ変化する。これにより、スタートビットの位置の特
定が可能である。プレアンブルが終わってデータが送受
信されるようになっても、スタートビットのエッジはほ
ぼ同じ個所で現れるので、データ内のエッジは無視し
て、スタートビットのエッジを追跡する回路が組み込ま
れている。上記のように、データ受信中、スタートビッ
トのエッジの位置が特定できるので、そこから４サンプ
ルずつが各ビットに対応するとみなす。各ビットの値
は、対応する４サンプルの多数決で決定する。
とで０から１への変化点を検出する。実際には、この方
法では、送りたいデータの前に１１１１１０００００と
いう形のプレアンブルを少なくとも３回送信することを
前提としており、この期間中、１度のサンプリングで１
箇所だけ、すなわちスタートビットの先頭でのみ０から
１へ変化する。これにより、スタートビットの位置の特
定が可能である。プレアンブルが終わってデータが送受
信されるようになっても、スタートビットのエッジはほ
ぼ同じ個所で現れるので、データ内のエッジは無視し
て、スタートビットのエッジを追跡する回路が組み込ま
れている。上記のように、データ受信中、スタートビッ
トのエッジの位置が特定できるので、そこから４サンプ
ルずつが各ビットに対応するとみなす。各ビットの値
は、対応する４サンプルの多数決で決定する。
【００１４】（オーバーサンプリング法その２、株式会
社日立製作所、日本電信電話株式会社）第６の方法は、
特開平９−３６８４９号公報の特許の方法である。この
方法では、受信信号をビットレートより速いレートでサ
ンプルした結果をビットレートと同じレートで並列化し
たデータを処理する。具体的には、並列データから変化
点を抽出し、並列データ内の変化点の数と位置から受信
データとみなすサンプルデータを選択する。
社日立製作所、日本電信電話株式会社）第６の方法は、
特開平９−３６８４９号公報の特許の方法である。この
方法では、受信信号をビットレートより速いレートでサ
ンプルした結果をビットレートと同じレートで並列化し
たデータを処理する。具体的には、並列データから変化
点を抽出し、並列データ内の変化点の数と位置から受信
データとみなすサンプルデータを選択する。
【００１５】
【発明が解決しようとする課題】第１の方法は、同期に
時間がかかるので、データの前に長いプレアンブルが必
要となる。また、アナログ回路を含むので、低コストで
の量産が難しい。
時間がかかるので、データの前に長いプレアンブルが必
要となる。また、アナログ回路を含むので、低コストで
の量産が難しい。
【００１６】第２の方法は、１００Ｍｂｐｓから数Ｇｂ
ｐｓの高速通信の場合、必要なクロックが数百ＭＨｚ以
上となり、安価なＣＭＯＳ ＬＳＩでの実装に向かな
い。
ｐｓの高速通信の場合、必要なクロックが数百ＭＨｚ以
上となり、安価なＣＭＯＳ ＬＳＩでの実装に向かな
い。
【００１７】第３の方法は、クロックがデータのエッジ
で瞬時に同期するので、受信信号のゆらぎがそのままク
ロックのゆらぎとなる。ゆらぎが大きい場合、クロック
リカバリ方式で必要となる非同期ＦＩＦＯが高速で動作
する必要がある。一般に、受信信号に同期したクロック
リカバリ方式のビット同期回路では、同期が遅い場合、
長いプレアンブルが必要となり、同期が速い場合、高速
な非同期ＦＩＦＯが必要となるというトレードオフの性
質を持つ。
で瞬時に同期するので、受信信号のゆらぎがそのままク
ロックのゆらぎとなる。ゆらぎが大きい場合、クロック
リカバリ方式で必要となる非同期ＦＩＦＯが高速で動作
する必要がある。一般に、受信信号に同期したクロック
リカバリ方式のビット同期回路では、同期が遅い場合、
長いプレアンブルが必要となり、同期が速い場合、高速
な非同期ＦＩＦＯが必要となるというトレードオフの性
質を持つ。
【００１８】第４の方法は、受信信号のエッジ情報から
クロックを選択し、その選択されたクロックで受信信号
をサンプルするので、クロックを選択する回路の遅延を
考慮し精度よく調整する必要がある。この遅延調整は、
アナログ回路と同様の生産の難しさを伴う。
クロックを選択し、その選択されたクロックで受信信号
をサンプルするので、クロックを選択する回路の遅延を
考慮し精度よく調整する必要がある。この遅延調整は、
アナログ回路と同様の生産の難しさを伴う。
【００１９】一般に、第１、３、４の方法のように、ク
ロックリカバリ方式では、受信信号のエッジからサンプ
ルのタイミングを一意に決めるので、０と１のパルス幅
がどちらかに偏る傾向がある場合誤動作する可能性が高
い。
ロックリカバリ方式では、受信信号のエッジからサンプ
ルのタイミングを一意に決めるので、０と１のパルス幅
がどちらかに偏る傾向がある場合誤動作する可能性が高
い。
【００２０】第５の方法は、STOP/STARTビットの遷移の
みを追跡し、データビット部分では遷移を考慮しない。
すなわち、データビット部分での遷移をタイミング情報
として利用しないので受信信号のゆらぎに対して補正が
効かない場合がある。また、多数決による判定を行うの
で、０と１のパルス幅がどちらかに偏る傾向がある場合
に対応できない。第６の方法は、受信データの出力が受
信機のクロックレートに対して固定であり、従ってビッ
トレートのゆらぎや誤差に対して弱く、同期を長時間維
持するのが難しい。
みを追跡し、データビット部分では遷移を考慮しない。
すなわち、データビット部分での遷移をタイミング情報
として利用しないので受信信号のゆらぎに対して補正が
効かない場合がある。また、多数決による判定を行うの
で、０と１のパルス幅がどちらかに偏る傾向がある場合
に対応できない。第６の方法は、受信データの出力が受
信機のクロックレートに対して固定であり、従ってビッ
トレートのゆらぎや誤差に対して弱く、同期を長時間維
持するのが難しい。
【００２１】（請求項３で解決する課題）また、第５の
方法では、多相クロックとは同期関係にない受信信号を
サンプルする。サンプルには通常Ｄフリップフロップが
使用される。Ｄフリップフロップを正常に動作させるに
は、クロックの前後で、ある期間、入力データを一定値
に保つ必要がある。この決められた期間中に入力データ
が一定値でなかった場合、Ｄフリップフロップの出力が
０でも１でもない不安定な値を出力する可能性がある。
この現象はメタスタビリティと呼ばれる。メタスタビリ
ティは回路の誤動作を生むので、起こる確率を減らすこ
とが望ましい。第５の方法では、センスアンプを４段カ
スケード状に接続してこの問題に対応している。
方法では、多相クロックとは同期関係にない受信信号を
サンプルする。サンプルには通常Ｄフリップフロップが
使用される。Ｄフリップフロップを正常に動作させるに
は、クロックの前後で、ある期間、入力データを一定値
に保つ必要がある。この決められた期間中に入力データ
が一定値でなかった場合、Ｄフリップフロップの出力が
０でも１でもない不安定な値を出力する可能性がある。
この現象はメタスタビリティと呼ばれる。メタスタビリ
ティは回路の誤動作を生むので、起こる確率を減らすこ
とが望ましい。第５の方法では、センスアンプを４段カ
スケード状に接続してこの問題に対応している。
【００２２】（どれかを改良というよりは、以下の性質
をすべて満たす回路を実現したい）上記のように従来の
方法は、それぞれ欠点を持つので、以下の項目をすべて
満たすビット同期を実現することが課題となる。 * 高速に同期すること。 * 同期が維持できること。 * アナログ部分が無いまたは少ないこと。 * 高速の非同期ＦＩＦＯを必要としないこと。 * 高速のクロックを必要としないこと。 * 受信信号のゆらぎに対して強靭であること。 * 特定の波形の偏りに対して対応できること。
をすべて満たす回路を実現したい）上記のように従来の
方法は、それぞれ欠点を持つので、以下の項目をすべて
満たすビット同期を実現することが課題となる。 * 高速に同期すること。 * 同期が維持できること。 * アナログ部分が無いまたは少ないこと。 * 高速の非同期ＦＩＦＯを必要としないこと。 * 高速のクロックを必要としないこと。 * 受信信号のゆらぎに対して強靭であること。 * 特定の波形の偏りに対して対応できること。
【００２３】
【課題を解決するための手段】これらの問題を解決する
ため、本発明によるビット同期回路では、オーバーサン
プルする方法を用いるが、従来技術の第５の方法と異な
り、 １． サンプルデータの遷移点すべてで同期を取ること
ができる。 ２． データの判定に多数決論理を使わず、データが０
か１か依存して判定するタイミングを変えることができ
る。という特徴を備えた回路を提供する。
ため、本発明によるビット同期回路では、オーバーサン
プルする方法を用いるが、従来技術の第５の方法と異な
り、 １． サンプルデータの遷移点すべてで同期を取ること
ができる。 ２． データの判定に多数決論理を使わず、データが０
か１か依存して判定するタイミングを変えることができ
る。という特徴を備えた回路を提供する。
【００２４】具体的には、請求項１にあるように、受信
信号をビットレート以上の速度のサンプリングレートで
オーバーサンプルし、サンプルした結果をサンプリング
レートに比べて遅いレートで並列出力する回路と、該レ
ートで動作し、該並列出力と内部状態から受信ビット数
とその内容を判定、出力するステートマシンを備える。
信号をビットレート以上の速度のサンプリングレートで
オーバーサンプルし、サンプルした結果をサンプリング
レートに比べて遅いレートで並列出力する回路と、該レ
ートで動作し、該並列出力と内部状態から受信ビット数
とその内容を判定、出力するステートマシンを備える。
【００２５】ステートマシンは、並列サンプルデータの
中から同一シンボルの続き具合から受信データの出力を
決定し、サンプルデータの変化点からシンボルの開始点
を抽出しながら内部状態を更新できる。このステートマ
シンは、ビット数とその内容を出力する機能を有し、内
部状態と入力サンプルによって出力するビット数を変化
させる。
中から同一シンボルの続き具合から受信データの出力を
決定し、サンプルデータの変化点からシンボルの開始点
を抽出しながら内部状態を更新できる。このステートマ
シンは、ビット数とその内容を出力する機能を有し、内
部状態と入力サンプルによって出力するビット数を変化
させる。
【００２６】ビット数とその内容は、必ずしも分離可能
な形で出力する必要はなく、ビット数情報と内容情報の
両方を混在した形で出力しても良い。
な形で出力する必要はなく、ビット数情報と内容情報の
両方を混在した形で出力しても良い。
【００２７】これにより、 デジタル回路であって、 従
来技術の第５の方法と同様、高速のクロックを必要とせ
ず、高速に同期し、同期を維持することができ、クロッ
クリカバリ方式と違い出力データが受信機と同期してお
り、 受信信号の遷移点毎に同期を補正し続けることが
できる。具体的にどのようにして実現するかについて
は、実施例を通して説明する。
来技術の第５の方法と同様、高速のクロックを必要とせ
ず、高速に同期し、同期を維持することができ、クロッ
クリカバリ方式と違い出力データが受信機と同期してお
り、 受信信号の遷移点毎に同期を補正し続けることが
できる。具体的にどのようにして実現するかについて
は、実施例を通して説明する。
【００２８】請求項１のビット同期回路では、回路から
の出力が可変長であるが、ビット同期回路の出力を処理
する回路は、通常、固定長のデータを処理する実装が多
い。例えば、もしビット同期回路の出力を処理する回路
が１クロックで１ビットずつ処理する場合、ビット同期
回路が２ビット出力した時には、処理回路は２ビット処
理するために２クロック必要とする。その間、ビット同
期回路の出力を蓄積する必要がある。
の出力が可変長であるが、ビット同期回路の出力を処理
する回路は、通常、固定長のデータを処理する実装が多
い。例えば、もしビット同期回路の出力を処理する回路
が１クロックで１ビットずつ処理する場合、ビット同期
回路が２ビット出力した時には、処理回路は２ビット処
理するために２クロック必要とする。その間、ビット同
期回路の出力を蓄積する必要がある。
【００２９】具体的には、請求項２にあるように、請求
項１のビット同期回路であって、ステートマシンの出力
を蓄積する同期ＦＩＦＯを備える。これにより、ビット
同期回路に固定長処理の回路を接続することが可能にな
る。
項１のビット同期回路であって、ステートマシンの出力
を蓄積する同期ＦＩＦＯを備える。これにより、ビット
同期回路に固定長処理の回路を接続することが可能にな
る。
【００３０】請求項１のビット同期回路では、ステート
マシン部分を低速のクロックレートで動作させることが
可能だが、オーバーサンプルする回路に関しても低速ク
ロックで動作させたい場合には、従来技術の第５の方法
のように多相クロックを利用することができる。
マシン部分を低速のクロックレートで動作させることが
可能だが、オーバーサンプルする回路に関しても低速ク
ロックで動作させたい場合には、従来技術の第５の方法
のように多相クロックを利用することができる。
【００３１】具体的には、請求項３にあるように、オー
バーサンプルする回路に、ビットレートと同じもしくは
遅いスピードの、位相がほぼ等間隔にずれた、多相クロ
ック群によって受信信号をオーバーサンプルする回路を
用いる。これにより、低速クロックでのオーバーサンプ
リングが可能になる。
バーサンプルする回路に、ビットレートと同じもしくは
遅いスピードの、位相がほぼ等間隔にずれた、多相クロ
ック群によって受信信号をオーバーサンプルする回路を
用いる。これにより、低速クロックでのオーバーサンプ
リングが可能になる。
【００３２】請求項３のビット同期回路では、多相クロ
ックで受信信号をサンプルする回路を使用しており、メ
タスタビリティの可能性がある。この可能性を減らすた
めに、請求項４にあるように、請求項１のビット同期回
路であって、サンプルした結果を多段のシフトレジスタ
を用いてタイミングを徐々にずらして、最終段で単一ク
ロックで再サンプルする回路を備える。これにより、カ
スケード状にサンプルを繰り返すこと、および、カスケ
ード状のサンプルの間隔を長く取ることによりメタスタ
ビリティの確率が減少する。
ックで受信信号をサンプルする回路を使用しており、メ
タスタビリティの可能性がある。この可能性を減らすた
めに、請求項４にあるように、請求項１のビット同期回
路であって、サンプルした結果を多段のシフトレジスタ
を用いてタイミングを徐々にずらして、最終段で単一ク
ロックで再サンプルする回路を備える。これにより、カ
スケード状にサンプルを繰り返すこと、および、カスケ
ード状のサンプルの間隔を長く取ることによりメタスタ
ビリティの確率が減少する。
【００３３】請求項１のビット同期回路における、ステ
ートマシンの遷移表を変更することで、０判定、１判定
を非対称にすることができる。
ートマシンの遷移表を変更することで、０判定、１判定
を非対称にすることができる。
【００３４】具体的には、請求項５にあるように、請求
項１のビット同期回路であって、０を出力する条件と１
を出力する条件が対称でないステートマシンを備えるこ
とにより、特定の波形の偏りに対して対応することがで
きる。
項１のビット同期回路であって、０を出力する条件と１
を出力する条件が対称でないステートマシンを備えるこ
とにより、特定の波形の偏りに対して対応することがで
きる。
【００３５】
【発明の実施の形態】《実施の形態１》 （構成図の説明）図１は、本発明の構成図である。サン
プリング部１０１には、受信信号と、サンプリングレー
トに比較して遅いクロックΦ１が入力される。サンプリ
ング部は、なんらかの方法で受信信号をサンプルした結
果をクロックΦ１に同期させて並列出力する。この出力
がステートマシン１０２に入力される。ステートマシン
はサンプルデータに含まれるデータのビット数とその内
容を出力する。
プリング部１０１には、受信信号と、サンプリングレー
トに比較して遅いクロックΦ１が入力される。サンプリ
ング部は、なんらかの方法で受信信号をサンプルした結
果をクロックΦ１に同期させて並列出力する。この出力
がステートマシン１０２に入力される。ステートマシン
はサンプルデータに含まれるデータのビット数とその内
容を出力する。
【００３６】（サンプリング部の説明）図３は、図１の
サンプリング部１０１において、多相クロックを用いて
オーバーサンプリングする場合の実施例である。ここで
クロックはビットレートと同じスピード、サンプリング
レートは４倍、として説明するが、必ずしもこうである
必要はない。受信信号と多相クロックΦ１〜４が前段
（左側）の４つのフリップフロップ３０１、３０２、３
０３、３０４にそれぞれ入力される。これにより、受信
信号をビットレートの４倍の解像度でサンプルする。前
段のフリップフロップの出力は、後段（右側）のフリッ
プフロップ３０５、３０６，３０７，３０８に入力され
る。後段のフリップフロップのクロックにはΦ１が入力
されている。
サンプリング部１０１において、多相クロックを用いて
オーバーサンプリングする場合の実施例である。ここで
クロックはビットレートと同じスピード、サンプリング
レートは４倍、として説明するが、必ずしもこうである
必要はない。受信信号と多相クロックΦ１〜４が前段
（左側）の４つのフリップフロップ３０１、３０２、３
０３、３０４にそれぞれ入力される。これにより、受信
信号をビットレートの４倍の解像度でサンプルする。前
段のフリップフロップの出力は、後段（右側）のフリッ
プフロップ３０５、３０６，３０７，３０８に入力され
る。後段のフリップフロップのクロックにはΦ１が入力
されている。
【００３７】図４はサンプリング部の動作タイミングを
示す図である。多相クロックにより、受信信号の黒い点
の位置で受信信号がサンプルされる。サンプルされた結
果はクロックΦ１で再サンプルされて出力されるので、
サンプリング部の出力Ｓ［１，．．．，ｎ］はクロック
Φ１に同期して出力される。
示す図である。多相クロックにより、受信信号の黒い点
の位置で受信信号がサンプルされる。サンプルされた結
果はクロックΦ１で再サンプルされて出力されるので、
サンプリング部の出力Ｓ［１，．．．，ｎ］はクロック
Φ１に同期して出力される。
【００３８】（ステートマシンの説明）次に、ステート
マシン１０２について説明する。本発明の実施例のステ
ートマシンの動作を説明するために、まず、４倍の解像
度のサンプル結果を１サンプルずつ入力する場合のステ
ートマシンについて説明する。
マシン１０２について説明する。本発明の実施例のステ
ートマシンの動作を説明するために、まず、４倍の解像
度のサンプル結果を１サンプルずつ入力する場合のステ
ートマシンについて説明する。
【００３９】図５は、４倍の解像度のサンプル結果を１
サンプルずつ入力する場合のステートマシンの遷移表で
ある。ステートマシンは、Ｓ０−１、Ｓ０−２，Ｓ０−
３，Ｓ０−４、Ｓ１−１，Ｓ１−２、Ｓ１−３、Ｓ１−
４の８つのステートを持つ。Ｓ０、Ｓ１はそれぞれ現在
のビットが０であるか１であるかを示す。−１、−２、
−３、−４は１ビットの中の位置を示す。解像度が４倍
なので各サンプルは１ビットの中の４つの位置のいずれ
かに当たる。先頭から時間順に−１、−２、−３、−４
が対応する。
サンプルずつ入力する場合のステートマシンの遷移表で
ある。ステートマシンは、Ｓ０−１、Ｓ０−２，Ｓ０−
３，Ｓ０−４、Ｓ１−１，Ｓ１−２、Ｓ１−３、Ｓ１−
４の８つのステートを持つ。Ｓ０、Ｓ１はそれぞれ現在
のビットが０であるか１であるかを示す。−１、−２、
−３、−４は１ビットの中の位置を示す。解像度が４倍
なので各サンプルは１ビットの中の４つの位置のいずれ
かに当たる。先頭から時間順に−１、−２、−３、−４
が対応する。
【００４０】入力されたサンプル値が０の場合、実線に
沿ってステートマシンが遷移する。ステートがＳ０のい
ずれかである場合、ビット位置の中の次の時間を示すス
テートに遷移する。ステートがＳ１のいずれかの場合、
Ｓ０−１に遷移する。この遷移によって受信信号が１か
ら０へ遷移したことがわかる。入力されたサンプル値が
１の場合、点線に沿ってステートマシンが遷移する。入
力されたサンプル値が０の場合と対称な動作をする。
沿ってステートマシンが遷移する。ステートがＳ０のい
ずれかである場合、ビット位置の中の次の時間を示すス
テートに遷移する。ステートがＳ１のいずれかの場合、
Ｓ０−１に遷移する。この遷移によって受信信号が１か
ら０へ遷移したことがわかる。入力されたサンプル値が
１の場合、点線に沿ってステートマシンが遷移する。入
力されたサンプル値が０の場合と対称な動作をする。
【００４１】受信信号のサンプル値が変化した場合、ス
テートマシンはＳ０−１もしくはＳ１−１へ遷移する。
この後、２回同じサンプル値が続くと、それぞれ、Ｓ０
−３，Ｓ１−３へ遷移する。これらのステートでデータ
を受信したと判定することにより、ビット同期が行われ
る。
テートマシンはＳ０−１もしくはＳ１−１へ遷移する。
この後、２回同じサンプル値が続くと、それぞれ、Ｓ０
−３，Ｓ１−３へ遷移する。これらのステートでデータ
を受信したと判定することにより、ビット同期が行われ
る。
【００４２】この実施例の場合、サンプル値が変化した
場合、必ず、Ｓ１−１もしくはＳ０−１にステートが遷
移するので、サンプル値が変化する毎にビット同期が取
られる。これにより、受信信号のゆらぎに対して強靭な
ビット同期が可能になる。
場合、必ず、Ｓ１−１もしくはＳ０−１にステートが遷
移するので、サンプル値が変化する毎にビット同期が取
られる。これにより、受信信号のゆらぎに対して強靭な
ビット同期が可能になる。
【００４３】上で説明したステートマシンを動作させる
には、ビットレートの４倍のクロックが必要になるが、
サンプル値を４ビット毎に入力し、４ビット入力された
後のステートに遷移し、、４ビット入力中に起こった出
力をまとめて出力する機能を持つステートマシンを作れ
ば、ビットレートと同じ速度のクロックで動作が可能で
ある。
には、ビットレートの４倍のクロックが必要になるが、
サンプル値を４ビット毎に入力し、４ビット入力された
後のステートに遷移し、、４ビット入力中に起こった出
力をまとめて出力する機能を持つステートマシンを作れ
ば、ビットレートと同じ速度のクロックで動作が可能で
ある。
【００４４】図６は、これを実現するステートマシンの
遷移表である。一番左側の欄は、入力されるサンプリン
グ値Ｓ［１，．．．，ｎ］の値の一覧である。サンプリ
ング値は２進数表示でしめしてある。一番上の欄は、現
在のステートの一覧である。現在のステートの列で入力
サンプリング値の行にあたるところに次のステートと出
力されるビットパターンが書かれている。出力されるビ
ットパターンには、ｎｏｎｅ、０、１、０１、１０があ
り、それぞれ、受信ビットなし、０受信（１ビット受
信）、１受信（１ビット受信）、０に引き続いて１受信
（２ビット受信）、１に引き続いて０受信（２ビット受
信）出力を意味する。例えば、現在のステートがＳ０−
１で、入力サンプルが００００の場合、次のステートは
Ｓ０−１、受信ビットパターンが０である。このステー
トマシン遷移表に従えば、ステートマシンは４サンプル
を１クロックで処理するので、図５と同様の動作をビッ
トレートと同じクロックで実現することができる。
遷移表である。一番左側の欄は、入力されるサンプリン
グ値Ｓ［１，．．．，ｎ］の値の一覧である。サンプリ
ング値は２進数表示でしめしてある。一番上の欄は、現
在のステートの一覧である。現在のステートの列で入力
サンプリング値の行にあたるところに次のステートと出
力されるビットパターンが書かれている。出力されるビ
ットパターンには、ｎｏｎｅ、０、１、０１、１０があ
り、それぞれ、受信ビットなし、０受信（１ビット受
信）、１受信（１ビット受信）、０に引き続いて１受信
（２ビット受信）、１に引き続いて０受信（２ビット受
信）出力を意味する。例えば、現在のステートがＳ０−
１で、入力サンプルが００００の場合、次のステートは
Ｓ０−１、受信ビットパターンが０である。このステー
トマシン遷移表に従えば、ステートマシンは４サンプル
を１クロックで処理するので、図５と同様の動作をビッ
トレートと同じクロックで実現することができる。
【００４５】《実施の形態２》図７は実施の形態２の構
成図である。サンプリング部７０１とステートマシン７
０２は実施の形態１と同じものである。実施の形態１で
説明したように、ステートマシンの出力は、１クロック
で、受信ビット数が０ビットの場合、１ビットの場合、
２ビットの場合がある。このような出力では、１ビット
ずつ処理する回路を接続しにくい。実施の形態２では、
実施の形態１に同期ＦＩＦＯ７０３を接続する。このビ
ット同期回路に接続される回路は、図７のREAD ENABLE
信号を制御することでＦＩＦＯの出力を抑制することが
できる。すなわち、もしビット同期回路の出力が２ビッ
トだった場合、READ ENABLEをローにして、２ビット分
処理した後、READ ENABLEをハイにする。READ ENABLEが
ローの間の受信データはＦＩＦＯの中に蓄積されるので
失われることはない。また、ステートマシンの出力は既
に、受信機のシステムクロックと同期しているので、非
同期ＦＩＦＯは必要ない。従って、このＦＩＦＯはビッ
トレートと同じ速度で動作すればよい。
成図である。サンプリング部７０１とステートマシン７
０２は実施の形態１と同じものである。実施の形態１で
説明したように、ステートマシンの出力は、１クロック
で、受信ビット数が０ビットの場合、１ビットの場合、
２ビットの場合がある。このような出力では、１ビット
ずつ処理する回路を接続しにくい。実施の形態２では、
実施の形態１に同期ＦＩＦＯ７０３を接続する。このビ
ット同期回路に接続される回路は、図７のREAD ENABLE
信号を制御することでＦＩＦＯの出力を抑制することが
できる。すなわち、もしビット同期回路の出力が２ビッ
トだった場合、READ ENABLEをローにして、２ビット分
処理した後、READ ENABLEをハイにする。READ ENABLEが
ローの間の受信データはＦＩＦＯの中に蓄積されるので
失われることはない。また、ステートマシンの出力は既
に、受信機のシステムクロックと同期しているので、非
同期ＦＩＦＯは必要ない。従って、このＦＩＦＯはビッ
トレートと同じ速度で動作すればよい。
【００４６】《実施の形態３》実施の形態３では、実施
の形態１のサンプリング部を図３の代わりに図８を使用
する。前に説明したように、非同期信号をＤフリップフ
ロップでサンプルする際には、メタスタビリティが起こ
る可能性がある。メタスタビリティを回避するために、
本実施例では、 １. Ｄフリップフロップの出力を十分待ってから使用す
る。 ２. 連続に接続された複数のＤフリップフロップを通
す。 といった方法を採用する。図８は、この二つの方法を併
用したサンプリング回路である。
の形態１のサンプリング部を図３の代わりに図８を使用
する。前に説明したように、非同期信号をＤフリップフ
ロップでサンプルする際には、メタスタビリティが起こ
る可能性がある。メタスタビリティを回避するために、
本実施例では、 １. Ｄフリップフロップの出力を十分待ってから使用す
る。 ２. 連続に接続された複数のＤフリップフロップを通
す。 といった方法を採用する。図８は、この二つの方法を併
用したサンプリング回路である。
【００４７】図３のサンプリング部では、Ｄフリップフ
ロップ３０４でクロックΦ４を用いてサンプルした結果
をクロックΦ１で再サンプルしている。従って、再サン
プルされるまでの時間はもっとも速い部分で、１ビット
時間の４分の１である。それに対して、本実施例では、
例えば、Ｄフリップフロップ８０３でクロックΦ４を用
いてサンプルされた出力をＤフリップフロップ８０８で
クロックΦ３を用いて再サンプルし、更にＤフリップフ
ロップ８１２でクロックΦ２を用いて再サンプルし、更
にＤフリップフロップ８１６でクロックΦ１を用いてサ
ンプルする。このように位相の隣り合うクロックで再サ
ンプルするので、再サンプルされるまでの時間は１ビッ
ト時間の４分の３時間と実施の形態１の場合より３倍長
い。また、上に説明したように実施の形態１では２連続
のＤフリップフロップでサンプルするのに対し、本実施
例では４連続のＤフリップフロップでサンプルする。こ
れにより、メタスタビリティが軽減される。
ロップ３０４でクロックΦ４を用いてサンプルした結果
をクロックΦ１で再サンプルしている。従って、再サン
プルされるまでの時間はもっとも速い部分で、１ビット
時間の４分の１である。それに対して、本実施例では、
例えば、Ｄフリップフロップ８０３でクロックΦ４を用
いてサンプルされた出力をＤフリップフロップ８０８で
クロックΦ３を用いて再サンプルし、更にＤフリップフ
ロップ８１２でクロックΦ２を用いて再サンプルし、更
にＤフリップフロップ８１６でクロックΦ１を用いてサ
ンプルする。このように位相の隣り合うクロックで再サ
ンプルするので、再サンプルされるまでの時間は１ビッ
ト時間の４分の３時間と実施の形態１の場合より３倍長
い。また、上に説明したように実施の形態１では２連続
のＤフリップフロップでサンプルするのに対し、本実施
例では４連続のＤフリップフロップでサンプルする。こ
れにより、メタスタビリティが軽減される。
【００４８】《実施の形態４》実施の形態４では、実施
の形態１のステートマシンの代わりに図１０の遷移表に
基づくステートマシンを用いる。図９は本実施例で使用
するステートマシンの動作原理図である。図５と違い、
０から１へ遷移した場合には、その後、２回同じサンプ
ル値１が続いた時点でデータ１を出力する。１から０へ
遷移した場合には、その後１回サンプル値０を受けた時
点でデータ０を出力する。この結果、ビット０は２サン
プル分で０とみなされ、ビット１は３サンプル分で１と
みなされる。これにより、図２にあるような受信信号に
偏りがある場合も正しくビット同期することができる。
の形態１のステートマシンの代わりに図１０の遷移表に
基づくステートマシンを用いる。図９は本実施例で使用
するステートマシンの動作原理図である。図５と違い、
０から１へ遷移した場合には、その後、２回同じサンプ
ル値１が続いた時点でデータ１を出力する。１から０へ
遷移した場合には、その後１回サンプル値０を受けた時
点でデータ０を出力する。この結果、ビット０は２サン
プル分で０とみなされ、ビット１は３サンプル分で１と
みなされる。これにより、図２にあるような受信信号に
偏りがある場合も正しくビット同期することができる。
【００４９】また、サンプリング部とステートマシンの
間に、サンプルデータ整形回路を挿入することで、例え
ば、１サンプルだけ値が変化するようなノイズパルスを
除去するといった工夫も可能である。
間に、サンプルデータ整形回路を挿入することで、例え
ば、１サンプルだけ値が変化するようなノイズパルスを
除去するといった工夫も可能である。
【００５０】
【発明の効果】以上のように、本発明によって、請求項
１は、量産しやすいデジタル回路であって、高速のクロ
ックを必要とせず、高速に同期し、出力データが受信機
のクロックと同期しており、受信信号の遷移点毎に同期
を補正し続けることを可能にする。
１は、量産しやすいデジタル回路であって、高速のクロ
ックを必要とせず、高速に同期し、出力データが受信機
のクロックと同期しており、受信信号の遷移点毎に同期
を補正し続けることを可能にする。
【００５１】請求項２は、請求項１の回路と固定長の受
信データを処理する回路を接続することを可能にする。
請求項３は、非同期信号をサンプルすることにより、メ
タスタビリティによる誤動作の可能性を抑えることを可
能にする。請求項４では受信信号に偏りがある場合にも
同期を可能にすることができる。
信データを処理する回路を接続することを可能にする。
請求項３は、非同期信号をサンプルすることにより、メ
タスタビリティによる誤動作の可能性を抑えることを可
能にする。請求項４では受信信号に偏りがある場合にも
同期を可能にすることができる。
【００５２】請求項５では、請求項１のビット同期回路
であって、０を出力する条件と１を出力する条件が対称
でないステートマシンを備えることにより、特定の波形
の偏りに対して対応することができる。
であって、０を出力する条件と１を出力する条件が対称
でないステートマシンを備えることにより、特定の波形
の偏りに対して対応することができる。
【図１】本発明の構成図である。
【図２】受信信号の偏りを示す図である。
【図３】図１のサンプリング部の実施例である。
【図４】図３のサンプリング部のタイミング図である。
【図５】実施の形態１のステートマシンの動作原理図で
ある。
ある。
【図６】実施の形態１のステートマシンの遷移／出力表
である。
である。
【図７】実施の形態２の構成図である。
【図８】実施の形態３のサンプリング部である。
【図９】実施の形態４のステートマシンの動作原理図で
ある。
ある。
【図１０】実施の形態４のステートマシンの遷移／出力
表である。
表である。
１０１：多相クロックを用いたサンプリング部 １０２：複数サンプルを１クロックで処理するステート
マシン ３０１−３０８：Ｄフリップフロップ ７０１：多相クロックを用いたサンプリング部 ７０２：複数サンプルを１クロックで処理するステート
マシン ７０３：同期ＦＩＦＯ ８０１−８１６：Ｄフリップフロップ
マシン ３０１−３０８：Ｄフリップフロップ ７０１：多相クロックを用いたサンプリング部 ７０２：複数サンプルを１クロックで処理するステート
マシン ７０３：同期ＦＩＦＯ ８０１−８１６：Ｄフリップフロップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西村 崇 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 鷲見 一行 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 上田 徹 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5K047 AA01 AA03 AA06 GG11 GG14 GG29 MM24 MM27
Claims (5)
- 【請求項１】 シリアル通信の受信回路に用いられるビ
ット同期回路であって、 受信信号をビットレート以上の速度のサンプリングレー
トでオーバーサンプルし、サンプルした結果をサンプリ
ングレートに比べて遅いレートで並列出力する回路と、 該並列出力回路と同レートで動作し、該並列出力と内部
状態から受信ビット数とその内容を判定し、出力するス
テートマシンを備えたことを特徴とするビット同期回
路。 - 【請求項２】 請求項１の回路であって、 ステートマシンの出力を蓄積する同期ＦＩＦＯを備えた
ことを特徴とするビット同期回路。 - 【請求項３】 請求項１または２の回路であって、 オーバーサンプルする回路に、ビットレートと同じもし
くは遅いスピードの、位相がほぼ等間隔にずれた多相ク
ロック群によって受信信号をオーバーサンプルする回路
を用いたことを特徴とするビット同期回路。 - 【請求項４】 請求項３の回路であって、 オーバーサンプルする回路に、サンプルした結果を多段
のシフトレジスタを用いてタイミングを徐々にずらし
て、最終段で単一クロックで再サンプルする回路を備え
たことを特徴とするビット同期回路。 - 【請求項５】 請求項１、２、３または４の回路であっ
て、 ０を出力する条件と１を出力する条件が非対称であるス
テートマシンを備えたことを特徴とするビット同期回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10348107A JP2000174736A (ja) | 1998-12-08 | 1998-12-08 | ビット同期回路 |
| EP99124327A EP1009125A3 (en) | 1998-12-08 | 1999-12-06 | Bit synchronization circuit oversampling received data to determine content thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10348107A JP2000174736A (ja) | 1998-12-08 | 1998-12-08 | ビット同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000174736A true JP2000174736A (ja) | 2000-06-23 |
Family
ID=18394794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10348107A Pending JP2000174736A (ja) | 1998-12-08 | 1998-12-08 | ビット同期回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP1009125A3 (ja) |
| JP (1) | JP2000174736A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005192192A (ja) * | 2003-12-05 | 2005-07-14 | Ricoh Co Ltd | データリカバリ方法およびデータリカバリ回路 |
| JP2006203866A (ja) * | 2004-12-16 | 2006-08-03 | Genesis Microchip Inc | ディジタル伝送リンク上でのデータの受信の方法および装置 |
| WO2007123049A1 (ja) * | 2006-04-19 | 2007-11-01 | Panasonic Corporation | パルス信号受信装置、パルス化ｑｐｓｋ信号受信装置、及びパルス信号受信方法 |
| US7340655B2 (en) | 2001-11-15 | 2008-03-04 | Seiko Epson Corporation | Skew adjustment circuit, skew adjustment method, data synchronization circuit, and data synchronization method |
| JP2010504698A (ja) * | 2006-09-21 | 2010-02-12 | アナログ・デバイシズ・インコーポレーテッド | シリアルディジタルデータ通信インターフェイス |
| JP2013141102A (ja) * | 2011-12-28 | 2013-07-18 | Fujitsu Ltd | 受信装置、送受信システム、および復元方法 |
| JP2016067029A (ja) * | 2010-09-09 | 2016-04-28 | ゼットティーイー （ユーエスエー） インコーポレイテッド | １６ｑａｍ光信号の生成 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413765B1 (ko) * | 2001-08-27 | 2003-12-31 | 삼성전자주식회사 | 비 정수배 오버 샘플링에 의해 전력 소모를 낮추는 데이터복원 회로 |
| US7020795B2 (en) * | 2001-12-19 | 2006-03-28 | Faraday Technology Corp. | Operating method for detecting and solving underflow and overflow by using oversampling |
| EP1453238A1 (en) | 2003-02-25 | 2004-09-01 | CoreOptics, Inc., c/o The Corporation Trust Center | Self-timing method for adjustment of a sampling phase in an oversampling receiver and circuit |
| DE10328566B4 (de) * | 2003-06-25 | 2005-06-30 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Abtasten eines Datensignals |
| JP4668750B2 (ja) | 2005-09-16 | 2011-04-13 | 富士通株式会社 | データ再生回路 |
| US8391415B2 (en) | 2007-01-09 | 2013-03-05 | Freescale Semiconductor, Inc. | Electronic device, integrated circuit and method for selecting of an optimal sampling clock phase |
| WO2008083849A1 (en) * | 2007-01-09 | 2008-07-17 | Freescale Semiconductor, Inc. | Electronic device, integrated circuit and method therefor |
| US8473000B2 (en) | 2007-01-11 | 2013-06-25 | Freescale Semiconductor, Inc. | Communication device, integrated circuit and method therefor |
| US7929644B2 (en) * | 2008-02-01 | 2011-04-19 | Panasonic Corporation | Instant-acquisition clock and data recovery systems and methods for serial communications links |
| JP2012109931A (ja) * | 2010-10-25 | 2012-06-07 | Ricoh Co Ltd | オーバーサンプリング回路及びそれを用いたシリアル通信装置及びシリアル通信方法 |
| DE102011116585B4 (de) * | 2011-10-20 | 2015-05-13 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Regelung der Abtastphase |
| DE102012103194B4 (de) | 2012-04-13 | 2014-09-11 | Pilz Gmbh & Co. Kg | Verfahren zum Übertragen von Prozessdaten in einer automatisiert gesteuerten Anlage |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4700347A (en) * | 1985-02-13 | 1987-10-13 | Bolt Beranek And Newman Inc. | Digital phase adjustment |
| US4965884A (en) * | 1989-11-22 | 1990-10-23 | Northern Telecom Limited | Data alignment method and apparatus |
| US5905769A (en) * | 1996-05-07 | 1999-05-18 | Silicon Image, Inc. | System and method for high-speed skew-insensitive multi-channel data transmission |
-
1998
- 1998-12-08 JP JP10348107A patent/JP2000174736A/ja active Pending
-
1999
- 1999-12-06 EP EP99124327A patent/EP1009125A3/en not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7340655B2 (en) | 2001-11-15 | 2008-03-04 | Seiko Epson Corporation | Skew adjustment circuit, skew adjustment method, data synchronization circuit, and data synchronization method |
| JP2005192192A (ja) * | 2003-12-05 | 2005-07-14 | Ricoh Co Ltd | データリカバリ方法およびデータリカバリ回路 |
| JP2006203866A (ja) * | 2004-12-16 | 2006-08-03 | Genesis Microchip Inc | ディジタル伝送リンク上でのデータの受信の方法および装置 |
| WO2007123049A1 (ja) * | 2006-04-19 | 2007-11-01 | Panasonic Corporation | パルス信号受信装置、パルス化ｑｐｓｋ信号受信装置、及びパルス信号受信方法 |
| JP2007312366A (ja) * | 2006-04-19 | 2007-11-29 | Matsushita Electric Ind Co Ltd | パルス信号受信装置、パルス化ｑｐｓｋ信号受信装置、及びパルス信号受信方法 |
| US8130883B2 (en) | 2006-04-19 | 2012-03-06 | Panasonic Corporation | Pulse signal reception device, pulsed QPSK signal reception device, and pulse signal reception method |
| JP2010504698A (ja) * | 2006-09-21 | 2010-02-12 | アナログ・デバイシズ・インコーポレーテッド | シリアルディジタルデータ通信インターフェイス |
| JP2016067029A (ja) * | 2010-09-09 | 2016-04-28 | ゼットティーイー （ユーエスエー） インコーポレイテッド | １６ｑａｍ光信号の生成 |
| JP2013141102A (ja) * | 2011-12-28 | 2013-07-18 | Fujitsu Ltd | 受信装置、送受信システム、および復元方法 |
Also Published As
| Publication number | Publication date |
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