JP3378830B2 - ビット同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＥＥＥ１３９
４、ＡＴＭ、空間光通信などに代表される高速シリアル
通信の受信機等に用いられるビット同期回路に関するも
のである。

【０００２】

【従来の技術】情報機器のデジタル化に伴い、デジタル
信号の高速シリアル通信が、ＬＳＩ間データ転送から無
線通信、光ファイバ通信に至るまで幅広く使用されるよ
うになっている。

【０００３】このようなデジタル通信では、通信用デー
タの他に、データを正しくサンプルするためのタイミン
グ情報を送る必要がある。高速シリアル通信の多くは、
通信線を少なくするため、タイミング情報をデータとは
別の線を使って送るということはしない。その代わりに
データに冗長性を持たせ、一定時間内にデータが遷移す
ることを保証するようなコーディングを用いる。データ
の遷移そのものがタイミング情報なので、遷移と遷移の
間隔が十分短ければ、受信機側ではデータの遷移を基に
データを正しく復元できる。これを実現する回路は、ビ
ット同期回路またはシンボル同期回路と呼ばれている。

【０００４】近年、高速シリアル通信において、例え
ば、ＩＳＤＮにおける２線式加入者線系の時分割方式
や、その他の半２重通信のように、データを間欠的に送
受信するバーストモード通信と呼ばれる方式の開発が進
んでいる。バーストモード通信では、通常、ビット同期
を確立するために、転送したいデータの前にプレアンブ
ルと呼ばれる特定パターンを転送する。プレアンブルの
期間中は転送したいデータを送れないので、プレアンブ
ルを短くすればするほど、通信の効率を上げることがで
きる。プレアンブルを短くするためには、高速に同期を
確立するビット同期回路の技術が重要である。

【０００５】更に、例えば、光ファイバ通信や無線通信
のように増幅器を用いて信号を変換しているような方式
の場合、増幅器が安定するまで、信号のパルス幅に偏り
が生ずる。その現象が発生したときの送信及び受信の信
号波形を図８に示す。図８において、送信信号は、送信
機の出力の時間変化を表している。この図では、プレア
ンブルとしてよく使用される０，１の繰り返しパターン
を使用したものを示している。例えば、光ファイバ通信
の場合、この送信信号を基に、ＬＥＤもしくはレーザー
に光信号を出力させる。

【０００６】図８の受信信号は、光信号を受光素子で受
信し、増幅処理した信号の１例である。受信側の増幅器
等の特性によって、受信信号の先頭においては、信号が
ハイである期間が送信信号に比べ長くなり、ローである
期間が短くなっている。この傾向は受信を続けることで
少なくなっていき、次第に送信信号の波形に近づいてい
く。この受信信号の偏りの影響をなくすために、更にプ
レアンブルを付加する必要があった。このような場合に
対応するために、パルス幅が偏っている場合にも正しく
同期を図ることができるビット同期回路が重要である。

【０００７】このようなビット同期を取るための従来技
術として、以下の６種類のものが知られている。

【０００８】第１の技術は、"Phase-Locked Loops - DE
SIGN, SIMULATION, & APPLICATIONS" Third Edition, R
oland E. Best, 1997, McGraw-Hillに開示されるよう
な、ＰＬＬ(Phase-Locked Loops)を用いたものである。
この技術では、受信側でクロック生成するために電圧制
御オシレータを用いる。電圧制御オシレータは、動作電
圧を変更することにより出力されるクロックの速度を変
えることのできるオシレータである。ＰＬＬは、受信信
号の遷移点と生成されたクロックの位相差を用いて、受
信信号の遷移点とクロックの遷移点が一致するように電
圧制御オシレータの速度を制御する。このように受信信
号に同期したクロックで受信データをサンプルすること
で正しく受信することができる。

【０００９】一般に、受信側で、受信信号に同期したク
ロックを生成するビット同期回路はクロックリカバリ方
式と呼ばれる。ビット同期回路にクロックリカバリ方式
を使用した場合、受信データは受信信号に同期したクロ
ックに同期しているので、これを受信機のシステムクロ
ックに同期するために、通常、非同期のＦＩＦＯ(First
In First Out)を使用する。受信信号を、受信信号に同
期したクロックで非同期ＦＩＦＯに書き込み、受信機の
システムクロックで読むことにより、受信機のシステム
クロックと同期が取ることができる。

【００１０】第２の技術は、ビットレートと比較して十
分速いクロックでデータをサンプルし、サンプルデータ
の値が変わるタイミングから受信のためのサンプルタイ
ミングを決めるような、高速クロックを用いたものであ
る。ＰＣのシリアルコントローラであるＵＡＲＴ(Unive
rsal Asynchronous Receiver and Transmitter)がこの
方法を使用している。ＵＡＲＴでは、調歩同期と呼ばれ
るデータフォーマットを使用する。調歩同期では、通
常、８ビットのデータ毎に、前にスタートビット、後ろ
にストップビットを付加する。スタートビットは常に
１、ストップビットは常に０である。ビットレートの１
６倍のクロックで受信信号をサンプルし、サンプルデー
タが０から１に変化した時点、すなわちスタートビット
が始まった時点で４ビットカウンタを初期化する。カウ
ンタが８になった時のサンプルデータを８回分蓄え、そ
の次のストップビットが０であることを確認し、受信デ
ータとして出力する。

【００１１】第３の技術は、特開平６−５３９５０号公
報に記載されるような、２つのオシレータの切り替えを
用いたものである。受信信号のローとハイに従って、２
つのオシレータの動作を交互に動作開始させる。２つの
オシレータは、それぞれ、受信信号の立ち上がりまたは
立ち下がりで動作を開始するのでその出力は受信信号に
同期している。２つのオシレータの出力のＯＲを取るこ
とで受信データに同期したクロックを生成する。なお、
この技術においても、第１の技術で述べた非同期ＦＩＦ
Ｏが必要となる。

【００１２】第４の技術は、特開平７−１９３５６２号
公報、特開平９−１８１７１３号公報、特開平１０−２
４７９０３号公報に開示されるように、多相クロック、
すなわち、位相がずれた複数のクロックから受信データ
に近い位相を持つクロックを選択するような、多相クロ
ック選択法を用いたものである。これらの公報には、受
信信号の遷移点と最も位相の近いクロックを多相クロッ
クの中から選択する実装方法が記載されている。なお、
この技術においても、第１の技術で述べた非同期ＦＩＦ
Ｏが必要となる。

【００１３】第５の技術は、"A CMOS Serial Link for
Fully Duplexed Data Communication," K. Lee, et a
l., IEEE Journal of Solid-State Circuits, Vol. 30,
No.4,April 1995に開示されるような、調歩同期の高速
化を図ったものである。この技術では、５００Ｍｂｐｓ
という高速通信を実現すべく並列性を高めるために、ビ
ットレートの１０分の１のスピードの多相クロックを使
用している。具体的には、位相が等間隔にずれた４０個
の１０分の１クロックを使用する。これらのクロックで
サンプルしたデータを単一のクロックで再サンプルする
ことにより、１０ビット時間の間をビットレートの４倍
の速さでサンプリングしたのと同等の情報が５０ＭＨｚ
の間隔で得られる。

【００１４】このデータをエッジ検出回路に入力するこ
とで０から１への変化点を検出する。実際には、この方
法では、送りたいデータの前に１１１１１０００００と
いう形のプレアンブルを少なくとも３回送信することを
前提としており、この期間中、１度のサンプリングで１
箇所だけ、すなわちスタートビットの先頭でのみ０から
１へ変化する。これにより、スタートビットの位置の特
定が可能である。プレアンブルが終わってデータが送受
信されるようになっても、スタートビットのエッジはほ
ぼ同じ個所で現れるので、データ内のエッジは無視し
て、スタートビットのエッジを追跡する回路が組み込ま
れている。

【００１５】上記のように、データ受信中、スタートビ
ットのエッジの位置が特定できるので、そこから４サン
プルずつが各ビットに対応するとみなす。各ビットの値
は、対応する４サンプルの多数決で決定する。

【００１６】第６の技術は、特開平９−３６８４９号公
報に買い叙位されるような技術オーバーサンプリングを
用いたものである。この技術では、受信信号をビットレ
ートより速いレートでサンプルした結果をビットレート
と同じレートで並列化したデータを処理する。具体的に
は、並列データから変化点を抽出し、並列データ内の変
化点の数と位置から受信データとみなすサンプルデータ
を選択する。

【００１７】

【発明が解決しようとする課題】しかしながら、上記第
１〜６の技術では、以下のような問題点があった。

【００１８】第１の技術では、同期に時間がかかるの
で、データの前に長いプレアンブルが必要となる。ま
た、アナログ回路を含むので、低コストでの量産が難し
い。

【００１９】第２の技術では、１００Ｍｂｐｓから数Ｇ
ｂｐｓの高速通信の場合、必要なクロックが数百ＭＨｚ
以上となり、安価なＣＭＯＳＬＳＩでの実装に向かな
い。

【００２０】第３の技術では、クロックがデータのエッ
ジで瞬時に同期するため、受信信号のゆらぎがそのまま
クロックのゆらぎとなる。ゆらぎが大きい場合、クロッ
クリカバリ方式で必要となる非同期ＦＩＦＯが高速で動
作する必要がある。

【００２１】第４の技術では、受信信号のエッジ情報か
らクロックを選択し、その選択されたクロックで受信信
号をサンプルするので、クロックを選択する回路の遅延
を考慮し精度よく調整する必要がある。この遅延調整
は、アナログ回路と同様の生産の難しさを伴う。

【００２２】第５の技術では、STOP/STARTビットの遷移
のみを追跡し、データビット部分では遷移を考慮しな
い。すなわち、データビット部分での遷移をタイミング
情報として利用しないので受信信号のゆらぎに対して補
正が効かない場合がある。また、多数決による判定を行
うので、０と１のパルス幅がどちらかに偏る傾向がある
場合に対応できない。

【００２３】また、第５の技術では、多相クロックとは
同期関係にない受信信号をサンプルする。サンプルには
通常Ｄフリップフロップが使用される。Ｄフリップフロ
ップを正常に動作させるには、クロックの前後で、ある
期間、入力データを一定値に保つ必要がある。この決め
られた期間中に入力データが一定値でなかった場合、Ｄ
フリップフロップの出力が０でも１でもない不安定な値
を出力する可能性がある。この現象はメタスタビリティ
と呼ばれる。メタスタビリティは回路の誤動作を生むの
で、起こる確率を減らすことが望ましい。第５の技術で
は、センスアンプを４段カスケード状に接続してこの問
題に対応している。

【００２４】第６の技術では、受信データの出力が受信
機のクロックレートに対して固定であり、従ってビット
レートのゆらぎや誤差に対して弱く、同期を長時間維持
するのが難しい。

【００２５】上記のように従来の方法は、それぞれ欠点
を持つので、以下の項目をできるだけ多く満たすビット
同期を実現することが課題となる。 ・高速に同期すること。 ・同期が維持できること。 ・アナログ部分が無いまたは少ないこと。 ・高速の非同期ＦＩＦＯを必要としないこと。 ・高速のクロックを必要としないこと。 ・受信信号のゆらぎに対して強靭であること。 ・特定の波形の偏りに対して対応できること。

【００２６】本発明は、上記のような課題を解決するた
めになされたものであって、高性能のビット同期回路を
提供することを目的とする。

【００２７】

【課題を解決するための手段】上記課題を解決するた
め、本発明では、シリアル通信の受信回路に用いられる
ビット同期回路において、ビットレートと同等のスピー
ド又はビットレートより遅いスピードであり位相がほぼ
等間隔にずれた複数のクロックとビットデータとを演算
して出力する複数の第１の論理回路と、ビットデータを
遅延させる遅延回路と、該複数の第１の論理回路からの
出力を入力データとし、その動作信号として該遅延回路
から出力されたビットデータの立ち上がりエッジまたは
立ち下がりエッジに基づく信号を使用する複数のラッチ
回路と、その複数のラッチ回路からの出力を演算し、ビ
ットデータに同期した位相のクロックを選択する第２の
論理回路と、その第２の論理回路からの出力に基づいて
前記複数のクロックから選択し、選択したクロックを出
力するクロックセレクタとを備えた構成としている。

【００２８】

【００２９】

【００３０】また、本発明では、上記のビット同期回路
において、第１の論理回路からの出力を演算する第３の
論理回路を備え、その第３の論理回路の出力の立ち上が
り又は立ち下がりを前記ラッチ回路の動作信号として用
いる構成としている。

【００３１】本発明によれば、上記のような複数の第１
の論理回路、複数のラッチ回路、第２の論理回路、及び
クロックセレクタを備えた構成としているので、ビット
データとクロックとの論理演算をラッチさせ、その出力
を演算することにより、ビットデータの立ち上がり又は
立ち下がりのエッジを基準として、ビットデータに同期
した位相のクロックの出力が可能となる。

【００３２】また、本発明では、上記のビット同期回路
において、複数の第１の論理回路、複数のラッチ回路及
び第２の論理回路を少なくとも２組備えると共にその２
つの第２の論理回路の出力を演算する第４の論理回路を
備え、２つの第２の論理回路のうち一方はビットデータ
の立ち上がりのエッジに基づいてビットデータに同期し
た位相のクロックを選択すると共に、他方はビットデー
タの立ち下がりのエッジに基づいてビットデータに同期
した位相のクロックを選択し、クロックセレクタは、第
４の論理回路からの出力に基づいて複数のクロックから
選択し、選択したクロックを出力する構成としている。

【００３３】さらに、本発明では、上記のビット同期回
路において、第４の論理回路は、２つの第２の論理回路
からの出力の平均を演算する構成としている。

【００３４】本発明によれば、上記のような構成として
いるので、ビットデータの立ち上がりと立ち下りの両方
のエッジを基準として、ビットデータに同期した位相の
クロックを出力でき、波形の偏りにも対応することがで
きる。

【００３５】また、本発明では、シリアル通信の受信回
路に用いられるビット同期回路において、ビットレート
と同等のスピード又はビットレートより遅いスピードで
あり位相がほぼ等間隔にずれた複数のクロックからビッ
トデータに同期したクロックを選択し出力する選択回路
と、出力している位相のクロックと異なる位相のクロッ
クが選択回路で選択されたときに、段階的にクロックの
位相を変更して変更した位相のクロックを出力するクロ
ック選択回路と、そのクロック選択回路からの出力に基
づいて、ビットレートと同等のスピード又はビットレー
トより遅いスピードであり位相がほぼ等間隔にずれた複
数のクロックから選択し、選択したクロックを出力する
クロックセレクタとを備えた構成としている。

【００３６】本発明によれば、上記のような選択回路、
クロック選択回路、及びクロックセレクタを備えた構成
としているので、クロックを選択する方式のビット同期
回路においてクロックが瞬間的に反対位相になることな
どを防ぐことができ、安定したクロックを供給しつづけ
ることが可能とになり、従って高速の非同期FIFOを不要
とすることができる。

【００３７】さらに、本発明では、上記のビット同期回
路において、出力している位相のクロックと選択回路で
選択された位相のクロックとの位相の差を検出する位相
差分検出回路を備える構成としている。

【００３８】さらに、本発明では、上記のビット同期回
路において、クロック選択回路は、位相差分検出回路の
検出結果に基づいて、位相が遅れていれば位相を進める
ほうに、位相が進んでいれば位相を遅らせるほうに、段
階的にクロックの位相を変更して変更した位相のクロッ
クを出力する構成としている。

【００３９】本発明によれば、上記のような位相差分検
出回路を設けているので、速く目的の位相のクロックを
検出することができる。

【００４０】また、本発明では、上記のビット同期回路
において、位相差分検出回路からの出力に基づいてカウ
ントするカウンタと、そのカウンタの値と上限値及び下
限値とを比較する比較回路とを備えた構成としている。

【００４１】さらに、本発明では、上記のビット同期回
路において、クロック選択回路は、比較回路でのカウン
タの値が上限値以上又は下限値以下となる比較結果に基
づいて、位相のクロックの変更を行う構成としている。

【００４２】本発明によれば、クロックの位相を変化さ
せるときにフィルターを入れるのと同じ効果が得られ、
ビットデータのエッジを基準としてビットデータに同期
した所望の位相のクロックを選択する選択回路からのデ
ータにメタスタビリティが発生したり、ビットデータに
揺らぎが発生した場合にもこれらを平均化することがで
き、これらに起因する誤動作を極力減らすことができ
る。

【００４３】さらに、本発明では、上記のビット同期回
路において、比較回路の上限値及び下限値を変更可能と
した構成としている。

【００４４】本発明によれば、フィルター効果を変更す
ることができ、同期を速く取れる回路と、安定した同期
を取れる回路との両面を実現できる。

【００４５】また、本発明では、上記のビット同期回路
において、一定時間以上の無信号状態の後に信号が入力
されたときには、選択回路にて選択された位相のクロッ
クがクロック選択回路から出力されること構成としてい
る。

【００４６】本発明によれば、信号が入り始めたとき、
瞬時に同期を取ることができる。

【００４７】

【００４８】

【００４９】

【００５０】なお、上記の本発明の構成においても、ほ
とんどがデジタル回路で構成可能であるので、上記した
ような課題に挙がったほとんどが解決できることにな
る。

【００５１】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。 ［第１の実施形態］本発明の第1の実施形態のビット同
期回路の概略構成を、図１のブロック図に示す。

【００５２】図1に示すように、本実施形態のビット同
期回路は、ビットレートと同等のスピード又はビットレ
ートより遅いスピードであり位相がほぼ等間隔にずれた
複数のクロック（クロック０〜クロックｎ）とビットデ
ータとを演算する複数の第１の論理回路１００〜１０ｎ
と、その複数の第１の論理回路１００〜１０ｎからの出
力を入力データとする複数のラッチ回路１１０〜１１ｎ
と、その複数のラッチ回路１１０〜１１ｎからの出力を
演算し、ビットデータに同期した位相のクロックを選択
する第２の論理回路１２１と、その第２の論理回路１２
１からの出力に基づいて複数のクロックから選択し、選
択したクロックを出力するクロックセレクタ１２１とを
備えた構成である。

【００５３】さらに、本実施形態では、ラッチ回路１１
０〜１１ｎの動作信号を遅延させる遅延回路１２５を備
え、ラッチ回路１１０〜１１ｎの動作信号として、ビッ
トレートの立ち上がりエッジ又は立ち下がりエッジに基
づく信号を用いることができる構成としている。

【００５４】また、本実施形態では、第１の論理回路１
００〜１０ｎからの出力を演算する第３の論理回路１２
３を備え、その第３の論理回路の出力の立ち上がり又は
立ち下がりをラッチ回路１１０〜１１ｎの動作信号とし
て用いることができる構成としている。なお、第３の論
理回路に遅延をかける遅延回路１２４も備えている。

【００５５】すなわち、本実施形態では、入力されたビ
ットデータとクロック０〜ｎとがそれらの演算を行う第
１の論理回路１００〜１０ｎに入力され、その出力がラ
ッチ回路１１０〜１１ｎに入力される。これらのラッチ
回路１１０〜１１ｎからの出力がその演算を行う第２の
論理回路１２１に入力され、その出力を持ってクロック
セレクタ１２２で所望の位相のクロックを出力する。ま
た、ラッチ回路１１０〜１１ｎを動作させる信号として
は、ビットデータ、ビットデータの反転、遅延をかけた
ビットデータ（遅延回路１２５による）、遅延をかけた
ビットデータの反転、第３の論理回路１２３の結果、及
び遅延をかけた第３の論理回路１２３の結果（遅延回路
１２４による）のうちのいずれか1つを使用することげ
できる。

【００５６】本実施形態のより詳細な回路構成を、図2
のブロック図に示す。なお、ここでは、立ち上がりのエ
ッジに近い位相のクロックを選択するものについて説明
するが、立ち下がりのエッジに近い位相のクロックを選
択する場合にも同様に行なえるものである。なお、ここ
では４相の場合について説明するが、本発明はこれに限
定されるものではない。

【００５７】図２に示すように、この構成では、第１の
論理回路として論理積回路２０１〜２０４（図１の第１
の論理回路１００〜１０ｎに相当）と、ラッチ回路２０
５〜２０８（図１のラッチ回路２１１〜２１４に相当）
と、第２の論理回路として論理積回路２０９〜２１２及
び反転回路２１８〜２２１（図１の第２の論理回路１２
１に相当）、クロックセレクタとして論理積回路２１３
〜２１６及びそれらの出力の論理和演算を行なう論理和
回路２１７（図１のクロックセレクタ１２２に相当）と
を備える。

【００５８】第１の論理回路である論理積回路２０１〜
２０４に、図３に示すような入力ビットデータとそれぞ
れの位相のクロック（クロック０〜クロック３）を入力
する。すると、論理積回路２０１〜２０４からの出力Ａ
０〜Ａ３は、図３のＡ０〜Ａ３のような出力となる。な
お、論理回路では遅延が発生するものであるから図３で
は若干の遅延が発生しているように描いている。

【００５９】また、ビットデータの入る前はラッチ回路
に何らかの初期値を入力してクロックを選ばなければな
らないが、図３ではラッチ回路の初期値がわからないも
のとして、斜線ハッチング部で表している。これら出力
Ａ０〜Ａ３がラッチ回路２０５〜２０８の入力となる。
ラッチ回路２０５〜２０８を動作させる信号として、図
３に示すような信号を何らかの方法で作成し入力させ
る。

【００６０】このように動作させると、図３に示したよ
うな場合には、ラッチ回路２０５〜２０８の出力Ｑ０〜
Ｑ３は1100となる。これを第２の論理回路である反転回
路２１８〜２２１及び論理積回路２０９〜２１２に入力
すると、論理積回路２０９〜２１２の出力Ｓ０〜Ｓ３は
0100となる。これをクロックセレクタに入力することに
より、図３に示したような場合には、選択クロックが出
力されることになる。

【００６１】実際に、図３のビットデータの立ち上がり
は、選択クロックの立ち上がりに近いものであるから、
所望の位相のクロックが得られていることがわかる。

【００６２】以上のように、本実施形態によれば、上記
のように、複数の第１の論理回路（図１の１００〜１０
ｎ、図２の論理積回路２０１〜２０４）、複数のラッチ
回路（図１の１１０〜１１ｎ、図２の２０５〜２０
８）、第２の論理回路（図１の１２１、図２の反転回路
２１８〜２２１及び論理積回路２０９〜２１２）、及び
クロックセレクタ（図１の１２２、図２の論理積回路２
１３〜２１６及び論理和回路２１７）を備えた構成とし
ているので、ビットデータとクロックとの論理演算をラ
ッチさせ、その出力を演算することにより、ビットデー
タの立ち上がり又は立ち下がりのエッジを基準として、
ビットデータに同期した位相のクロックの出力が可能と
なる。 ［第２の実施形態］第２の実施形態として、複数の第１
の論理回路、複数のラッチ回路及び第２の論理回路を少
なくとも２組備えると共にその２つの第２の論理回路の
出力を演算する第４の論理回路を備え、２つの第２の論
理回路のうち一方はビットデータの立ち上がりのエッジ
に基づいてビットデータに同期した位相のクロックを選
択すると共に、他方はビットデータの立ち下がりのエッ
ジに基づいてビットデータに同期した位相のクロックを
選択し、クロックセレクタは、第４の論理回路からの出
力に基づいて複数のクロックから選択し、選択したクロ
ックを出力する構成のビット同期回路について説明す
る。

【００６３】本実施形態の概略構成は、図示はしない
が、上記第１の実施形態の図１の複数の第１の論理回路
１００〜１０ｎ、複数のラッチ回路１１０〜１１ｎ及び
第２の論理回路１２１をそれぞれ２組設け、これら２組
の第２の論理回路の出力を演算する第４の論理回路を備
え、更にその第４の論理回路の出力が接続されたクロッ
クセレクを備えた構成となる。

【００６４】なお、第３の論理回路１２３及び遅延回路
１２４，１２５は、上記の２組のそれぞれに別々に設け
て構成すれば良い。

【００６５】そして、本実施形態では、２つの第２の論
理回路のうち一方はビットデータの立ち上がりのエッジ
に基づいてビットデータに同期した位相のクロックを選
択すると共に、他方はビットデータの立ち下がりのエッ
ジに基づいてビットデータに同期した位相のクロックを
選択し、クロックセレクタは、第４の論理回路からの出
力に基づいて複数のクロックから選択し、選択したクロ
ックを出力する構成されている。

【００６６】さらに、本実施形態の第４の論理回路は、
２つの第２の論理回路からの出力の平均を演算する構成
としている。

【００６７】すなわち、本実施形態では、上記第１の実
施形態の第２の論理回路までの回路を2つ用意し、それ
ぞれの回路をビットデータの立ち上がりエッジを基準に
して同期した位相のクロックを選択する回路と、ビット
データの立ち下がりエッジを基準にして同期した位相の
クロックを選択する回路とを作成する。それら２つの第
２の論理回路の出力を演算する第４の論理回路を用い、
その出力によるクロックセレクタにより波形の偏りにも
対応できる。例えば、図４に示すようなビットデータと
クロック０〜クロック６とが入力されて、立ち上がりエ
ッジに近い位相を持ったクロックはクロック6で、立ち
下がりエッジに近い位相を持ったクロックがクロック1
であった場合に、その平均として、クロック0をこのビ
ットデータのエッジに近い位相のクロックとするもので
ある。

【００６８】本実施形態によれば、ビットデータの立ち
上がりと立ち下りの両方のエッジを基準として、ビット
データに同期した位相のクロックを出力でき、波形の偏
りにも対応することができる。 ［第３の実施形態］第３の実施形態のビット同期回路の
概略構成を、図５のブロック図に示す。

【００６９】図５に示すように、本実施形態のビット同
期回路は、ビットレートと同等のスピード又はビットレ
ートより遅いスピードであり位相がほぼ等間隔にずれた
複数のクロックからビットデータに同期したクロックを
選択し出力する選択回路５０１と、出力している位相の
クロックと異なる位相のクロックが選択回路で選択され
たときに段階的に選択するクロックの位相を変更するク
ロック選択回路５０５と、そのクロック選択回路５０５
からの出力に基づいて、ビットレートと同等のスピード
又はビットレートより遅いスピードであり位相がほぼ等
間隔にずれた複数のクロックから選択し、選択したクロ
ックを出力するクロックセレクタ５０６とを備えた構成
である。

【００７０】さらに、本実施形態では、出力している位
相のクロックと選択回路で選択された位相のクロックと
の位相の差を検出する位相差分検出回路５０２と、位相
差分検出回路５０２からの出力に基づいてカウントする
カウンタ５０３と、そのカウンタ５０３の値と上限値及
び下限値とを比較する比較回路５０４とを備えた構成と
している。

【００７１】すなわち、本実施形態のビット同期回路
は、クロックの位相を検出する選択回路５０１と、出力
する位相のクロックを選択するクロック選択回路５０５
と、クロック選択回路５０５の出力から選択された位相
のクロックを出力するクロックセレクタ５０６と、選択
回路５０１とクロック選択回路５０５の位相を比較し、
現在入力されている複数の位相のクロックの数とを計算
して、遅れているのか、進んでいるかを検出する位相差
分検出回路５０２と、位相差分検出回路５０２の出力に
よりアップ又はダウンするカウンタ５０３、カウンタ５
０３の出力と上限値及び下限値とを比較し、比較結果を
出力する比較回路５０４で構成される。

【００７２】そして、クロック選択回路５０５は、クロ
ックを選択する方式のビット同期回路を使用する際に段
階的に変更を行なう。この回路により、クロックが急に
逆位相になるなどすることによるグリッジノイズの発生
を防ぐことができるようになる。

【００７３】例えば、図６に示すように６相のクロック
が使用されていて、クロック0からクロック4に切り替え
るときに、そのまま切り替えるとクロック変化1のよう
になる。このような切り替わりのときに、短いクロック
の変移が発生すると、ビット同期回路が不安定動作を起
こし、違うデータが出力されることがある。

【００７４】本実施形態のように段階的に切り替えるこ
とにより、クロック変化2またはクロック変化3のよう
に、急激な変動を起こさずに目的の位相のクロックに変
更することができる。

【００７５】選択回路５０１、クロック選択回路５０５
及びクロックセレクタ５０６でもビット同期回路として
動作するが、この回路に現在出力中の位相のクロックと
選択された位相のクロックとの位相差を検出する位相差
分検出回路５０２を持たせることにより、位相が進んで
いるのか遅れているのかがわかり、このデータに基づい
て、遅れている場合には位相を進ませるほうの位相のク
ロックに、進んでいる場合には遅らせるほうの位相のク
ロックに変更することにより、目的の位相に早く変更す
ることができる。具体的には、例えば、現在出力してい
る位相のクロックが３相クロックで、選択回路５０１に
て１相クロックが選択された場合には２相クロックを介
して１相クロックに変更し、選択回路５０１にて５相ク
ロックが選択された場合には４相クロックを介して５相
クロックに変更するというものである。

【００７６】また、位相差分検出回路５０４のデータに
基づいて、例えば位相が進んでいる場合には数値がアッ
プ、位相が遅れている場合には数値がダウンするカウン
タ５０３を用意する。これらのカウンタ５０３と設定さ
れた上限値及び下限値と比較する比較回路５０４を用意
し、カウンタ５０３が上限値よりも大きくなった場合に
は位相を進ませるほうに選択する位相のクロックを変更
し、カウンタ５０３が下限値よりも小さくなった場合に
は位相を遅らせるほうに選択する位相のクロックに変更
して、カウンタ５０３の値を初期値にもどすようにす
る。

【００７７】このようにすることで、入力されたビット
データにジッタ成分などが多く、不安定なときや、選択
回路などがメタスタビリティを起こした際に、これらの
数値を平均化することで、クロックの急激な変動を防ぐ
ことができる。

【００７８】また、この比較回路５０４に入力する上限
値を小さく、下限値を大きくとることにより、速く同期
をかけられるビット同期回路になり、上限値を大きく、
下限値を小さく取ることにより、同期が外れにくいビッ
ト同期回路になる。

【００７９】このように、上限値及び下限値を変更可能
とすれば、上限値及び下限値を変えるだけで別のビット
同期回路のように動作するのであるから、例えばプリア
ンブルでは上限値を小さく、下限値を大きくし、スター
トフラグを検出した後に上限値を大きく、下限値を小さ
くすることにより、速く同期をかけられ、同期を持続で
きるビット同期回路となる。

【００８０】また、さらに速く同期をかけるためには、
一定時間以上の無信号状態から有信号状態になった場合
に、クロック選択回路５０５に選択回路５０１からの出
力をそのまま入力し、クロック選択回路５０５からの初
期値として、その値を段階的ではなく直接的に持たせる
ことにより、瞬間的な同期をかけられることになる。

【００８１】以上のように、本実施形態によれば、上記
のように、選択回路５０１、クロック選択回路５０５、
及びクロックセレクタ５０６を備えた構成としているの
で、クロックを選択する方式のビット同期回路において
クロックが瞬間的に反対位相になることなどを防ぐこと
ができ、安定したクロックを供給しつづけることが可能
とになり、従って高速の非同期FIFOを不要とすることが
できる。

【００８２】さらに、上記のように、位相差分検出回路
５０２を設けているので、速く目的の位相のクロックを
検出することができる。

【００８３】さらに、上記のように、カウンタ５０３を
設けているので、クロックの位相を変化させるときにフ
ィルターを入れるのと同じ効果が得られ、ビットデータ
のエッジを基準としてビットデータに同期した所望の位
相のクロックを選択する選択回路からのデータにメタス
タビリティが発生したり、ビットデータに揺らぎが発生
した場合にもこれらを平均化することができ、これらに
起因する誤動作を極力減らすことができる。更に、比較
回路５０４の上限値及び下限値を変更可能とすれば、フ
ィルター効果を変更することができ、同期を速く取れる
回路と、安定した同期を取れる回路との両面を実現でき
る。

【００８４】さらに、一定時間以上の無信号状態の後に
信号が入力されたときには、選択回路にて選択された位
相のクロックが前記クロック選択回路から出力される構
成とすれば、信号が入り始めたとき、瞬時に同期を取る
ことができる。 ［第４の実施形態］第４の実施形態として、上記の第１
〜３の実施形態の構成に、復元手段を設けたものについ
て説明する。

【００８５】これは、ビットデータをサンプリングする
際に、ビットデータのエッジから離れた位相のクロック
を選択することにより、正確にビットデータを復元する
ことができるというものである。

【００８６】例えば、図７に示すように、幅の違うビッ
トデータが入力された場合に、ビットデータのエッジの
立ち上がりと同じ位相を持ったクロックの逆位相に近い
位相のクロックでサンプリングすることで、ビットデー
タの幅が違った場合でもビットデータをサンプリングす
ることができる。

【００８７】すなわち、本実施形態では、上記の第１〜
３の実施形態の構成で、第２の論理回路（第１の実施形
態の図１の１２１、図２の論理積回路２０９〜２１
２）、第４の論理回路（第２の実施形態で図示なし）、
又はクロック選択回路（第３の実施形態の図５の５０
５）からの出力に基づいて、ビットデータを復元する復
元手段として、上記のようにビットデータの中心付近で
の立ち上がりのエッジ又は立ち下がりのエッジを用いて
復元を行う構成とするものである。

【００８８】ビットデータをサンプリングする際にビッ
トデータのエッジから離れた位相のクロックを選択する
事により、正確にビットデータを復元することができ
る。例えば、図８に示すような幅の違うビットデータが
入力された場合に、ビットデータのエッジの立ちあがり
と同じ位相を持ったクロックの逆位相に近い位相のクロ
ックでサンプリングすることで、ビットデータの幅が違
った場合でもビットデータをサンプリングすることがで
きる。

【００８９】以上のように、本実施形態によれば、上記
のように、復元手段を備えた構成としているので、ビッ
トデータのエッジから離れた部分でのサンプリングが行
え、これにより正確なビットデータの復元が行える。

【００９０】なお、上記第１〜４の実施形態のいずれの
回路構成についても、ほぼデジタル回路で構成できるの
で、上記したような従来技術の課題をほとんど解決でき
るような高性能なビット同期回路を実現することができ
る。

【００９１】

【発明の効果】以上のように、本発明によれば、上記の
ように、複数の第１の論理回路、複数のラッチ回路、第
２の論理回路、及びクロックセレクタを備えた構成とし
ているので、ビットデータとクロックとの論理演算をラ
ッチさせ、その出力を演算することにより、ビットデー
タの立ち上がり又は立ち下がりのエッジを基準として、
ビットデータに同期した位相のクロックの出力が可能と
なる。しかも、デジタル回路のみで構成することも可能
である。

【００９２】また、本発明によれば、上記のような選択
回路、クロック選択回路、及びクロックセレクタを備え
た構成としているので、クロックを選択する方式のビッ
ト同期回路においてクロックが瞬間的に反対位相になる
ことなどを防ぐことができ、安定したクロックを供給し
つづけることが可能とになり、従って高速の非同期FIFO
を不要とすることができる。

【００９３】さらに、高速のクロックを必要とせず、高
速で同期し、同期を継続でき、クロックの揺らぎがあま
り発生しないのであまり高速の非同期ＦＩＦＯを必要と
せず、受信信号の揺らぎにも強靭であり、波形の偏りに
対しても対応できるビット同期回路をも実現可能とな
る。

【００９４】また、本発明によれば、上記のように、復
元手段を備えた構成としているので、ビットデータに同
期したクロックを使用して、ビットデータを正確に再現
することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のビット同期回路の概
略構成を示すブロック図である。

【図２】図１のビット同期回路のより詳細な回路構成を
示すブロック図である。

【図３】図２の構成における各信号の波形を示す図であ
る。

【図４】第２の実施形態のビット同期回路における各信
号の波形を示す図である。

【図５】第３の実施形態のビット同期回路の概略構成を
示すブロック図である。

【図６】第３の実施形態のビット同期回路における各信
号の波形を示す図である。

【図７】第４の実施形態のビット同期回路における各信
号の波形を示す図である。

【図８】光受信機の増幅器が安定するまでに信号のパル
ス幅に偏りが発生したときの送信及び受信の信号波形を
示す図である。

【符号の説明】

１００〜１０ｎ 第１の論理回路 １１０〜１１ｎ，２０５〜２０８ ラッチ回路 １２１ 第２の論理回路 １２２，５０６ クロックセレクタ １２３ 第３の論理回路 １２４，１２５ 遅延回路 ２０１〜２０４，２０９〜２１６ 論理積回路 ２１７ 論理和回路 ２１８〜２２１ 反転回路 ５０１ 選択回路 ５０２ 位相差分検出回路 ５０３ カウンタ ５０４ 比較回路 ５０５ クロック選択回路

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 シリアル通信の受信回路に用いられるビ
   ット同期回路において、 ビットレートと同等のスピード又はビットレートより遅
   いスピードであり位相がほぼ等間隔にずれた複数のクロ
   ックとビットデータとを演算して出力する複数の第１の
   論理回路と、 ビットデータを遅延させる遅延回路と、 該複数の第１の論理回路からの出力を入力データとし、
   その動作信号として該遅延回路から出力されたビットデ
   ータの立ち上がりエッジまたは立ち下がりエッジに基づ
   く信号を使用する複数のラッチ回路と、 該複数のラッチ回路からの出力を演算し、ビットデータ
   に同期した位相のクロックを選択する第２の論理回路
   と、 該第２の論理回路からの出力に基づいて前記複数のクロ
   ックから選択し、選択したクロックを出力するクロック
   セレクタとを備えたことを特徴とするビット同期回路。
2. 【請求項２】 請求項１記載のビット同期回路におい
   て、 前記第１の論理回路からの出力を演算する第３の論理回
   路を備え、該第３の論理回路の出力の立ち上がり又は立
   ち下がりを前記ラッチ回路の動作信号として用いること
   を特徴とするビット同期回路。
3. 【請求項３】 請求項１又は２に記載のビット同期回路
   において、 前記複数の第１の論理回路、複数のラッチ回路及び第２
   の論理回路を少なくとも２組備えると共に該２つの第２
   の論理回路の出力を演算する第４の論理回路を備え、 前記２つの第２の論理回路のうち一方はビットデータの
   立ち上がりのエッジに基づいてビットデータに同期した
   位相のクロックを選択すると共に、他方はビットデータ
   の立ち下がりのエッジに基づいてビットデータに同期し
   た位相のクロックを選択し、 前記クロックセレクタは、前記第４の論理回路からの出
   力に基づいて前記複数のクロックから選択し、選択した
   クロックを出力することを特徴とするビット同期回路。
4. 【請求項４】 請求項３に記載のビット同期回路におい
   て、 前記第４の論理回路は、前記２つの第２の論理回路から
   の出力の平均を演算することを特徴とするビット同期回
   路。
5. 【請求項５】 シリアル通信の受信回路に用いられるビ
   ット同期回路において、 ビットレートと同等のスピード又はビットレートより遅
   いスピードであり位相がほぼ等間隔にずれた複数のクロ
   ックからビットデータに同期したクロックを選択し出力
   する選択回路と、 出力している位相のクロックと異なる位相のクロックが
   前記選択回路で選択されたときに、段階的にクロックの
   位相を変更して変更した位相のクロックを出力するクロ
   ック選択回路と、 該クロック選択回路からの出力に基づいて、前記ビット
   レートと同等のスピード又はビットレートより遅いスピ
   ードであり位相がほぼ等間隔にずれた複数のクロックか
   ら選択し、選択したクロックを出力するクロックセレク
   タとを備えたことを特徴とするビット同期回路。
6. 【請求項６】 請求項５に記載のビット同期回路におい
   て、 出力している位相のクロックと前記選択回路で選択され
   た位相のクロックとの位相の差を検出する位相差分検出
   回路を備えることを特徴とするビット同期回路。
7. 【請求項７】 請求項６に記載のビット同期回路におい
   て、 前記クロック選択回路は、前記位相差分検出回路の検出
   結果に基づいて、位相が遅れていれば位相を進めるほう
   に、位相が進んでいれば位相を遅らせるほうに、段階的
   にクロックの位相を変更して変更した位相のクロックを
   出力することを特徴とするビット同期回路。
8. 【請求項８】 請求項６又は７に記載のビット同期回路
   において、 前記位相差分検出回路からの出力に基づいてカウントす
   るカウンタと、 該カウンタの値と上限値及び下限値とを比較する比較回
   路とを備えたことを特徴とするビット同期回路。
9. 【請求項９】 請求項８に記載のビット同期回路におい
   て、 前記クロック選択回路は、前記比較回路での前記カウン
   タの値が上限値以上又は下限値以下となる比較結果に基
   づいて、位相のクロックの変更を行うことを特徴とする
   ビット同期回路。
10. 【請求項１０】 請求項９に記載のビット同期回路にお
    いて、 前記比較回路の上限値及び下限値を変更可能としたこと
    を特徴とするビット同期回路。
11. 【請求項１１】 請求項５から１０のいずれか１項に記
    載のビット同期回路において、 一定時間以上の無信号状態の後に信号が入力されたとき
    には、前記選択回路にて選択された位相のクロックが前
    記クロック選択回路から出力されることを特徴とするビ
    ット同期回路。