KR100413765B1 - 비 정수배 오버 샘플링에 의해 전력 소모를 낮추는 데이터복원 회로 - Google Patents

비 정수배 오버 샘플링에 의해 전력 소모를 낮추는 데이터복원 회로 Download PDF

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Abstract

저 전력에서 클럭 스큐에 의한 에러를 최소화하는 데이터 복원 회로 및 그 방법이 개시된다. 본 발명에 따른 데이터 복원 회로는 위상 동기 루프, 오버 샘플링부, 패턴 검출부, 상태 누적부, 상태 선택부 및 데이터 선택부를 구비한다.
위상 동기 루프는 입력 클럭 신호에 동기되어 서로 다른 지연 시간을 가지는 다수개의 클럭 신호들을 발생한다. 오버 샘플링부는 외부에서 입력되는 직렬 데이터를 상기 다수개의 클럭 신호들에 응답하여 비정수배로 오버 샘플링하고 상기 오버 샘플된 결과를 다수 비트의 샘플 데이터들로서 발생한다. 패턴 검출부는 상기 다수 비트의 샘플 데이터들을 수신하고 상기 샘플 데이터들의 비트간의 레벨 변화를 검출하여 다수 비트의 패턴 신호를 발생한다. 상태 누적부는 상기 다수 비트의 패턴 신호를 수신하고, 그 발생 빈도를 누적하여 발생빈도가 높은 신호를 다수 비트의 상태 신호로서 발생한다. 상태 선택부는 상기 다수 비트의 상태 신호를 수신하여 상기 샘플 데이터들중 소정의 위치의 비트들을 선택하기 위한 다수 비트의 상태 선택 신호를 발생한다. 데이터 선택부는 상기 샘플 데이터들을 수신하고, 상기 상태 선택 신호에 응답하여 상기 샘플 데이터들중 상기 상태 선택 신호에 대응하는 비트의 데이터들을 선택하여 다수 비트의 복원 데이터들로서 출력한다.
바람직하기로는 상기 오버 샘플링부는 상기 직렬 데이터를 수신하고, 상기 다수개의 클럭 신호들에 각각 응답하여 상기 직렬 데이터를 샘플링한 후 한 비트의 상기 샘플 데이터를 출력하는 샘플링 수단을 복수 개 구비한다. 또한 상기 오버 샘플링부는 입력되는 상기 직렬 데이터의 하나의 비트 구간을 2.7배 오버 샘플링한다. 본 발명에 따른 데이터 복원 회로 및 방법에 의해 동일한 주파수의 데이터를 복원하기 위한 위상 동기 루프의 클럭 주파수를 낮게 설정할 수 있고, 따라서 전력 소모를 줄일 수 있다.

Description

비 정수배 오버 샘플링에 의해 전력 소모를 낮추는 데이터 복원 회로{Data recovery circuit for minimizing power consumption by non-integer over-sampling}
본 발명은 데이터 전송회로에 관한 것으로서, 특히 비정수배 샘플링을 수행하여 적은 전력을 소모하면서도 클럭 스큐에 의한 에러를 최소화하는 데이터 복원 회로 및 복원 방법에 관한 것이다.
최근 대부분의 영상처리 시스템은 디지털 영역에서 데이터를 처리하며, 각 시스템간의 인터페이스는 구현이 간단한 아날로그 신호를 이용한다. 그러나 아날로그 신호를 이용한 인터페이스는 신호간의 잡음등으로 인해 신호 전달에 있어서 정확도에 한계가 있다. 이러한 문제를 해결하기 위해서는 디지털 신호를 직접 전달하는 방식이 더 효율적이다.
일반적으로, 소정의 데이타를 전송하기 위한 데이타 전송 시스템에서는 각 시스템간의 디지탈 인터페이스를 수행하는 방법으로 병렬 데이타 채널을 사용하는 방법이 널리 이용된다. 그러나, 병렬 데이타 채널을 이용하는 방법은 데이타 전송 채널이 증가함에 따른 문제점이 유발될 수 있다. 이러한 이유로 인해, 근래에는 병렬 전송을 이용하는 방법에서 점차 직렬 전송을 이용하는 방법으로 대체되는 추세에 있다.
직렬 전송 채널을 이용하여 데이타를 전송하는 방법은 병렬 데이타 채널을 이용하는 방법보다 채널 수가 줄어든다는 장점이 있다. 그러나, 대부분의 경우에직렬 전송 채널을 이용하여 데이타를 전송하면, 수신단에서 고속의 직렬 신호가 병렬 데이타 포맷으로 복원되어야 한다. 이 때, 직렬 데이타를 병렬 데이타 포맷으로 복원할 때 수신 단에서의 클럭 스큐로 인해, 데이타 복원이 어려워지는 경우가 발생될 수 있다.
이러한 문제점을 해결하기 위해 수신된 신호의 한 비트 구간에서 2배 또는 3배의 오버 샘플링을 수행하고, 샘플링된 결과에 의해 발생 빈도가 많은 데이타를 실제 데이타로 결정하는 방식이 이용되었다. 그러나 2 배 오버 샘플링을 하는 경우에는 그 정확도가 떨어지며, 3배 오버 샘플링을 하는 경우에는 고속 클럭을 발생하는 회로의 구현이 어려운 문제를 가지고 있다.
본 발명이 이루고자하는 기술적 과제는, 비 정수배 오버 샘플링을 수행하여 전력 소모를 낮출 수 있는 데이터 복원 회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 비 정수배 오버 샘플링을 수행하여 전력 소모를 낮출 수 있는 데이터 복원 방법을 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 데이터 복원 회로의 블럭도이다.
도 2는 도 1에 도시된 오버 샘플링부를 설명하기 위한 블럭도이다.
도 3은 클럭 신호들의 스큐(skew)의 정도에 따라 5가지 유형으로 분류되는 샘플링 유형을 나타낸 도면이다.
도 4는 도 1에 도시된 패턴 검출부를 설명하기 위한 회로도이다.
도 5는 도 4의 패턴 검출부의 검출 특성을 나타내는 도면이다.
도 6은 도 1에 도시된 상태 누적부를 나타내는 회로도이다.
도 7은 도 6에 도시된 상태 누적부(140)의 동작을 설명하기 위한 플로우 차트이다.
도 8은 도 1에 도시된 상태 선택부의 동작을 설명하는 도면이다.
도 9는 도 1에 도시된 상태 선택부를 나타내는 블럭도이다.
도 10은 도 1에 도시된 데이터 선택부를 나타내는 도면이다.
도 11은 도 10의 데이터 선택부의 동작을 설명하는 도면이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 데이터 복원 회로는 위상 동기 루프, 오버 샘플링부, 패턴 검출부, 상태 누적부, 상태 선택부 및 데이터 선택부를 구비하는 것을 특징으로 한다.
위상 동기 루프는 입력 클럭 신호에 동기되어 서로 다른 지연 시간을 가지는 다수개의 클럭 신호들을 발생한다. 오버 샘플링부는 외부에서 입력되는 직렬 데이터를 상기 다수개의 클럭 신호들에 응답하여 비정수배로 오버 샘플링하고 상기 오버 샘플된 결과를 다수 비트의 샘플 데이터들로서 발생한다.
패턴 검출부는 상기 다수 비트의 샘플 데이터들을 수신하고 상기 샘플 데이터들의 비트간의 레벨 변화를 검출하여 다수 비트의 패턴 신호를 발생한다. 상태 누적부는 상기 다수 비트의 패턴 신호를 수신하고, 그 발생 빈도를 누적하여 발생빈도가 높은 신호를 다수 비트의 상태 신호로서 발생한다. 상태 선택부는 상기 다수 비트의 상태 신호를 수신하여 상기 샘플 데이터들중 소정의 위치의 비트들을 선택하기 위한 다수 비트의 상태 선택 신호를 발생한다. 데이터 선택부는 상기 샘플 데이터들을 수신하고, 상기 상태 선택 신호에 응답하여 상기 샘플 데이터들중 상기 상태 선택 신호에 대응하는 비트의 데이터들을 선택하여 다수 비트의 복원 데이터들로서 출력한다.
바람직하기로는 상기 오버 샘플링부는 상기 직렬 데이터를 수신하고, 상기 다수개의 클럭 신호들에 각각 응답하여 상기 직렬 데이터를 샘플링한 후 한 비트의 상기 샘플 데이터를 출력하는 샘플링 수단을 복수 개 구비한다. 또한 상기 오버 샘플링부는 입력되는 상기 직렬 데이터의 하나의 비트 구간을 2.7배 오버 샘플링하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 데이터 복원 방법은 (a) 입력 클럭 신호에 동기되어 서로 다른 지연 시간을 가지는 다수개의 클럭 신호들을 발생하는 단계, (b) 외부에서 입력되는 직렬 데이터를 상기 다수개의 클럭 신호들에 응답하여 비정수배로 오버 샘플링하고 상기 오버 샘플된 결과를 다수 비트의 샘플 데이터들로서 발생하는 단계, (c) 상기 다수 비트의 샘플 데이터들을 수신하고 상기 샘플 데이터들의 비트간의 레벨 변화를 검출하여 다수 비트의 패턴 신호를 발생하는 단계, (d) 상기 다수 비트의 패턴 신호를 수신하고, 그 발생 빈도를 누적하여 발생 빈도가 높은 신호를 다수 비트의 상태 신호로서 발생하는 단계, (e) 상기 다수 비트의 상태 신호를 수신하여 상기 샘플 데이터들중 소정의 위치의 비트들을 선택하기 위한 다수 비트의 상태 선택 신호를 발생하는 단계 및 (f) 상기 샘플 데이터들을 수신하고, 상기 상태 선택 신호에 응답하여 상기 샘플 데이터들중 상기 상태 선택 신호에 대응하는 비트의 데이터들을 선택하여 다수 비트의 복원 데이터들로서 출력하는 단계를 구비하는 것을 특징으로 한다.
바람직하기로는 상기 (b) 단계는 입력되는 상기 직렬 데이터의 하나의 비트의 구간을 2.7배 오버 샘플링하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 데이터 복원 회로의 블럭도이다.
이하 도 1을 참조하여 본 발명의 실시예에 따른 데이터 복원 회로 및 복원 방법이 상세히 설명된다.
도 1을 참조하면, 본 발명의 실시예에 따른 데이터 복원 회로(100)는 위상 동기 루프(110), 오버 샘플링부(120), 패턴 검출부(130), 상태 누적부(140), 상태 선택부(150) 및 데이터 선택부(160)를 구비한다.
위상 동기 루프(110)는 입력 클럭 신호(CK)에 동기 되어 서로 다른 지연 시간을 가지는 다수개의 클럭 신호들(CKP)을 발생한다. 도 1의 실시예에서 클럭 신호(CKP)들은 8개의 서로 다른 지연 시간을 갖는다. 이러한 클럭 신호(CKP)들은 오버 샘플링부(120)에 병렬로 인가되어 샘플링 클럭 신호로서 이용된다.
오버 샘플링부(120)는 외부에서 입력되는 직렬 데이터(SDIN)를 다수개의 클럭 신호들(CKP)에 응답하여 비정수배로 오버 샘플링하고 오버 샘플된 결과를 다수 비트의 샘플 데이터들(SAMD)로서 발생한다. 여기서 직렬 데이터(SDIN)는 외부에서 입력되는 3비트 단위의 신호이다. 즉, 오버 샘플링부(120)는 3 비트의 직렬 데이터(SDIN)를 8번 샘플링하고 샘플링된 결과를 8 비트의 샘플 데이터들(SAMD)로서 출력한다. 따라서 오버 샘플링부(120)는 1 비트 구간을 2.7번 샘플링하게 되어 비정수배로 샘플링을 하는 것을 특징으로 한다. 8 비트의 샘플 데이터들(SAMD)은 입력되는 직렬 데이터(SDIN)가 8개의 클럭 신호들(CKP)에 응답하여 샘플링 될 때, 클럭 신호들의 스큐(skew)의 정도에 따라 복수개의 유형으로 분류되는 샘플링 유형중 하나를 나타낸다. 본 발명의 바람직한 실시예에서는, 복수개의 샘플링 유형은 5가지로 구분된다. 이하에서는 5 가지의 샘플링 유형을 예로하여 설명한다. 오버 샘플링부(120)의 구성은 후술하는 도 2에서 상세히 설명한다.
패턴 검출부(130)는 오버 샘플링부(120)에서 출력되는 8 비트의 샘플 데이터들(SAMD)을 수신하고 샘플 데이터들(SAMD)의 비트간의 레벨 변화를 검출하여 5 비트의 패턴 신호(PATS)를 발생한다. 5 비트의 패턴 신호(PATS)는 샘플 데이터들(SAMD)이 직렬 데이터(SDIN)를 2.7배로 오버 샘플링할 경우, 클럭 신호들(CKP)의 스큐에 의해 나타날 수 있는 5가지의 샘플링 유형중 어느 유형에 해당하는지를 검출해낸다.
상태 누적부(140)는 패턴 검출부(130)에서 출력되는 5 비트의 패턴 신호(PATS)를 수신하고, 5 비트의 상태 신호(STAS)를 발생한다. 5 비트의 상태 신호(STAS)는 패턴 신호(PATS)중 그 발생 빈도가 가장 높은 신호를 누적하여 출력한 신호이다.
상태 선택부(150)는 5 비트의 상태 신호(STAS)를 수신하여 샘플 데이터들(SAMD)중 소정의 위치의 비트들을 선택하기 위한 다수 비트의 상태 선택 신호(SELS)를 발생한다. 상태 선택 신호(SELS)는 3비트의 조합으로 나타낼 수 있다.
데이터 선택부(160)는 샘플 데이터들(SAMD)을 수신하고, 상태 선택 신호(SELS)에 응답하여 샘플 데이터들(SAMD)중 상태 선택 신호(SELS)에 대응하는 비트의 데이터들을 선택하여 3 비트의 복원 데이터들(RECD)로서 출력한다.
이와 같은 구성을 갖는 본 발명의 데이타 복원 회로(100)는, 입력된 직렬 데이터(SDIN)의 1비트 구간을 2.7배 오버 샘플링하고, 오버 샘플링된 샘플 데이타들(SAMD)의 레벨 변환 시점에 의해서, 샘플링된 8 비트 중 3 비트를 선택하여 복원한다. 따라서, 입력 클럭 신호(CK)에 스큐가 발생하더라도 안정적인 데이타 복원이 가능해지며, 비정수배로 샘플링함으로써 동일한 주파수의 데이터를 복원하기 위한 위상 동기 루프(110)의 클럭 신호(CKP)의 주파수를 낮출 수 있고 따라서 전력 소모도 낮출 수 있다.
도 2는 도 1에 도시된 오버 샘플링부를 설명하기 위한 블럭도이다.
도 2를 참조하면 도 1에 도시된 오버 샘플링부(120)는 복수개의 샘플링 수단들(201~215)을 구비한다. 각각의 샘플링 수단(201~215)은 직렬 데이터(SDIN)를 수신하고, 다수개의 클럭 신호들(CKP0~CKP7)중 하나에 각각 응답하여 직렬 데이터(SDIN)를 샘플링한 후 각각 한 비트의 샘플 데이터(SAMD)를 출력한다. 도 1에 도시된 오버 샘플링부(120)는 샘플링 수단(201~215)을 8개 구비한다. 각각의 샘플링 수단(201~215)은 직렬 데이터(SDIN) 및 직렬 데이터의 반전 데이터(/SDIN)를 클럭 신호(CKP)에 응답하여 샘플링하고 샘플 데이터(SAMD)를 출력하므로 샘플 데이터(SAMD)는 8비트가 된다.
도 3은 클럭 신호들의 스큐(skew)의 정도에 따라 5가지 유형으로 분류되는 샘플링 유형을 나타낸 도면이다.
도 3을 참조하면, 3 비트의 직렬 데이터(SDIN)가 위상 동기 루프(110)에서 발생되는 8 개의 클럭 신호들(CKP)에 응답하여 샘플링 되는 경우, 샘플링 유형은 클럭 신호들(CKP)의 스큐에 따라 5가지로 분류될 수 있다.
제 1 유형(CASE 1)은 직렬 데이터(SDIN)가 클럭 신호(CKP)의 위상보다 앞서는 경우를 나타내고, 제 5 유형(CASE 5)은 직렬 데이터(SDIN)가 클럭 신호(CKP)의 위상보다 뒤지는 경우를 나타내며, 제 3 유형(CASE 3)은 직렬 데이터(SDIN)가 클럭 신호(CKP)의 위상과 동일한 경우를 나타낸다.
도 3에서 샘플링을 수행하는 클럭 신호들(CKP)은 화살표로 표시되며, 이들중 원으로 표시된 화살표는 실제로 유효한 직렬 데이터(SDIN)를 샘플링 한 경우이고, 그 외의 화살표들은 레벨 변환 시점에 가까운 직렬 데이터(SDIN)를 샘플링 한 경우로서 에러율이 높은 부분이다. 데이터 복원시 스큐에 의한 에러를 제거하기 위해서는 오버 샘플링부(120)에서 샘플링되어 출력된 샘플 데이터들(SAMD)이 도 3에 도시된 5가지 샘플링 유형 중 어느 경우에 해당하는 지를 판단한 후, 각 유형 중에서 유효한 샘플 데이터(원으로 표시된 화살표에 해당하는 데이터)를 출력해야 한다.
제 1 유형(CASE 1)에 해당될 경우 8 개의 클럭 신호들(CKP)중 1, 4, 7 번째 클럭 신호들(CKP)에 의해서 샘플링 된 데이터가 출력되고, 제 2 유형(CASE 2)에 해당될 경우 8 개의 클럭 신호들(CKP)중 2, 4, 7 번째 클럭 신호들(CKP)에 의해서 샘플링 된 데이터가 출력되고, 제 3 유형(CASE 3)에 해당될 경우 8 개의 클럭 신호들(CKP)중 2, 5, 8 번째 클럭 신호들(CKP)에 의해서 샘플링 된 데이터가 출력되고, 제 4 유형(CASE 4)에 해당될 경우 8 개의 클럭 신호들(CKP)중 3, 5, 8 번째 클럭 신호들(CKP)에 의해서 샘플링 된 데이터가 출력되고, 제 5 유형(CASE 5)에 해당될 경우 8 개의 클럭 신호들(CKP)중 1, 3, 6 번째 클럭 신호들(CKP)에 의해서 샘플링 된 데이터가 출력된다.
도 4는 도 1에 도시된 패턴 검출부를 설명하기 위한 회로도이다.
도 4를 참조하면, 패턴 검출부(130)는 배타적 논리합 수단들(411~417) 및 논리곱 수단들(431~435)을 구비한다.
배타적 논리합 수단들(411~417)은 오버 샘플링부(120)에서 출력되는 샘플 데이터들(SAMD)을 수신하고 인접한 비트들 간의 레벨 변화를 감지한다. 이를 위하여 배타적 논리합 수단들(411~417)은 8 비트의 샘플 데이터들(SAMD)중 인접한 두 비트들을 각각 배타적으로 논리합하여 다수 비트의 패턴 검출 신호(XORS1~XORS7)로서 출력한다. 여기서 8비트의 샘플 데이터들(SAMD)의 각각의 비트들을 D0~D7으로 표시하고 있다.
논리곱 수단들(431~435)은 다수 비트의 샘플 데이터들(SAMD)중 서로 동시에 발생하지 않는 샘플 데이터들(SAMD)에 의해 발생된 패턴 검출 신호(XORS1~XORS7)를 각각 논리곱하여 제 1 내지 제 5 패턴 신호로서(PATS1~PATS5) 출력한다.
이하 도 4를 참조하여 패턴 검출부(130)의 동작이 상세히 설명된다.
배타적 논리합 수단(411)은 샘플 데이터들(SAMD)의 첫 번째 비트(D0)와 두 번째 비트(D1)를 배타적 논리합하여 제 1 패턴 검출 신호(XORS1)를 생성한다. 즉, 제 1 패턴 검출 신호(XORS1)는 샘플 데이터들(SAMD)의 첫 번째 비트(D0)와 두 번째 비트(D1)간의 레벨 변화를 감지한 결과로서, 배타적 논리합 수단(411)의 출력이 하이 레벨이 될 때, 레벨의 변화가 존재하는 것으로 판단된다. 또한, 배타적 논리합 수단(412)은 샘플 데이터들(SAMD)의 두 번째 비트(D1)와 세 번째 비트(D2)를 배타적 논리합하여 제2 패턴 검출 신호(XORS2)를 생성한다. 즉, 제2 패턴 검출 신호(XORS2)는 샘플 데이터들(SAMD)의 두 번째 비트(D1)와 세 번째 비트(D2)의 레벨 변화를 감지한 결과이다. 또한, 배타적 논리합 수단(413)은 샘플 데이터들(SAMD)의 세 번째 비트(D2)와 네 번째 비트(D3)를 배타적 논리합하여 제3 패턴 검출 신호(XORS3)를 생성한다. 즉, 제3 패턴 검출 신호(XORS3)는 샘플 데이터들(SAMD)의 세 번째 비트(D2)와 네 번째 비트(D3)의 레벨 변화를 감지한 결과이다.
이러한 방식으로 배타적 논리합 수단들(411~417)은 샘플 데이터(SAMD)들의 인접한 두 비트를 각각 배타적으로 논리합하여 제 1내지 제 7 패턴 검출 신호(XORS1~XORS7)를 발생한다.
도 4를 참조하면, 논리곱 수단들(431~435)은 제 1내지 제 7 패턴 검출 신호(XORS1~XORS7)중 서로 동시에 발생되지 않는 샘플 데이터들(SAMD)에 의해 발생된 패턴 검출 신호(XORS)를 각각 논리곱하여 제 1 내지 제 5 패턴 신호(PATS1~PATS5)를 발생한다.
구체적으로, 논리곱 수단(431)은 제 2 패턴 검출 신호(XORS2)와 제 5 패턴 검출 신호(XORS5)를 논리곱하고, 논리곱한 결과를 제 1 패턴 신호(PATS1)로서 발생한다.
논리곱 수단(432)은 제 3 패턴 검출 신호(XORS3)와 제 5 패턴 검출 신호(XORS5)를 논리곱하고, 논리곱한 결과를 제 2 패턴 신호(PATS2)로서 발생한다.
논리곱 수단(433)은 제 3 패턴 검출 신호(XORS3)와 제 6 패턴 검출 신호(XORS6)를 논리곱하고, 논리곱한 결과를 제 3 패턴 신호(XORS3)로서 발생한다.
논리곱 수단(434)은 제 1 패턴 검출 신호(XORS1)와 제 4 패턴 검출 신호(XORS4) 및 제 6 패턴 검출 신호(XORS6)를 논리곱하고, 논리곱한 결과를 제 4 패턴 신호(PATS4)로서 발생한다.
논리곱 수단(435)은 제 4 패턴 검출 신호(XORS4)와 제 7 패턴 검출 신호(XORS7)를 논리곱하고, 논리곱한 결과를 제 5 패턴 신호(PATS5)로서 발생한다.
여기서 제 1 내지 제 5 패턴 신호(PATS1~PATS5)는 샘플 데이터들(SAMD)이 5가지의 샘플링 유형(CASE1~CASE5)중 어느 유형에 해당하는지를 검출해내는 신호이다. 제 1 내지 제 5 패턴 신호(PATS1~PATS5)중 하나가 하이 레벨로 발생되면, 대응하는 샘플링 유형이 검출된 것으로 인식된다. 또한 회로를 구성함에 따라서는 제 1 내지 제 5 패턴 신호(PATS1~PATS5)중 하나가 로우 레벨로 발생되면, 대응하는 샘플링 유형이 검출된 것으로 인식될 수도 있다.
도 5는 도 4의 패턴 검출부의 검출 특성을 나타내는 도면이다.
이하에서 도 3, 도4 및 도 5를 참조하여 패턴 검출부(130)의 동작이 상세히 설명된다.
세 번째 샘플링 유형(CASE3)을 예로 들어 설명한다. 샘플 데이터들(SAMD)중의 첫 번째 비트(D0)는 직렬데이터(SDIN)가 천이 되는 시점에서 샘플링 되므로 데이터 값을 로우 레벨로 인식할지 하이 레벨로 인식할지 알 수 없다. 두 번째 비트(D1)의 데이터 값과 세 번째 비트(D2)의 데이터 값은 같으므로, 배타적 논리합 수단(412)의 출력인 제 2 패턴 검출 신호(XORS2)는 로우 레벨을 가진다. 마찬가지로, 세 번째 비트(D2)와 네 번째 비트(D3)는 서로 다른 논리 레벨을 가지므로 배타적 논리합 수단(413)의 출력인 제 3 패턴 검출 신호(XORS3)는 하이 레벨이 된다.
이와 같은 방식으로, 제 4 패턴 검출 신호(XORS4) 및 제 5 패턴 검출 신호(XORS5)는 로우 레벨이 되고, 제 6 패턴 검출 신호(XORS6)는 하이 레벨이 되며, 제 7 패턴 검출 신호(XORS7)는 로우 레벨이 된다.
논리곱 수단(431)은 제 2 패턴 검출 신호(XORS2)와 제 5 패턴 검출신호(XORS5)를 논리곱하므로 제 1 패턴 신호(PATS1)를 로우 레벨로 출력한다. 논리곱 수단(432)은 제 3 패턴 검출 신호(XORS3)와 제 5 패턴 검출 신호(XORS5)를 논리곱하므로 제 2 패턴 신호(PATS2)를 로우 레벨로 출력한다. 논리곱 수단(433)은 제 3 패턴 검출 신호(XORS3)와 제 6 패턴 검출 신호(XORS6)를 논리곱 하므로 제 3 패턴 신호(PARS3)를 하이 레벨로 출력한다. 논리곱 수단(434)은 제 1 패턴 검출 신호(XORS1)와 제 4 패턴 검출 신호(XORS4) 및 제 6 패턴 검출 신호(XORS6)를 논리곱 하므로 제 4 패턴 신호(XORS4)를 로우 레벨로 출력한다. 논리곱 수단(435)은 제 4 패턴 검출 신호(XORS4)와 제 7 패턴 검출 신호(XORS7)를 논리곱 하므로 제 5 패턴 신호(PATS5)를 로우 레벨로 출력한다.
따라서 제 1 내지 제 5 패턴 신호(PATS1~PATS5)중 제 3 패턴 신호(PATS3)만이 하이 레벨이며 이는 5가지의 샘플링 유형들(CASE1~CASE5)중 제 3 유형(CASE3)에 대응한다. 이와 같은 방식으로, 논리 하이 레벨을 가진 패턴 신호(PATS)를 검출함으로써 샘플 데이터들(SAMD)이 어떠한 샘플링 유형에 해당되는지를 검출 할 수 있다.
도 5에는 패턴 신호(PATS)와 이에 대응하는 샘플링 유형들(CASE1~CASE5)이 나타나 있고, 각 샘플링 유형(CASE1~CASE5)에 대응하는 샘플 데이터들(SAMD)의 특성이 나타나 있다. 또한 검출 포인트는 각 샘플링 유형(CASE1~CASE5)에 따라 샘플 데이터들(SAMD)의 데이터 값이 변환되는 비트를 표시하며, 패턴 검출부(130)는 데이터 값이 변환되는 비트를 검출한다.
도 6은 도 1에 도시된 상태 누적부를 나타내는 회로도이다.
도 6을 참조하면, 상태 누적부(140)는 제 1내지 제 5 누적부(610~690) 및 제 1 내지 제 5 누적부(610~690)를 리셋시키는 리셋신호(RESET)를 발생하는 논리곱 수단(605)을 구비한다.
제 1 누적부(610)는 입력 클럭 신호(CK)에 응답하여 제 1 패턴 신호(PATS1)를 수신하여 누적하고, 제 1 패턴 신호(PATS1)가 소정의 수만큼 누적되면 제 1 상태 신호(STAS1)를 제 1 논리 레벨로 출력한다. 여기서 제 1 논리 레벨은 제 1 누적부(610)의 회로 구성에 따라 논리 하이 레벨 또는 논리 로우 레벨일 수 있다. 이러한 동작을 수행하기 위해, 제 1 누적부(610)는 플립 플랍들(611~613), 배타적 논리합 수단들(614, 616), 배타적 반전 논리합 수단(615), 낸드 게이트들(617, 619) 및 노아 게이트(618)를 구비한다. 제 1 누적부(610)의 플립 플랍들(611~613)은 논리곱 수단(605)에서 발생되는 리셋 신호(RESET)에 응답하여 리셋된다.
이하에서 제 1 누적부(610)의 구성이 설명된다. 배타적 논리합 수단(614)은 제 1 패턴 신호(PATS1)와 플립 플랍(611)의 출력 신호(Q1)를 배타적으로 논리합한다. 플립 플랍(611)은 배타적 논리합 수단(614)의 출력 신호를 수신하고, 입력 클럭 신호(CK)에 응답하여 출력 신호(Q1)를 발생한다. 낸드 게이트(617)는 제 1 패턴 신호(PATS1)와 플립 플랍(611)의 출력 신호(Q1)를 논리곱하고 반전하여 그 결과를 출력한다.
배타적 반전 논리합 수단(615)은 낸드 게이트(617)의 출력과 플립 플랍(612)의 출력 신호(Q2)를 배타적으로 반전 논리합한다. 플립 플랍(612)은 배타적 반전 논리합 수단(615)의 출력 신호를 수신하고, 입력 클럭 신호(CK)에 응답하여 반전출력 신호(QB2)를 발생한다. 노아 게이트(618)는 낸드 게이트(617)의 출력과 플립 플랍(612)의 반전 출력 신호(QB2)를 논리합하고 반전하여 그 결과를 출력한다.
배타적 논리합 수단(616)은 노아 게이트(618)의 출력과 플립 플랍(613)의 출력 신호(Q3)를 배타적으로 논리합한다. 플립 플랍(613)은 배타적 논리합 수단(616)의 출력 신호를 수신하고, 입력 클럭 신호(CK)에 응답하여 출력 신호(Q3)를 발생한다. 낸드 게이트(619)는 노아 게이트(618)의 출력과 플립 플랍(613)의 출력 신호(Q3)를 논리곱하고 반전하여 그 결과를 제 1 상태 신호(STAS1)로서 출력한다.
즉, 제 1 누적부(610)는 3개의 플립 플랍들(611~613)을 이용하여 제 1 패턴 신호(PATS1)가 7번 누적되면 누적된 신호를 제 1 상태 신호(STAS1)로서 출력한다. 여기서 제 1 패턴 신호(PATS1)가 누적되는 회수는 많을수록 바람직하나 임의로 7 번으로 정하였다. 따라서, 제 1 상태 신호(STAS1)가 발생되기 위해서 제 1 패턴 신호(PATS1)가 누적되는 회수는 7 번에 한정되는 것은 아니며, 제 1 누적부(610)의 회로를 구성하는 방법에 따라 달라질 수 있음은 당연하다.
제 2 누적부(630), 제 3 누적부(650), 제 4 누적부(670) 및 제 5 누적부(690)의 구성도 제 1 누적부(610)의 구성과 유사하다. 즉, 제 2 누적부(630)는 플립 플랍들(631~633), 배타적 논리합 수단들(634, 636), 배타적 반전 논리합 수단(635), 낸드 게이트들(637,639) 및 노아 게이트(638)를 구비한다. 제 3 누적부(650)는 플립 플랍들(651~653), 배타적 논리합 수단들(654, 656), 배타적 반전 논리합 수단(655), 낸드 게이트들(657,659) 및 노아 게이트(658)를 구비한다. 제 4 누적부(670)는 플립 플랍들(671~673), 배타적 논리합 수단들(674, 676), 배타적 반전 논리합 수단(675), 낸드 게이트들(677,679) 및 노아 게이트(678)를 구비한다. 제 5 누적부(690)는 플립 플랍들(691~693), 배타적 논리합 수단들(694, 696), 배타적 반전 논리합 수단(695), 낸드 게이트들(697,699) 및 노아 게이트(698)를 구비한다.
제 2 내지 제 5 누적부(630~690)는 입력 신호가 각각 제 2 내지 제 5 패턴 신호(PATS2~PATS5)이고, 누적된 출력 신호가 각각 제 2 내지 제 5 상태 신호(STAS2~STAS5)라는 점에서만 차이가 있다. 따라서, 구체적인 구성 및 작용에 대한 설명은 생략된다.
논리곱 수단(605)은 제 1 내지 제 5 상태 신호(STAS1~STAS5)를 논리곱하여 리셋 신호(RESET)를 출력한다. 즉, 리셋 신호(RESET)는 제 1 내지 제 5 상태 신호(STAS1~STAS5)중 어느 한 신호가 제 1 논리 레벨로 발생되면 출력된다. 다시 말하면, 제 1 내지 제 5 패턴 신호(PATS1~PATS5)중 하나가 7 번 누적되어 제 1 내지 제 5 상태 신호(STAS1~STAS5)중 하나가 발생되면 제 1 내지 제 5 누적부(610~690)는 모두 리셋된다.
도 7은 도 6에 도시된 상태 누적부(140)의 동작을 설명하기 위한 플로우 차트이다.
도 7을 참조하면, 상태 누적부(140)의 동작은 제 1 상태 신호(STAS1)를 발생하기 위한 과정(711~717), 제 2 상태 신호(STAS2)를 발생하기 위한 과정(721~727), 제 3 상태 신호(STAS3)를 발생하기 위한 과정(731~737), 제 4 상태 신호(STAS4)를 발생하기 위한 과정(741~747), 제 5 상태 신호(STAS5)를 발생하기 위한과정(751~757)을 구비한다.
이하에서, 도 6 및 도 7을 참조하여 상태 누적부(140)의 동작이 상세히 설명된다.
먼저, 제 1 상태 신호(STAS1)를 생성하는 과정을 살펴본다.
제 1 누적부(610)의 플립 플랍들(611~613)은 로우 레벨로 초기화 되어있다고 가정한다. 제 1 누적부(610)는 입력 클럭 신호(CK)에 응답하여 입력되는 제 1 패턴 신호(PATS1)를 누적한다(711). 도 6에 도시된 제 1 누적부(610)는 하이 레벨을 갖는 제 1 패턴 신호(PATS1)가 인가되면, 배타적 논리합 수단(614)에 의하여 플립 플랍(611)으로 하이 레벨이 입력된다. 이 때, 입력 클럭 신호(CK)에 응답하여 플립 플랍(611)은 하이 레벨의 출력 신호(Q1)를 생성한다. 또한, 낸드 게이트 (617)는 제 1 패턴 신호(PATS1)와 플립 플랍(611)의 출력 신호(Q1)를 논리곱하고 반전하여 로우 레벨의 출력 신호를 생성한다. 배타적 반전 논리합 수단(615)의 출력에 의해서 플립 플랍(612)의 입력은 하이 레벨이 된다. 따라서, 플립 플랍(612)은 입력 클럭 신호(CK)에 응답하여 하이 레벨의 출력 신호(Q2)를 생성한다. 노아 게이트(618)는 낸드 게이트(617)의 출력 신호와 플립 플랍(612)의 반전 출력 신호(QB2)를 논리합하고 반전하여 하이 레벨의 출력 신호를 발생한다. 배타적 논리합 수단(616)의 출력에 의해서 플립 플랍(613)의 입력은 하이 레벨이 된다. 따라서, 플립 플랍(613)은 입력 클럭 신호(CK)에 응답하여 하이 레벨의 출력 신호(Q3)를 생성한다. 낸드 게이트 (619)는 노아 게이트(618)와 플립 플랍(613)의 출력 신호(Q3)를 논리곱하고 반전하여 로우 레벨의 출력 신호를 제 1 상태 신호(STAS1)로서 출력한다. 만일, 제 1 패턴 신호(PATS1)가 로우 레벨로 입력되면 제 1 상태 신호(STAS1)는 하이 레벨로 출력된다.
도 7를 참조하면, 제 1 패턴 신호(PATS1)의 발생 횟수가 7 번이 되었는지가 판단된다(713). 여기에서, 제 1 패턴 신호(PATS1)의 발생 횟수가 7 번이 되었는지를 결정하는 것은 제 1 상태 신호(STAS1)가 발생되었는지를 판단함으로써 이루어진다. 또한, 발생 횟수는 제 1 누적부(610)의 회로 구성에 따라서 다르게 결정될 수 있다. 도 7을 참조하면, 제 1 패턴 신호(PATS1)가 하이 레벨로 7 번 발생되면, 제 1 상태 신호(STAS1)가 로우 레벨로 출력되고(715), 리셋 신호(RESET)는 제 1 내지 제 5 누적부(610~690)를 리셋시킨다(717).
제 2 상태 신호(STAS2)가 발생되는 경우의 동작도 제 1 상태 신호(STAS1)의 발생 과정과 유사하다. 즉, 제 2 패턴 신호(PATS2)가 발생되는 횟수를 판단하여 7번이 되면(723), 제 2 상태 신호(STAS2)를 생성하고(725), 제 1 내지 제 5 누적부(610~690)를 리셋시킨다(727). 제 3 내지 제 5 상태 신호(STAS3~STAS5)가 생성되는 경우도 동일한 과정을 거치게 되므로 상세한 설명은 생략된다.
이와 같이, 각 제 1 내지 제 5 누적부들(610~690)에 입력되는 제 1 내지 제 5 패턴 신호(PATS1~PATS5) 중에서 어느 하나의 입력이 하이 레벨로 먼저 7 번의 누적 상태가 되면, 먼저 누적된 신호를 로우 레벨의 상태 신호(STAS)로서 생성한다. 또한, 상태 신호(STAS)가 생성되면, 리셋 신호(RESET)가 로우 레벨이 되므로 각각의 누적부들(610~690)은 리셋되어 새로운 신호를 받아들이는 상태가 된다.
하이 레벨로 발생되는 제 1 내지 제 5 패턴 신호(PATS1~PATS5)중의 하나가 5가지의 샘플링 유형(CASE1~CASE5) 중의 하나에 대응하므로, 하이 레벨의 패턴 신호(PATS)가 7 번 누적되어 로우 레벨의 상태 신호(STAS)로서 발생하는 것은 상태 누적부(140)가 5 가지의 샘플링 유형(CASE1~CASE5) 중 가장 발생 빈도가 높은 샘플링 유형을 판단하여 출력하는 것을 의미한다.
도 8은 도 1에 도시된 상태 선택부의 동작을 설명하는 도면이다.
상태 선택부(150)는 제 1 내지 제 5 상태 신호(STAS1~STAS5)를 수신하여 샘플 데이터들(SAMD) 중 소정의 위치의 비트들을 선택하기 위한 다수 비트의 상태 선택 신호(SELS)를 발생한다. 즉, 상태 선택부(150)는 상태 누적부(140)에서 발생되는 상태 신호(STAS)가 이전의 상태 신호(STAS)와 다른 상태 신호(STAS)로서 발생되는 경우, 그 연속성을 판단하여 상태 선택 신호(SELS)를 발생한다.
이를 위하여, 상태 선택부(150)는, 제 1 내지 제 5 상태신호(STAS1~STAS5) 중 하나만이 제 1 논리 레벨로 발생되면 서로 다른 조합을 가지는 3 비트의 데이터로서 상태 선택 신호(SELS)를 설정한다. 그리고 상태 선택부(150)는 이전의 상태 신호(STAS)와 다른 상태 신호(STAS)가 제 1 논리 레벨로 한번 발생된 경우, 그 상태를 표시하는 소정의 중간 상태(HOLD)를 설정한다. 따라서, 상태 선택부(150)는 6가지의 상태를 설정한다. 즉, 6 가지 상태중 5 가지는 각각의 상태 신호(STAS)에 대응하는 3 비트의 데이터로 구성되며, 나머지 하나의 상태는 상태 선택부(150)로 입력되는 상태 신호(STAS)가 변환되는 과정을 표시하는 중간 상태(HOLD)이다.
상태 신호(STAS)가 중간 상태(HOLD)에 대응되면 상태 선택 신호(SELS)로서는 이전의 상태 신호(STAS)에 대응하는 3 비트의 데이터가 설정되며, 다음에 상태 선택부(150)로 입력되는 상태 신호(STAS)에 따라 이전의 3 비트의 데이터를 가지는 상태나 다른 3비트의 데이터를 가지는 상태로 변환될 수 있다. 즉, 중간 상태(HOLD)는 3 비트의 데이터를 가지는 나머지 5가지의 상태간의 채널 역할을 하며, 동시에 필터링의 기능도 한다.
이전의 상태 신호(STAS)와 다른 상태 신호(STAS)가 제 1 논리 레벨로 한번 발생되면 이전의 상태 신호(STAS)에 대응하는 3 비트 데이터가 상태 선택 신호(SELS)로서 출력되고, 이전의 상태 신호(STAS)와 다른 상태 신호(STAS)가 제 1 논리 레벨로 다시 한번 발생되면 새로운 상태 신호(STAS)에 대응하는 3 비트 데이터가 상태 선택 신호(SELS)로서 출력된다. 여기서 제 1 논리 레벨은 상태 선택부(150)의 구성에 따라 하이 레벨 또는 로우 레벨일 수 있다.
도 8을 참조하여 구체적으로 설명하면, 제 1 상태 신호(STAS1)가 제 1 논리 레벨로 발생되면 상태 선택 신호(SELS)가 "000"으로 설정되고, 제 2 상태 신호(STAS2)가 제 1 논리 레벨로 발생되면 상태 선택 신호(SELS)가 "001"으로 설정되고, 제 3 상태 신호(STAS3)가 제 1 논리 레벨로 발생되면 상태 선택 신호(SELS)가 "010"으로 설정되고, 제 4 상태 신호(STAS4)가 제 1 논리 레벨로 발생되면 상태 선택 신호(SELS)가 "011"으로 설정되고, 상기 제 5 상태 신호(STAS5)가 제 1 논리 레벨로 발생되면 상태 선택 신호(SELS)가 "100"으로 설정된다. 여기서 제 1 논리 레벨은 로우 레벨이다.
도 8에서 A~E 및 a~e는 각 상태간의 이동 경로를 나타낸다. 즉, A는 제 1 상태 신호(STAS1)가 로우 레벨이고 나머지 제 2 내지 제 5 상태 신호(STAS2~STAS5)는하이 레벨인 경우의 이동 경로를 나타낸다. 마찬가지로, B 는 제 2 상태 신호(STAS2)가 로우 레벨이고 나머지 제 1 및 3 내지 제 5 상태 신호(STAS1, STAS3~STAS5)는 하이 레벨인 경우의 이동 경로를 나타낸다. C 는 제 3 상태 신호(STAS3)가 로우 레벨이고 나머지 제 1, 제 2, 제 4 및 제 5 상태 신호(STAS1, STAS2, STAS4, STAS5)는 하이 레벨인 경우의 이동 경로를 나타낸다. D는 제 4 상태 신호(STAS4)가 로우 레벨이고 나머지 제 1 내지 3 및 제 5 상태 신호(STAS1~STAS3, STAS5)는 하이 레벨인 경우의 이동 경로를 나타낸다. E 는 제 5 상태 신호(STAS5)가 로우 레벨이고 나머지 제 1 내지 제 4 상태 신호(STAS1~STAS4)는 하이 레벨인 경우의 이동 경로를 나타낸다.
a는 제 1 상태 신호(STAS1)만이 로우 레벨인 경우, 즉 상태 선택 신호(SELS)가 "000"으로 설정된 후, 이전과 다른 상태 신호(STAS)가 한 번 발생되는 경우의 이동 경로이다. b는 제 2 상태 신호(STAS2)만이 로우 레벨인 경우, 즉 상태 선택 신호(SELS)가 "001" 으로 설정된 후, 이전과 다른 상태 신호(STAS)가 한 번 발생되는 경우의 이동 경로이다. c 는 제 3 상태 신호(STAS3)만이 로우 레벨인 경우, 즉 상태 선택 신호(SELS)가 "010"으로 설정된 후, 이전과 다른 상태 신호(STAS)가 한 번 발생되는 경우의 이동 경로이다. d는 제 4 상태 신호(STAS4)만이 로우 레벨인 경우, 즉 상태 선택 신호(S딘)가 "011"으로 설정된 후, 이전과 다른 상태 신호(STAS)가 한 번 발생되는 경우의 이동 경로이다. e는 제 5 상태 신호(STAS5)만이 로우 레벨인 경우, 즉 상태 선택 신호(SELS)가 "100"으로 설정된 후, 이전과 다른 상태 신호(STAS)가 한 번 발생되는 경우의 이동 경로이다. H 신호는 제 1 내지 제 5 상태 신호(STAS1~STAS5)가 모두 하이 레벨인 경우의 이동 경로이다.
도 8을 참조하면, 처음에 상태 선택부(150)의 상태가 제 1 상태 신호(STAS1)만이 로우 레벨이고, 나머지 상태 신호(STAS2~STAS5)는 하이 레벨인 경우, 즉, 상태 선택 신호(SELS)가 "000"으로 설정되어 있는 경우이고, 상태 선택부(150)로 제 2 상태 신호(STAS2)만이 로우 레벨이고 나머지 상태 신호(STAS1, STAS3~STAS5)는 하이 레벨로서 상태 신호(STAS)가 입력되면 상태 선택부(150)의 상태는 a 경로를 통해 중간 상태(HOLD)로 설정된다. 그러나 이때에도 상태 선택 신호(SELS)는 이전의 상태에 대응하는 "000"으로 설정되어 출력된다.
다시 한번 상태 선택부(150)로 제 2 상태 신호(STAS2)만이 로우 레벨이고 나머지 상태 신호(STAS1, STAS3~STAS5)는 하이 레벨로서 상태 신호(STAS)가 입력되면, 상태 선택부(150)의 상태는 B 경로를 통해 상태 선택 신호(SELS)가 "001"로 설정되는 상태로 이동된다. 상태 선택 신호(SELS)로서 "001"이 출력되는 것은 당연하다.
도 9는 도 1에 도시된 상태 선택부를 나타내는 블록도이다.
도 9를 참조하면, 상태 선택부(150)는 데이터 저장부(910), 상태 위치 저장부(920), 인코딩 수단(930), 비교수단(940), 제어부(950), 선택 수단(960)을 구비한다.
데이터 저장부(910)는 현재의 상태신호(STAS)에 대응하는 3 비트의 데이터를 수신하여 저장하고 상태 선택 신호(SELS)로서 출력한다. 상태 위치 저장부(920)는 소정의 중간 상태(HOLD)를 표시하는 상태 위치 신호(SPS)를 발생한다. 여기서, 데이터 저장부(910) 및 상태 위치 저장부(920)는 플립 플랍일 수 있다. 또한, 상태 위치 신호(SPS)는 상태 선택부(150)를 구성하는 방법에 따라 하이 레벨을 가질 때 중간 상태(HOLD)를 표시하거나 또는 로우 레벨을 가질 때 중간 상태(HOLD)를 표시할 수 있다.
인코딩 수단(930)은 새로운 상태신호(STAS)를 수신하여 3 비트의 데이터를 발생한다. 비교 수단(940)은 인코딩 수단(930)으로부터 발생되는 3 비트 데이터 및 데이터 저장부(910)로부터 출력되는 3 비트 데이터가 동일한지 여부를 비교하여 비교 신호(COMS)를 발생한다.
제어부(950)는 상태 위치 신호(SPS) 및 비교 신호(COMS)에 응답하여 상태 위치 저장부(920)를 제어하는 상태 위치 제어 신호(SPCS)를 발생한다. 선택 수단(960)은 상태 위치 신호(SPS)에 응답하여 인코딩 수단(930)에서 발생되는 3 비트 데이터 및 데이터 저장부(910)에서 출력되는 3 비트 데이터중 하나를 선택하여 데이터 저장부(910)로 인가한다.
바람직하기로는, 제어부(950)는 비교 신호(COMS)에 응답하여 상태 위치 신호(SPS) 및 상태 위치 신호(SPS)의 반전 신호중 하나를 선택하여 출력하는 제 1 선택수단(951), 상태 위치 신호(SPS)에 응답하고 제 1 선택수단(951)의 출력 신호 및 상태 위치 신호(SPS)의 반전 신호중 하나를 선택하여 상태 위치 제어 신호(SPCS)로서 출력하는 제 2 선택수단(953)을 구비한다. 여기서, 선택 수단(960), 제 1 및 제 2 선택수단(951, 953)은 멀티플렉서일 수 있다.
도 9를 참조하여 상태 선택부(150)의 동작을 살펴본다.
상태 위치 저장부(920)에서 발생되는 상태 위치 신호(SPS)는 논리 값에 따라 상태 선택부(150)의 상태가 6가지 상태중 중간 상태(HOLD)에 있을 때는 로우 레벨을 가지고 나머지 5가지 상태에 있을 때는 하이 레벨을 가진다. 다만, 상태 선택부(150)의 회로를 구성하는 방법에 따라 상태 위치 신호(SPS)의 논리 레벨이 반대로 될 수 있음은 당연하다.
데이터 저장부(910)에 현재의 상태 신호(STAS)에 대응하는 3 비트 데이터로서 "000"이 저장되어 있다고 가정한다. 그러면 상태 위치 신호(SPS)는 하이 레벨을 가지고 상태 선택 신호(S딘)는 "000"으로 출력된다. 이때 새로운 상태 신호(STAS)로서 제 2 상태 신호(STAS2)만이 로우 레벨이고 나머지 상태 신호(STAS1, STAS3~STAS5)는 하이 레벨인 상태 신호(STAS)가 인코딩 수단(930)으로 입력되면, 인코딩 수단(930)은 "001"을 3 비트 데이터로서 출력한다. 비교 수단(940)은 인코딩 수단(930)의 출력인 3비트 데이터와 데이터 저장부(910)의 3비트 데이터를 수신하여 비교하고, 동일할 경우 하이 레벨로 비교 신호(COMS)를 출력하고 다를 경우 로우 레벨로 비교 신호(COMS)를 출력한다. 본 실시예에서는 비교 신호(COMS)는 로우 레벨로 발생될 것이다. 여기서, 비교 신호(COMS)의 논리 값은 반대로 지정될 수 있음은 당연하다.
제어부(950)는 상태 위치 신호(SPS) 및 비교 신호(COMS)에 응답하여 상태 위치 저장부(920)를 제어하는 상태 위치 제어 신호(SPCS)를 발생한다. 구체적으로 살펴보면, 제어부(950)의 제 1 선택 수단(951)은 비교 신호(COMS)에 응답하여 상태 위치 신호(SPS) 및 상태 위치 신호(SPS)의 반전 신호중 하나를 선택하여 출력한다.비교 신호(COMS)가 로우 레벨이므로 제 1 선택 수단(951)은 상태 위치 신호(SPS)의 반전 신호를 출력하며 그 논리 값은 로우 레벨이 된다. 제 2 선택 수단(953)은 상태 위치 신호(SPS)에 응답하고 제 1 선택수단(951)의 출력 신호 및 상태 위치 신호(SPS)의 반전 신호중 하나를 선택하여 상태 위치 제어 신호(SPCS)로서 출력한다. 상태 위치 신호(SPS)가 하이 레벨이므로 제 2 선택 수단(953)은 제 1 선택 수단(951)의 출력 신호를 상태 위치 제어 신호(SPCS)로서 출력한다. 상태 위치 제어 신호(SPCS)는 로우 레벨을 가진다. 따라서 상태 위치 저장부(920)로 로우 레벨이 입력되고 상태 위치 신호(SPS)는 로우 레벨로 변화된다. 이것은 상태 선택부(150)의 상태가 중간 상태(HOLD)에 있음을 의미한다.
선택 수단(960)은 상태 위치 신호(SPS)에 응답하여 인코딩 수단(930)에서 발생되는 3 비트 데이터 및 데이터 저장부(910)에서 출력되는 3 비트 데이터중 하나를 선택하여 데이터 저장부(910)로 인가한다. 변화되기 전의 상태 위치 신호(SPS)가 하이 레벨이므로 선택 수단(960)은 데이터 저장부(910)에서 출력되는 3비트 데이터를 데이터 저장부(910)로 인가한다. 따라서 데이터 저장부(910)의 3비트 데이터는 이전의 데이터 값인 "000" 을 그대로 가지게 되고 "000"이 상태 선택 신호(SELS)로서 출력된다.
다시 말하면, 이전의 상태 신호(STAS)와 다른 상태 신호(STAS)가 한번 입력되었으므로 상태 선택부(150)에서 출력되는 상태 선택 신호(SELS)는 변화되지 아니하나 상태 선택부(150)의 상태는 중간 상태(HOLD)로 변환된다.
새로운 상태 신호(STAS)로서 제 2 상태 신호(STAS2)만이 로우 레벨이고 나머지 상태 신호(STAS1, STAS3~STAS5)는 하이 레벨인 상태 신호(STAS)가 인코딩 수단(930)으로 다시 한번 입력되면, 인코딩 수단(930)은 "001"을 3 비트 데이터로서 다시 출력한다. 인코딩 수단(930)의 출력인 3비트 데이터와 데이터 저장부(910)의 3비트 데이터가 동일하지 않으므로 비교 수단(940)은 로우 레벨로 비교 신호(COMS)를 출력한다.
제어부(950)의 제 1 선택 수단(951)은 비교 신호(COMS)에 응답하여 상태 위치 신호(SPS) 및 상태 위치 신호(SPS)의 반전 신호중 하나를 선택하여 출력한다. 비교 신호(COMS)가 로우 레벨이므로 제 1 선택 수단(951)은 상태 위치 신호(SPS)의 반전 신호를 출력하며 그 논리 값은 하이 레벨이 된다. 제 2 선택 수단(953)은 상태 위치 신호(SPS)에 응답하고 제 1 선택수단(951)의 출력 신호 및 상태 위치 신호(SPS)의 반전 신호중 하나를 선택하여 상태 위치 제어 신호(SPCS)로서 출력한다. 상태 위치 신호(SPS)가 로우 레벨이므로 제 2 선택 수단(953)은 상태 위치 신호(SPS)의 반전 신호를 상태 위치 제어 신호(SPCS)로서 출력한다. 상태 위치 제어 신호(SPCS)는 하이 레벨을 가진다. 따라서 상태 위치 저장부(920)로 하이 레벨이 입력되고 상태 위치 신호(SPS)는 다시 하이 레벨로 변화된다. 이것은 상태 선택부(150)의 상태가 중간 상태(HOLD)에서 3비트의 데이터를 가지는 5가지의 나머지 상태중 하나에 있음을 의미한다.
선택 수단(960)은 상태 위치 신호(SPS)에 응답하여 인코딩 수단(930)에서 발생되는 3 비트 데이터 및 데이터 저장부(910)에서 출력되는 3 비트 데이터중 하나를 선택하여 데이터 저장부(910)로 인가한다. 변화되기 전의 상태 위치 신호(SPS)가 로우 레벨이므로 선택 수단(960)은 인코딩 수단(930)에서 출력되는 3비트 데이터를 데이터 저장부(910)로 인가한다. 따라서 데이터 저장부(910)의 3비트 데이터는 새로운 데이터 값인 "001" 을 가지게 되고 "001"이 상태 선택 신호(SELS)로서 출력된다.
다시 말하면, 이전의 상태 신호(STAS)와 다른 상태 신호(STAS)가 두번 입력되었으므로 상태 선택부(150)에서 출력되는 상태 선택 신호(SELS)는 새로운 3비트 데이터를 가지게 되고 상태 선택부(150)의 상태도 3 비트 데이터를 가지는 상태중 하나에 있게된다.
위와 같은 방식으로, 새로운 상태 신호(STAS)가 이전의 상태 신호(STAS)와 같은 신호로서 입력되면 상태 위치 신호(SPS)나 상태 선택 신호(SELS)의 값이 변화하지 않는 것을 알 수 있다.
도 10은 도 1에 도시된 데이터 선택부를 나타내는 도면이다.
도 10을 참조하면, 데이터 선택부(160)는 다수개의 선택 수단들(1010~1030)을 구비한다. 선택 수단들(1010~1030) 각각은 다수 비트의 샘플 데이터들(SAMD)중 각각 m(영이 아닌 자연수) 비트씩을 수신하고, 상태 선택 신호(SELS)에 응답하여 수신된 m 비트의 샘플 데이터들(SAMD)중 한 비트를 선택하여 복원 데이터(RECD1~RECD3)로서 출력한다. 본 발명의 실시예에서, 상태 선택부(160)의 선택수단들(1010~1030)은 3개의 멀티플렉서이다. 또한 선택수단들(1010~1030)로 입력되는 m 비트 샘플 데이터들(SAMD)은 3비트로 구성된다.
멀티플렉서(1010)는 오버 샘플링부(120)에서 출력되는 8비트 샘플데이타들(SAMD) 중 연속적인 세 비트(D0,D1,D2)를 입력으로 하고, 상태 선택 신호(SELS)에 응답하여 한 비트를 선택하여 복원 데이터중의 한 비트(RECD 0)로서 출력한다. 멀티플렉서(1020)는 세 비트(D2,D3,D4)를 입력하고, 상태 선택 신호(SELS)에 응답하여 한 비트를 선택하여 복원 데이터중의 한 비트(RECD 1)로서 출력한다. 멀티플렉서(1030)는 세 비트(D5,D6,D7)를 입력하고, 상태 선택 신호(SELS)에 응답하여 한 비트를 선택하여 복원 데이터중의 한 비트(RECD 2)로서 출력한다.
도 11은 도 10의 데이터 선택부의 동작을 설명하는 도면이다.
즉, 도 11은 상태 선택 신호(SELS)에 대응하는 멀티플렉서의 출력 데이터들을 분류하여 나타낸 것이다.
이하에서 도 10과 도 11을 참조하여 데이터 선택부(160)의 동작이 상세히 설명된다.
멀티플렉서들(1010~1030)은 상태 선택 신호(SELS)의 3비트 값이 "000" 이면, 샘플 데이터들(SAMD)중 첫 번째 비트 데이터(D0)와 네 번째 비트 데이터(D3) 및 일곱 번째 비트 데이터(D6)를 선택하여 출력한다. 상태 선택 신호(SELS)의 3 비트 값이 "000" 인 경우는 제 1 상태 신호(STAS1)만이 로우 레벨이고 나머지 상태 신호(STAS2~STAS5)는 하이 레벨인 경우에 대응한다. 이는 또한 제 1 패턴 신호(PATS1)가 하이 레벨로 발생되는 것에 대응하며 5가지의 샘플링 유형(CASE1~CASE5)중 제 1 유형(CASE1)에 대응한다. 도 2를 참조하면, 제 1 유형(CASE1)에서 유효한 샘플링 데이터는 첫 번째와 네 번째 및 일곱 번째 비트이며, 도 11에서도 설명되어 있다.
마찬가지로, 상태 선택 신호(SELS)의 3비트 값이 "001" 이면, 샘플 데이터들(SAMD)중 두 번째 비트 데이터(D1)와 네 번째 비트 데이터(D3) 및 일곱 번째 비트 데이터(D6)를 선택하여 출력한다. 이는 샘플링 유형(CASE1~CASE5) 중 제 2 유형(CASE2)에 대응한다.
이와 같은 방식으로, 상태 선택부(160)는 상태 선택 신호(SELS)에 응답하여 샘플 데이터들(SAMD)중 유효한 데이터들을 복원 데이터(RECD1~RECD2)로서 발생한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 데이터 복원 회로 및 데이터 복원 방법은, 비 정수배 오버 샘플링을 함으로써 동일한 주파수의 데이터를 복원하기 위한 위상 동기 루프의 클럭 주파수를 낮게 설정할 수 있고, 따라서 전력 소모를 줄일 수 있는 장점이 있다.

Claims (31)

  1. 입력 클럭 신호에 동기되어 서로 다른 지연 시간을 가지는 다수개의 클럭 신호들을 발생하는 위상 동기 루프 ;
    외부에서 입력되는 직렬 데이터를 상기 다수개의 클럭 신호들에 응답하여 비정수배로 오버 샘플링하고 상기 오버 샘플된 결과를 다수 비트의 샘플 데이터들로서 발생하는 오버 샘플링부 ;
    상기 다수 비트의 샘플 데이터들을 수신하고 상기 샘플 데이터들의 비트간의 레벨 변화를 검출하여 다수 비트의 패턴 신호를 발생하는 패턴 검출부 ;
    상기 다수 비트의 패턴 신호를 수신하고, 그 발생 빈도를 누적하여 발생 빈도가 높은 신호를 다수 비트의 상태 신호로서 발생하는 상태 누적부 ;
    상기 다수 비트의 상태 신호를 수신하여 상기 샘플 데이터들중 소정의 위치의 비트들을 선택하기 위한 다수 비트의 상태 선택 신호를 발생하는 상태 선택부 ; 및
    상기 샘플 데이터들을 수신하고, 상기 상태 선택 신호에 응답하여 상기 샘플 데이터들중 상기 상태 선택 신호에 대응하는 비트의 데이터들을 선택하여 다수 비트의 복원 데이터들로서 출력하는 데이터 선택부를 구비하는 것을 특징으로 하는 데이터 복원 회로.
  2. 제 1항에 있어서, 상기 오버 샘플링부는,
    상기 직렬 데이터를 수신하고, 상기 다수개의 클럭 신호들에 각각 응답하여 상기 직렬 데이터를 샘플링한 후 한 비트의 상기 샘플 데이터를 출력하는 샘플링 수단을 복수 개 구비하는 것을 특징으로 하는 데이터 복원 회로.
  3. 제 1항에 있어서, 상기 오버 샘플링부는,
    입력되는 상기 직렬 데이터의 하나의 비트 구간을 2.7배 오버 샘플링하는 것을 특징으로 하는 데이터 복원 회로
  4. 제 2항에 있어서, 상기 오버 샘플링부는,
    상기 샘플링 수단을 8개 구비하는 것을 특징으로 하는 데이터 복원 회로.
  5. 제 2항에 있어서, 상기 샘플링 수단은.
    상기 직렬 데이터 및 상기 직렬 데이터의 반전 데이터를 상기 클럭 신호에 응답하여 샘플링하는 것을 특징으로 하는 데이터 복원 회로.
  6. 제 1항에 있어서, 상기 다수 비트의 샘플 데이터들은,
    입력되는 상기 직렬 데이터가 상기 다수개의 클럭 신호들에 응답하여 샘플링 될 때, 클럭 신호들의 스큐(skew)의 정도에 따라 복수개의 유형으로 분류되는 샘플링 유형중 하나를 나타내는 것을 특징으로 하는 데이터 복원 회로.
  7. 제 1항에 있어서, 상기 패턴 검출부는,
    상기 다수 비트의 샘플 데이터들중 인접한 두 비트들을 각각 배타적으로 논리합하여 다수 비트의 패턴 검출 신호로서 출력하는 배타적 논리합 수단들 ; 및
    다수 비트의 샘플 데이터들중 서로 동시에 발생하지 않는 샘플 데이터들에 의해 발생된 상기 다수 비트의 패턴 검출 신호를 각각 논리곱하여 제 1내지 제 5 패턴 신호로서 출력하는 논리곱 수단들을 구비하는 것을 특징으로 하는 데이터 복원 회로.
  8. 제 7항에 있어서, 상기 제 1내지 제 5 패턴 신호는,
    입력되는 상기 직렬 데이터가 상기 다수개의 클럭 신호들에 응답하여 샘플링 될 때, 클럭 신호들의 스큐(skew)의 정도에 따라 복수개의 유형으로 분류되는 샘플링 유형중 하나를 나타내는 상기 샘플 데이터들이 상기 복수개의 샘플링 유형중 어느 샘플링 유형에 해당하는지를 검출해내는 것을 특징으로 하는 데이터 복원 회로.
  9. 제 1항에 있어서, 상기 상태 누적부는,
    상기 입력 클럭 신호에 응답하여 상기 다수개의 패턴 신호를 수신하여 누적하고, 상기 각 패턴 신호가 소정의 수만큼 누적되면 상기 각 상태신호를 제 1 논리 레벨로 출력하는 다수의 누적부들 ; 및
    상기 각 상태신호를 논리곱하여 상기 다수의 누적부를 리셋시키는 리셋신호를 발생하는 논리곱 수단을 구비하는 것을 특징으로 하는 데이터 복원 회로.
  10. 제 9항에 있어서, 상기 상태 누적부는,
    상기 입력 클럭 신호에 응답하여 상기 제 1 패턴 신호를 수신하여 누적하고, 상기 제 1 패턴 신호가 소정의 수만큼 누적되면 제 1 상태신호를 제 1 논리 레벨로 출력하는 제 1 누적부 ;
    상기 입력 클럭 신호에 응답하여 상기 제 2 패턴 신호를 수신하여 누적하고, 상기 제 2 패턴 신호가 소정의 수만큼 누적되면 제 2 상태신호를 제 1 논리 레벨로 출력하는 제 2 누적부 ;
    상기 입력 클럭 신호에 응답하여 상기 제 3 패턴 신호를 수신하여 누적하고, 상기 제 3 패턴 신호가 소정의 수만큼 누적되면 제 3 상태신호를 제 1 논리 레벨로 출력하는 제 3 누적부 ;
    상기 입력 클럭 신호에 응답하여 상기 제 4 패턴 신호를 수신하여 누적하고, 상기 제 4 패턴 신호가 소정의 수만큼 누적되면 제 4 상태신호를 제 1 논리 레벨로 출력하는 제 4 누적부 ;
    상기 입력 클럭 신호에 응답하여 상기 제 5 패턴 신호를 수신하여 누적하고, 상기 제 5 패턴 신호가 소정의 수만큼 누적되면 제 5 상태신호를 제 1 논리 레벨로 출력하는 제 5 누적부 ; 및
    상기 제 1 내지 제 5 상태신호를 논리곱하여 상기 제 1 내지 제 5 누적부를 리셋시키는 리셋신호를 발생하는 논리곱 수단을 구비하는 것을 특징으로 하는 데이터 복원 회로.
  11. 제 1항에 있어서, 상기 상태 선택부는,
    상기 제 1내지 제 5 상태 신호중 하나만이 상기 제 1 논리 레벨로 발생되면 서로 다른 조합을 가지는 3비트의 데이터로서 상기 상태 선택신호를 설정하고,
    이전의 상태 신호와 다른 상태 신호가 상기 제 1 논리 레벨로 한번 발생되면 이전의 상태 신호에 대응하는 3 비트 데이터가 상태 선택신호로서 출력되고, 이전의 상태신호와 다른 상태신호가 상기 제 1 논리 레벨로 다시 한번 발생되면 새로운 상태 신호에 대응하는 3 비트 데이터가 상태 선택신호로서 출력되며,
    이전의 상태신호와 다른 상태신호가 상기 제 1 논리 레벨로 한번 발생된 경우, 그 상태를 표시하는 소정의 중간 상태를 설정하는 것을 특징으로 하는 데이터 복원 회로.
  12. 제 11항에 있어서, 상기 상태 선택부는,
    상기 제 1 상태신호만이 상기 제 1 논리 레벨로 발생되면 상기 상태 선택신호가 "000"으로 설정되고, 상기 제 2 상태신호만이 상기 제 1 논리 레벨로 발생되면 상기 상태 선택신호가 "001"으로 설정되고, 상기 제 3 상태신호만이 상기 제 1 논리 레벨로 발생되면 상기 상태 선택신호가 "010"으로 설정되고, 상기 제 4 상태신호만이 상기 제 1 논리 레벨로 발생되면 상기 상태 선택신호가 "011"으로 설정되고, 상기 제 5 상태신호만이 상기 제 1 논리 레벨로 발생되면 상기 상태 선택신호가 "100"으로 설정되는 것을 특징으로 하는 데이터 복원 회로.
  13. 제 12항에 있어서, 상기 상태 선택부는,
    현재의 상태신호에 대응하는 3 비트의 데이터를 수신하여 저장하고 상기 상태 선택 신호로서 출력하는 데이터 저장부 ;
    상기 소정의 중간 상태를 표시하는 상태 위치 신호를 발생하는 상태 위치 저장부 ;
    새로운 상태신호를 수신하여 3 비트의 데이터를 발생하는 인코딩 수단 ;
    상기 인코딩 수단으로부터 발생되는 3 비트 데이터 및 상기 데이터 저장부로부터 출력되는 3 비트 데이터가 동일한지 여부를 비교하여 비교 신호를 발생하는 비교 수단 ;
    상기 상태 위치 신호 및 상기 비교 신호에 응답하여 상기 상태 위치 저장부를 제어하는 상태 위치 제어 신호를 발생하는 제어부 ;
    상기 상태 위치 신호에 응답하여 상기 인코딩 수단에서 발생되는 3 비트 데이터 및 상기 데이터 저장부에서 출력되는 3 비트 데이터중 하나를 선택하여 상기 데이터 저장부로 인가하는 선택 수단을 구비하는 것을 특징으로 하는 데이터 복원 회로.
  14. 제 13항에 있어서, 상기 제어부는,
    상기 비교신호에 응답하여 상기 상태 위치 신호 및 상기 상태 위치 신호의 반전 신호중 하나를 선택하여 출력하는 제 1 선택수단 ;
    상기 상태 위치 신호에 응답하고 상기 제 1 선택수단의 출력 신호 및 상기 상태 위치 신호의 반전신호중 하나를 선택하여 상기 상태 위치 제어 신호로서 출력하는 제 2 선택수단을 구비하는 것을 특징으로 하는 데이터 복원 회로.
  15. 제 1항에 있어서, 상기 데이터 선택부는,
    상기 다수비트의 샘플 데이터들중 각각 m(영이 아닌 자연수) 비트씩을 수신하고, 상기 상태 선택 신호에 응답하여 상기 수신된 m 비트의 샘플 데이터들중 한 비트를 선택하여 상기 복원 데이터로서 출력하는 다수개의 선택 수단들을 구비하는 것을 특징으로 하는 데이터 복원 회로.
  16. 제 15항에 있어서, 상기 선택수단들은,
    멀티플렉서임을 특징으로 하는 데이터 복원 회로.
  17. 제 15항에 있어서, 상기 선택수단들로 입력되는 m비트 샘플 데이터들은,
    3비트의 샘플 데이터들임을 특징으로 하는 데이터 복원 회로.
  18. 제 15항에 있어서, 상기 데이터 선택부는,
    3 개의 멀티플렉서를 구비하는 것을 특징으로 하는 데이터 복원 회로.
  19. (a) 입력 클럭 신호에 동기되어 서로 다른 지연 시간을 가지는 다수개의 클럭 신호들을 발생하는 단계 ;
    (b) 외부에서 입력되는 직렬 데이터를 상기 다수개의 클럭 신호들에 응답하여 비정수배로 오버 샘플링하고 상기 오버 샘플된 결과를 다수 비트의 샘플 데이터들로서 발생하는 단계 ;
    (c) 상기 다수 비트의 샘플 데이터들을 수신하고 상기 샘플 데이터들의 비트간의 레벨 변화를 검출하여 다수 비트의 패턴 신호를 발생하는 단계 ;
    (d) 상기 다수 비트의 패턴 신호를 수신하고, 그 발생 빈도를 누적하여 발생 빈도가 높은 신호를 다수 비트의 상태 신호로서 발생하는 단계 ;
    (e) 상기 다수 비트의 상태 신호를 수신하여 상기 샘플 데이터들중 소정의 위치의 비트들을 선택하기 위한 다수 비트의 상태 선택 신호를 발생하는 단계 ; 및
    (f) 상기 샘플 데이터들을 수신하고, 상기 상태 선택 신호에 응답하여 상기 샘플 데이터들중 상기 상태 선택 신호에 대응하는 비트의 데이터들을 선택하여 다수 비트의 복원 데이터들로서 출력하는 단계를 구비하는 것을 특징으로 하는 데이터 복원 방법.
  20. 제 19항에 있어서, 상기 (b) 단계는,
    입력되는 상기 직렬 데이터의 하나의 비트의 구간을 2.7배 오버 샘플링하는 것을 특징으로 하는 데이터 복원 방법.
  21. 제 19항에 있어서, 상기 다수 비트의 샘플 데이터들은,
    입력되는 상기 직렬 데이터가 상기 다수개의 클럭 신호들에 응답하여 샘플링 될 때, 클럭 신호들의 스큐(skew)의 정도에 따라 복수개의 유형으로 분류되는 샘플링 유형중 하나를 나타내는 것을 특징으로 하는 데이터 복원 방법.
  22. 제 19항에 있어서, 상기 (c)단계는,
    (c1) 상기 다수 비트의 샘플 데이터들중 인접한 두 비트들을 각각 배타적으로 논리합하여 다수 비트의 샘플 출력 신호들로서 출력하는 단계 ; 및
    (c2) 상기 다수 비트의 샘플 데이터들중 서로 동시에 발생하지 않는 샘플 데이터들에 의해 발생된 상기 샘플 출력 신호들을 각각 논리곱하여 제 1 내지 제 5 패턴 신호로서 출력하는 단계를 구비하는 것을 특징으로 하는 데이터 복원 방법.
  23. 제 22항에 있어서, 상기 제 1내지 제 5 패턴 신호는,
    입력되는 상기 직렬 데이터가 상기 다수개의 클럭 신호들에 응답하여 샘플링 될 때, 클럭 신호들의 스큐(skew)의 정도에 따라 복수개의 유형으로 분류되는 샘플링 유형중 하나를 나타내는 상기 샘플 데이터들이 상기 복수개의 샘플링 유형중 어느 샘플링 유형에 해당하는지를 검출해내는 것을 특징으로 하는 데이터 복원 회로.
  24. 제 19항에 있어서, 상기 (d) 단계는,
    (d1) 상기 입력 클럭 신호에 응답하여 상기 제 1 내지 제 5 패턴 신호를 수신하여 누적하는 단계 ;
    (d2) 상기 제 1 내지 제 5 패턴 신호중 하나가 소정의 수만큼 누적되는지를 판단하여 발생 빈도가 높은 패턴 신호를 검출하는 단계 ;
    (d3) 상기 제 1 내지 제 5 패턴 신호중 발생 빈도가 높은 신호가 검출되면 대응되는 제 1내지 제 5 상태신호를 제 1 논리 레벨로 출력하는 단계 ;
    (d4) 새로운 제 1내지 제 5 패턴신호를 수신하기 위한 초기화 동작이 이루어지는 단계를 구비하는 것을 특징으로 하는 데이터 복원 방법.
  25. 제 19항에 있어서, 상기 (e) 단계는,
    상기 제 1 내지 제 5 상태신호중 하나만이 상기 제 1 논리 레벨로 발생되면 서로 다른 조합을 가지는 3비트의 데이터로서 상기 상태 선택신호를 설정하고,
    이전의 상태신호와 다른 상태신호가 상기 제 1 논리 레벨로 한번 발생되면 이전의 상태 신호에 대응하는 3 비트 데이터가 상태 선택신호로서 출력되고, 이전의 상태신호와 다른 상태신호가 상기 제 1 논리 레벨로 다시 한번 발생되면 새로운 상태 신호에 대응하는 3 비트 데이터가 상태 선택신호로서 출력되며,
    이전의 상태신호와 다른 상태신호가 상기 제 1 논리 레벨로 한번 발생된 경우를 표시하는 소정의 중간 상태를 구비하는 것을 특징으로 하는 데이터 복원방법.
  26. 제 25항에 있어서, 상기 (e) 단계는,
    상기 제 1 상태신호만이 상기 제 1 논리 레벨로 발생되면 상기 상태 선택신호가 "000"으로 설정되고, 상기 제 2 상태신호만이 상기 제 1 논리 레벨로 발생되면 상기 상태 선택신호가 "001"으로 설정되고, 상기 제 3 상태신호만이 상기 제 1 논리 레벨로 발생되면 상기 상태 선택신호가 "010"으로 설정되고, 상기 제 4 상태신호만이 상기 제 1 논리 레벨로 발생되면 상기 상태 선택신호가 "011"으로 설정되고, 상기 제 5 상태신호만이 상기 제 1 논리 레벨로 발생되면 상기 상태 선택신호가 "100"으로 설정되는 것을 특징으로 하는 데이터 복원 방법.
  27. 제 19항에 있어서, 상기 (e)단계는,
    (e1) 현재의 상태신호에 대응하는 3 비트의 데이터를 수신하여 저장하고 상기 상태 선택 신호로서 출력하는 단계 ;
    (e2) 상기 소정의 중간 상태를 표시하는 상태 위치 신호를 발생하는 단계 ;
    (e3) 새로운 상태신호를 수신하여 대응하는 3 비트의 데이터를 발생하는 단계 ;
    (e4) 상기 새로운 3 비트의 데이터 및 상기 현재의 3 비트의 데이터가 동일한지 여부를 비교하여 비교 신호를 발생하는 단계 ;
    (e5) 상기 상태 위치 신호 및 상기 비교 신호에 응답하여 상기 상태 위치 신호를 제어하는 상태 위치 제어 신호를 발생하는 단계 ;
    (e6) 상기 상태 위치 신호에 응답하여 상기 새로운 3 비트 데이터 및 상기 현재의 3 비트 데이터중 하나를 선택하여 상기 상태 선택 신호로서 출력하는 단계를 구비하는 것을 특징으로 하는 데이터 복원 방법.
  28. 제 27항에 있어서, 상기 (e5) 단계는,
    (e51) 상기 비교신호에 응답하여 상기 상태 위치 신호 및 상기 상태 위치 신호의 반전 신호중 하나를 선택하여 출력하는 단계 ;
    (e52) 상기 상태 위치 신호에 응답하여 상기 (e51) 단계의 출력 신호 및 상기 상태 위치 신호의 반전신호중 하나를 선택하여 상기 상태 위치 제어 신호로서 출력하는 단계를 구비하는 것을 특징으로 하는 데이터 복원 방법.
  29. 제 19항에 있어서, 상기 (f) 단계는,
    상기 다수비트의 샘플 데이터들중 각각 m(영이 아닌 자연수) 비트씩을 수신하고, 상기 상태 선택 신호에 응답하여 상기 수신된 m 비트의 샘플 데이터들중 한 비트를 선택하여 상기 복원 데이터로서 출력하는 다수개의 선택 수단들을 구비하는 것을 특징으로 하는 데이터 복원 방법.
  30. 제 29항에 있어서, 상기 선택수단들로 입력되는 m비트 샘플 데이터들은,
    3비트의 샘플 데이터들임을 특징으로 하는 데이터 복원 방법.
  31. 제 29항에 있어서, 상기 (f)단계는,
    3개의 선택 수단들을 구비하는 것을 특징으로 하는 데이터 복원 방법.
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