KR20000010832A - 스큐에 민감하지 않은 고속 다중 채널 데이타 전송을 위한시스템 및 방법 - Google Patents

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Abstract

다중 채널 디지탈 직렬 부호화된 신호를 수신하고, 이를 동기화된 2진 캐릭터 세트로 변환하는 방법 및 장치가 개시된다. 충전 펌프 위상 고정 루프는 전송된 기준 클럭을 수신하고, 상기 기준 클럭으로부터 다중 위상 클럭을 도출한다. 상기 다중 위상 클럭은 복수의 다중-비트 블럭 어셈블리 회로를 제어하는데 사용된다. 각 어셈블리 회로는 한 채널의 디지탈 신호를 수신하고, 다중-비트 블럭 또는 캐릭터를 생성한다. 상기 다중-비트 블럭 어셈블리 회로는 오버샘플러, 디지탈 위상 고정 루프 및 바이트 동기화기를 포함한다. 상기 오버샘플러는 상기 다중 위상 클럭의 제어하에 상기 수신된 디지탈 신호를 오버샘플링하여, 오버샘플링된 2진 데이타 시퀀스를 생성한다. 상기 디지탈 위상 고정 루프는 상기 오버샘플링된 데이타를 수신하여 이로부터 샘플의 스큐 특성에 따라 샘플들을 선택한다. 상기 바이트 동기화기는 선택된 비트들의 시퀀스를 하나의 비트 블럭,또는 캐릭터로 결합한다. 채널간 동기화기는 상기 다중-비트 블럭 어셈블리 회로들 각각으로부터 생성된 상기 캐릭터들을 입력으로 수신하고, 각 채널의 캐릭터들을 서로 동기화시키기 위하여 수신된 캐릭터들의 출력을 선택적으로 지연시킨다.

Description

스큐에 민감하지 않은 고속 다중 채널 데이타 전송을 위한 시스템 및 방법
직렬 데이타 스트림을 샘플링하는데 있어서의 한 가지 문제는 클럭 스큐의 문제이다. 클럭 스큐는, 재생된 클럭 신호(그 위상은 직렬 신호를 샘플링해야할 시간을 결정하는 데 사용됨)가 직렬 신호와 위상이 일치하지 않을 때 발생한다. 예를 들면, 이는 클럭 신호를 전송하는 도선 또는 다른 매체가 직렬 데이타 신호를 전송하는 도선 또는 다른 매체와 길이나 밀도에서 다를 때 발생한다.
스큐 상황을 해결하는 한 가지 방법은 수신 직렬 신호를 오버샘플링하는 것이다. 즉, 각 비트 신호의 예상 지속 기간동안 수신 신호를 한번 이상 샘플링하는 것이다. 다중 샘플들을 선택하여 대부분의 오버샘플에 포착된 값을 사용하고 스큐의 결과로 포착된 소수의 의사(spurious) 값들은 무시함으로써 스큐 상황이 검출될 수 있다. 그러나 이러한 접근 방법은 스큐가 큰 상황 - 이러한 경우에는 대부분의 오버샘플이 실제로 의도된 비트라기 보다는 인접 송신 비트에 해당할 것임 - 에서는 실패한다는 문제가 있다. 이는 특히 작은 스큐가 오랜 기간동안에 전파되면서 누적되어 큰 스큐로 나타날때 발생하기 쉽다. 그러므로 스큐 발생을 검출하여 오버샘플링을 조정함으로써 관찰된 스큐를 보상하고 후속 오버샘플에서의 스큐를 제거하기 위한 수단을 갖는 것이 바람직하다.
나아가 각 직렬 신호들의 도착 시간에서의 변동을 조정하여 다중 직렬 신호들을 하나의 복합 신호로 결합하는 수단을 갖는 것이 바람직하다.
<발명의 개요>
본 발명은 다중 채널 디지탈 직렬 부호화된 신호를 수신하고, 수신 신호를 동기화된 2진 캐릭터 세트로 변환하기 위한 방법 및 장치에 관한 것이다. 본 발명의 한 양상에 있어서, 충전 펌프 위상 고정 루프(charge pump phase-locked loop)는 송신되어 온 기준 클럭을 수신하여 이 기준 클럭으로부터 다중 위상(multi-phase) 클럭을 도출한다. 다중 위상 클럭은 복수의 다중 비트 블럭 어셈블리 회로(multi-bit block assembly circuits)를 제어하는데 사용된다. 각 어셈블리 회로는 한 채널의 디지탈 신호를 수신하여, 다중 비트 블럭,즉 캐릭터를 생성한다. 다중 비트 블럭 어셈블리 회로는 오버샘플러, 디지탈 위상 고정 루프, 바이트 동기화기(byte synchronizer)를 포함한다. 오버샘플러는 다중 위상 클럭의 제어하에 수신된 디지탈 신호를 오버샘플링하고, 오버샘플링된 2진 데이타의 시퀀스를 생성한다. 디지탈 위상 고정 루프는 오버샘플링된 데이타를 수신하고, 그로부터 샘플의 스큐 특성에 따라 샘플들을 선택한다. 바이트 동기화기는 선택된 비트들의 시퀀스를 비트 블럭,즉 캐릭터로 결합한다. 채널간 동기화기(interchannel synchronizer)는 각각의 다중 비트 블럭 어셈블리 회로에 의해 생성된 캐릭터들을 입력으로 수신하고, 각 채널의 캐릭터들을 서로 동기화시키기 위하여 수신된 캐릭터들의 출력을 선택적으로 지연시킨다.
본 발명의 다른 양상에 있어서, 디지탈 위상 고정 루프는, 오버샘플링된 2진 신호를 수신하고 위상 선택 신호의 값에 따라 위상 정렬된 2진 신호세트를 생성하는 위상 정렬 창(phase aligning window)을 포함한다. 위상 검출 논리 회로(phase detection logic circuit)는 위상 정렬된 2진 신호들을 수신하고, 수신 신호의 위상을 특징짓는 위상 검출 신호를 생성한다. 이에 따라 디지탈 루프 필터(digital loop filter)는 위상 수정을 선택적으로 추천하는 위상 조정 추천 신호(phase adjustment recommendation signals)세트를 생성한다. 위상 조정 유한 상태 머신(phase-adjusting finite state machine)은 위상 조정 추천 신호를 수신하고, 위상 정렬 창으로 피드백되는 위상 선택 신호를 도출한다.
본 발명의 다른 양상에 있어서, 오버샘플링된 2진 신호의 위상 조건은 검출된다. 위상 검출 논리 회로는 입력으로 복수의 2진 신호들을 수신하고 위상 검출 신호를 생성한다. 위상 검출 논리 회로는 수신 신호의 위상을 지시하는 논리값을 갖는 위상 신호를 생성하는 복수의 위상 검출 셀들을 포함한다. 이 위상 신호는, 수신된 2진 신호가 일관하여 동일한 방향으로 위상이 벗어났는지 아닌지를 지시하는 복합 위상 신호를 만들어 내는 업-다운(up-down) 결정 논리 회로로 제공된다.
본 발명의 다른 양상에 있어서, 오버샘플링된 2진 신호의 위상은 조정된다. 디지탈 루프 필터는 일련의 복합 위상 신호들을 수신하고, 오버샘플링된 신호가 제1방향으로 위상이 벗어났는지, 제2방향으로 벗어났는지 또는 위상이 일치하는지를 지시하는 3상태(tristate) 위상 조정 추천 신호를 생성한다. 위상 조정 유한 상태 머신은 3상태 신호를 처리하고, 위상 조정 회로에 의해 또다른 수신 신호들의 위상을 조정하는데 사용될 수 있는 위상 조정 신호를 생성한다.
본 발명의 다른 양상에 있어서, 다중 채널상에 수신된 복수의 다중 비트 캐릭터들은 서로 동기된다. 프리앰블(preamble) 신호 세트는 미리 결정된 대역외(out-of-band) 프리앰블 캐릭터에 의해 검출되고, 처리되는 캐릭터가 프리앰블 캐릭터인지 데이타 캐릭터인지를 지시하는 데이타 인에이블(enable) 신호를 제어하는데 사용된다. 각 채널의 인에이블 신호들은 프리앰블 기간이 모든 채널에 대해 끝날 때까지 수신 데이타 캐릭터의 출력을 선택적으로 지연시켜 채널간의 동기화를 보증하는데 사용된다.
본 발명의 또 다른 특징은 특히 첨부 도면을 참조한 이하 상세한 설명으로부터 명백해 질 것이다.
본 발명은 다중 채널 직렬 신호로부터 동기화된 2진 신호세트를 생성하기 위한 시스템 및 방법에 관한 것으로, 특히 다중 채널 직렬 신호를 수신하여, 각 직렬 신호의 샘플링에서 스큐(skew)를 수정하며, 한 채널에서의 2진 캐릭터들을 다른 채널의 대응 2진 캐릭터들과 동기시키기 위한 시스템 및 방법에 관한 것이다.
도 1A는 현저한 클럭 스큐가 없는 직렬 데이타 스트림의 종래 샘플링을 도시한 도면.
도 1B는 현저한 클럭 스큐 상황에서의 직렬 데이타 스트림의 종래 샘플링을 도시한 도면.
도 2는 본 발명의 데이타 재생 시스템의 실시예의 개략도.
도 3은 수신된 직렬 데이타, 기준 클럭, 다중 위상 클럭간의 관계를 도시한 도면.
도 4는 다중 위상 클럭의 각 위상의 한 사이클 동안 본 발명의 오버샘플러의 동작의 예를 도시한 도면.
도 5는 샘플들이 현저하게 동기화에서 벗어나는 다중 위상 클럭의 한 사이클동안 오버샘플러의 동작을 도시한 도면.
도 6은 오버샘플러와 디지탈 위상 고정 루프간의 상호 작용을 도시한 도면.
도 7A-D는 본 발명의 위상 정렬 창의 동작을 도시한 도면.
도 8은 본 발명의 위상 정렬 창을 구현하는 회로의 예를 도시한 도면.
도 9는 본 발명의 위상 검출 논리 회로의 동작을 도시한 도면.
도 10은 본 발명의 위상 검출 셀의 동작을 도시한 도면.
도 11은 본 발명의 업-다운 결정 논리 회로의 동작을 도시한 도면.
도 12는 본 발명의 디지탈 루프 필터를 위한 상태도.
도 13는 본 발명의 디지탈 루프 필터를 구현하는 회로의 로직 다이어그램.
도 14는 본 발명의 유한 상태 머신을 위한 상태도.
도 15는 본 발명의 유한 상태 머신을 구현하는 회로의 로직 다이어그램.
도 16은 본 발명의 프레임 동기화 회로를 도시한 도면.
도 17은 본 발명의 프레임 검출 로직의 상세도.
도 18은 본 발명의 검출 셀(detection cell)의 상세도.
도 19는 검출 셀내의 매핑 블럭(mapping block)에 의해 수행되는 매핑을 도시한 도면.
도 20은 본 발명의 채널간 동기화기(interchannel synchronizer)를 도시한 도면.
도 21은 본 발명의 지연 조정 블럭(delay adjustment block)의 상세도.
도 22는 정상 동작에서의 본 발명의 동기화 블럭에 대한 타이밍도.
도 23은 하나의 10-비트 신호가 일찍 도착할 경우의 본 발명의 동기화 블럭에 대한 타이밍도.
서론.
도 1A는 현저한 클럭 스큐가 없는 직렬 데이타 스트림의 종래 샘플링을 도시한다. 수신된 클럭 신호(1)는 동반된 직렬 라인으로부터 재생된 클럭 신호를 나타낸다. PLL 클럭 신호(3)는 수신 클럭 신호(1)에 대응하여 위상 고정 루프에 의해 발생된 클럭 신호를 나타낸다. 데이타는 PLL 클럭 신호(3)에 따라 샘플링된다. 일반적으로, 직렬 신호(5)의 샘플은 PLL 클럭 신호의 매 하강 에지(falling edge)마다 얻어진다. 도 1A는 올바른 샘플링 위치(7)에 의해 나타나듯이 수신된 직렬 신호(5)와 정확히 동기가 맞는 PLL 클럭 신호(3)를 도시하고 있다.
도 1B는 현저한 클럭 스큐 상황에서의 직렬 데이타 스트림의 동일한 종래 샘플링을 도시한다. 도 1A에서와 같이, 수신된 클럭 신호(1)는 동반된 직렬 라인으로부터 재생된 클럭 신호를 나타내고, PLL 클럭 신호(3)는 수신 클럭 신호(1)에 대응하여 위상 고정 루프에 의해 발생된 클럭 신호를 나타내며, 데이타는 PLL 클럭 신호(3)에 따라 샘플링된다. 그러나 도 1B의 경우에는, PLL 클럭 신호(3)가 직렬 신호(5)로부터 위상이 벗어나 있다. 그 결과, 직렬 신호(5)는 비트의 중앙 근처에서 샘플링되지 않고, 대신 부정확한 샘플링 위치(9)에서 샘플링된다. 부정확한 샘플링 위치(9)는 최적의 샘플링 위치로부터 스큐 거리(11)로 표시된 거리만큼 벗어난 위치에 있다. 그 결과 직렬 신호(5)는 송신된 값과는 다른 값을 갖는 것처럼 부정확하게 측정될 수 있다.
도 2는 본 발명의 데이타 재생 시스템의 실시예의 개략도를 도시한다. 충전 펌프 위상 고정 루프(PLL)(20)는 송신되어온 기준 클럭(22)을 수신한다. 기준 클럭의 전송과 함께, 하나 또는 그 이상의 다중 비트 블럭 어셈블리 회로(25)는 입력으로 전송 직렬 데이타(28)를 수신하고, 출력으로 스큐가 없는 데이타 캐릭터를 생성한다. 선택적으로, 각 스큐가 없는 데이타 캐릭터는 채널간(inter-channel) 동기화 회로(34)에 입력으로 제공된다. 채널간 동기화 회로(34)는 하나 또는 그 이상의 수신된 스큐가 없는 캐릭터들을 선택적으로 지연시키고, 각각의 수신된 스큐가 없는 캐릭터들을 포함하는 동기화된 다중 채널 신호를 출력으로 생성한다. 도 2에 도시된 실시예는 3-채널 복합 신호를 생성하는 다중 비트 블럭 어셈블리 회로를 사용하고 있고, 따라서 각각 적, 녹, 청색의 신호로 구성된 복합 RGB 신호를 사용하는 비디오 신호의 전송에 특히 적합하다.
각 다중 비트 블럭 어셈블리 회로(25)는 오버샘플러(26), 디지탈 위상 고정 루프(DPLL)(30), 바이트 동기화기(32)를 포함하고, 이하에서 더 자세히 설명된다.
오버샘플러(Oversampler) 동작
동작중일 때, 오버샘플러(26)는 미리 결정된 초당 비트의 수(bps)로 전송되어온 전송 직렬 신호(28)를 입력으로 수신한다. 송신되어온 기준 클럭(22)의 주파수와 직렬 데이타(28)의 bps는, 기준 클럭(22)의 한 듀티 사이클내에 송신되는 직렬 데이타(28)의 비트 수가 디코딩(decoding)되는 단위(통상 하나의 캐릭터)내의 비트 수와 일치하도록 선택된다. 예를 들면, 본 발명이 한 번에 하나의 10-비트 캐릭터 단위를 디코딩하도록 구현되고 기준 클럭(22)은 N MHz의 주파수를 가진다면, 직렬 데이타(28)는 10 x N Mbps의 속도로 송신될 것이다. 예를 들어 수신된 데이타 속도가 650 Mbps라면, 기준 클럭은 65 MHz의 주파수를 가질 것이다.
기준 클럭(22)에 응답하여, PLL(20)은 다중 위상 클럭 신호(24)를 발생시킨다. 다중 위상 클럭 신호(24)는 전송 직렬 데이타(28)로부터 수신되는 매 비트의 수령을 위해 필요한 시간내에 복수의 클럭 에지들이 어서트(asserted)되도록 하는 주파수와 위상을 가진다. 예를 들면, 위상 12와 주파수 2.5 x N MHz를 갖는 다중 위상 클럭 신호(24)는 수신된 직렬 데이타(28)의 매 비트에 대해 3 개의 클럭 에지가 어서트되도록 한다.
도 3은 수신된 직렬 신호(28), 기준 클럭(22), 다중 위상 클럭(24)간의 관계를 도시한다. 도시된 실시예는 N MHz의 주파수를 가진 기준 주파수(22), 10 x N Mbps의 속도로 송신된 직렬 데이타(28), 12가지 위상과 주파수 2.5 MHz를 가진 다중 위상 클럭(24)를 나타낸다. 직렬 데이타(28)은 10 개의 직렬 데이타 비트들(28-1 ∼ 28-10)을 포함한다. 다중 위상 클럭(24)은 복수의 클럭 신호(24-1 ∼ 24-12)를 포함하고, 각 클럭 신호는 2.5 MHz의 주파수를 가지며, 위상면에서 인접 클럭 신호와 등간격으로 있다. 클럭 신호(24-1 ∼ 24-12)들의 주파수는 매 비트(28-1 ∼ 28-10)동안 미리 결정된 수(도시된 예에서는 3개)만큼의 다중 위상 클럭(24)의 상승 에지가 발생하도록 한다. 예를 들어, 비트(28-1)의 주기동안에는 클럭(24-1, 24-2, 24-3)의 상승 에지가 발생하고, 비트(28-2)의 주기동안에는 클럭(24-4, 24-5, 24-6)의 상승 에지가 발생한다.
도 4는 각 클럭(24-1 ∼ 24-12)의 한 사이클동안 오버샘플러(26)의 동작의 예를 도시한 것이다. 도시된 예는 4 개의 입력 비트(비트 28-1 ∼ 28-4)를 보여주며, 이들은 클럭(24-1 ∼ 24-12)에 따라 샘플링되고, 12 개의 2진 값(S[0:11])으로 표시된 오버샘플링된 데이타(40)을 출력으로 생성한다. 도시된 예에서, 비트(28-1)과 비트(28-3)은 값 '1'을 가지고, 비트(28-2)과 비트(28-4)은 값 '0'을 가진다. 비트(28-1)은 총 3개의 샘플을 위해 클럭(24-1, 24-1, 24-3)에 따라 샘플링되어 오버샘플링된 데이타(S[0], S[1], S[2])를 생성한다. 비트(28-2)은 총 3개의 샘플을 위해 클럭(24-4, 24-5, 24-6)에 따라 샘플링되어 오버샘플링된 데이타(S[3], S[4], S[5])를 생성한다. 비트(28-3)은 총 3개의 샘플을 위해 클럭(24-7, 24-8, 24-9)에 따라 샘플링되어 오버샘플링된 데이타(S[6], S[7], S[8])를 생성한다. 비트(28-4)은 총 3개의 샘플을 위해 클럭(24-10, 24-11, 24-12)에 따라 샘플링되어 오버샘플링된 데이타(S[9], S[10], S[11])를 생성한다.
도 4에 도시된 예는 클럭(24-1 ∼ 24-12)이 비트(28-1 ∼ 28-4)와 완벽하게 동기화된 것을 가정한 것임에 주의해야할 것이다. 그 결과로, 샘플 세트(S[0:2], S[3:5], S[6:8], S[9:11])의 각 값은 올바르게 샘플링된 것이다. 이와는 대조적으로, 도 5는 클럭(24-1 ∼ 24-12)이 비트(28-1 ∼ 28-4)와 현저하게 동기화에서 벗어났을 경우에, 한 사이클 동안의 오버샘플러(26)의 동작을 도시한 것이다. 샘플링된 비트(S[0], S[1])은 수신 비트(28-1)을 올바른 샘플값 '1'로 정확하게 샘플링한 것이지만, 샘플링된 비트(S[2])는 올바른 수신 비트(28-1)가 아닌 부정확한 입력 비트(28-2)를 샘플링한 것이어서 잘못된 값인 '0'을 주게됨을 주목할 필요가 있다. 유사하게, 샘플링된 비트(S[3:4], S[6:7], S[9:10])는 수신 비트(28-2, 28-3, 28-4)를 각각 올바르게 샘플한 것이다. 그러나, 샘플링됨 비트(S[5])는 수신 비트(28-3)를 잘못 샘플링한 것이고, 샘플링됨 비트(S[8])는 수신 비트(28-4)를 잘못 샘플링한 것이며, 샘플링됨 비트(S[11])는 수신 비트(28-5)를 잘못 샘플링한 것이다. 동기화의 결핍으로 인한 샘플링과정에서의 에러들이 존재하지만, 3 샘플들의 각 그룹중 가운데 오버샘플링된 비트(즉, 그룹 S[0:2], S[3:5], S[6:8], S[9:11] 의 S[1], S[4], S[7], S[10])는 스큐에도 불구하고 올바르게 샘플링한다.
디지탈 위상 고정 루프 동작 개관
도 6은 오버샘플러(26)와 DPLL(30)의 상호 작용 및 DPLL(30)의 동작의 개관을 도시한 것이다. 오버샘플링후, 오버샘플러(26)는 출력으로 14 비트 신호(60)를 DPLL(30)에 제공한다. 14 비트 신호는 S[0:11]과 2 개의 부가 비트들을 포함한다. 하나의 부가 비트는 오버샘플러(26)의 이전 동작으로부터 샘플링된 최후 비트(즉, 이전 샘플링 반복 과정에서 S[11]을 위해 샘플링된 값)이며, S'[11]로 표시한다. 나머지 하나의 부가 비트는 오버샘플러(26)의 다음 동작으로부터 샘플링되는 최초 비트(즉, 다음 샘플링 반복 과정에서 S[0]를 위해 사용될 값)이고, S''[0]로 표시한다. S''[0]를 위한 비트 값을 얻기 위하여 오버샘플러(26)의 출력은 다중 위상 클럭(24)의 한 위상 동안 지연된다.
DPLL(30)은 위상 정렬 창(50), 위상 검출 논리 회로(52), 디지탈 루프 필터(54), 위상 정렬 유한 상태 머신(finite state machine; FSM)(56)을 포함한다. 위상 정렬 창(50)은 FSM(56)(이하에서 더 상세히 설명됨)에 의해 생성된 위상 선택 신호(58)의 값에 따라 14 비트(S'[11], S[0:11], S''[0])에서 12 개의 비트를 선택함으로써 12-비트 신호(62)를 생성한다. 나아가, 위상 정렬 창(50)은 12-비트 신호(62)로부터 4-비트 부분세트 신호를 도출하고, 4-비트 부분세트 신호(64)를 바이트 동기화 회로(32)의 입력으로 제공한다. 위상 선택 논리 회로(52)는 12-비트 신호(62)를 검사하고, 신호가 위상이 벗어난 상태를 지시하는지를 결정한다. 위상 선택 논리 회로(52)는 출력으로 2 개의 위상 검출 신호 UPF(66) 및 DOWNF(68)를 어서트(assert)한다. 위상 검출 신호 UPF(66) 와 DOWNF(68)는 디지탈 루프 필터(54)의 입력으로 제공된다. 디지탈 루프 필터(54)는 같은 위상의 연속적인 위상 조건이 충분히 검출되었는지를 결정하고, UPT(70), HOLD(72), DOWNT(74)로 지칭되는 3 개의 위상 정정 추천 신호 세트를 생성한다. FSM(56)은 신호 UPT(70), HOLD(72), DOWNT(74)를 입력으로 취하며, 상술한 바와 같이 위상 정렬 창(50)에 의해 사용되는 위상 선택 신호(58)를 생성한다.
DPLL(30)의 다양한 구성요소의 동작 및 상호 작용은 이하에서 설명될 각 구성요소의 상세한 설명을 참고로 이해될 것이다.
위상 조정 창(Phase Aligning Window)
도 7A-7C는 위상 정렬 창의 정상 동작을 도시한다. 상술한 바와 같이, 14-비트 입력 신호(60)는 비트(S'[11]), 12 개의 비트(S[0:11]), 및 비트(S''[0])를 포함한다. 위상 정렬 창은 비트(Q[0:11])로 도시된 12-비트 신호(62)를 형성하기 위해서 14-비트 입력 신호(60)로부터 12 개의 비트를 선택한다. 12 개의 비트들은 위상 선택 신호(58)의 값에 근거하여 선택된다. 위상 선택 신호(58)는 어떤 스큐도 검출되지 않았음을 나타내는 '010', 낮은 스큐가 검출되었음을 나타내는 '100', 높은 스큐가 검출되었음을 나타내는 '001'의 3 가지 값중 하나를 가진다. 위상 선택 신호(58)는 단지 3 가지의 값만 가지므로 대안적으로 2-비트 신호로도 표시될 수 있다는 사실을 주목해야 할 것이다. 그러나, 각 스큐 상황에 대해 하나의 비트를 사용함으로써 본 발명을 구현하는 디지탈 회로를 간단히 할 수 있는 장점이 있다.
12-비트 신호(Q[0:11])(62)의 생성후에, 스큐가 위상 선택 신호(58)를 위한 새로운 값을 생성할 수 있도록(이하에서 더 상세히 설명됨) 12-비트 신호는 분석될 것이고, 그 결과는 위상 정렬 창(50)의 장래 반복 과정에서 사용될 것이다. 나아가, 위상 정렬 창(50)은 비트(Q[1, 4, 7, 및10])을 선택하고, 이를 4-비트 신호(64)로서의 비트들로 어서트한다.
도 7A는 14-비트 입력 신호(60)가 스큐가 없을 때의 위상 정렬 창(50)의 정상 동작을 도시한다. 위상 선택 신호(58)는 어떤 샘플링 스큐도 검출되지 않았고, 따라서 샘플링 스큐가 정정될 필요가 없음을 나타내는 값 '010'을 갖는다. 그 결과, 위상 정렬 창(50)은 비트(S[0:11])을 선택하고, 결과 출력을 12-비트 신호(62)로 통과시킨다. 즉, Q[N]은 범위 0:11내의 각 N에 대해서 S[N]의 값으로 세팅된다.
도 7B는 14-비트 입력 신호(60)가 낮게 스큐될 것이 예상될때의 위상 정렬 창(50)의 정상 동작을 도시한다. 위상 선택 신호(58)는 낮은 스큐가 검출되었고, 따라서 낮은 스큐가 정정될 필요가 있음을 나타내는 값 '100'을 갖는다. 그 결과, 위상 정렬 창(50)은 비트(S'[11])과 11 개의 비트들(S[0:10])을 선택하고, 결과 출력을 12-비트 신호(62)로 통과시킨다. 즉, Q[0]는 S'[11]의 값으로 세팅되고 Q[N]은 범위 1:11내의 각 N에 대해서 S[N-1]의 값으로 세팅되어, 결과적으로 검출된 스큐를 보상한다.
도 7C는 14-비트 입력 신호(60)가 높게 스큐될 것이 예상될때의 위상 정렬 창(50)의 정상 동작을 도시한다. 위상 선택 신호(58)는 높은 스큐가 검출되었고, 따라서 높은 스큐가 정정될 필요가 있음을 나타내는 값 '001'을 갖는다. 그 결과, 위상 정렬 창(50)은 11 개의 비트들(S[1:11])과 비트(S''[0])를 선택하고, 결과 출력을 12-비트 신호(62)로 통과시킨다. 즉, Q[N]은 범위 0:10내의 각 N에 대해서 S[N+1]의 값으로 세팅되고 Q[11]는 S''[0]의 값으로 세팅되어, 결과적으로 검출된 스큐를 보상한다.
도 7D는 14-비트 입력 신호(60)가 스큐될 것이라 예상되지는 않으나 실제로는 낮게 스큐될 때의 위상 정렬 창(50)의 동작을 도시한다. 위상 선택 신호(58)는 어떤 샘플링 스큐도 검출되지 않았고, 따라서 샘플링 스큐가 정정될 필요가 없음을 나타내는 값 '010'을 갖는다. 그 결과, 도 7A에서처럼, 위상 정렬 창(50)은 비트(S[0:11])을 선택하고, 결과 출력을 12-비트 신호(62)로 통과시킨다. 위상 정렬 창(50)이 스큐 상태를 정정하지 않았기 때문에 스큐 상황은 또 다른 분석(이하에서 더 상세히 설명됨)을 하는 동안 12-비트 신호내에 유지된다. 스큐에도 불구하고 4-비트 신호(64)는 정확히 재생됨을 알 수 있을 것이다.
도 8은 위상 정렬 창(50)을 구현하는 회로의 예를 도시한다. 멀티플렉서(76)는 S'[11] 및 S[0:10]을 포함하는 하나의 12-비트 신호, S[0:11]를 포함하는 하나의 12-비트 신호, S[1:11] 및 S''[0]를 포함하는 하나의 12-비트 신호의 3 가지 12-비트 신호를 입력으로 취한다. 멀티플렉서(76)는 위상 선택 신호(58)의 값에 따라서 3 개의 12-비트 신호들 가운데에서 선택하여 Q[0:11]로 도시된 12-비트 신호(62)를 출력으로 생성한다. 12-비트 신호(62)는 분석을 위해 위상 검출 논리 회로(52)로 통과되고, Q[1, 4, 7, 및 10]으로 도시된 4 개의 비트는 바이트 동기화 회로(32)로 통과된다.
위상 검출 논리 회로(Phase Detection Logic Circuit)
도 9는 위상 검출 논리 회로(52)의 동작을 도시한다. 위상 검출 논리 회로(52)는 신호가 스큐 상황하에 있는지를 결정하기 위해 12-비트 신호(62)를 검사한다. 위상 검출 논리 회로(52)는 복수의 위상 검출 셀(80)과 업-다운 결정 로직(82)을 포함한다. 비트(Q[0:11])는 각 3 개의 비트를 포함하는 N + 1 비트 그룹(78)으로 분리된다. 실시예에 있어서, N은 3이고 4 개의 비트 그룹(78)은 비트 Q[0:2], Q[3:5], Q[6:8], Q[9:11]를 포함한다. 각 비트 그룹(78)은 위상 검출 셀(80)로 제공된다.
도 10은 위상 검출 셀(80)의 동작을 도시한다. N 번째 위상 검출 셀(80)은 Q[3N], Q[3N+1], Q[3N+2]로 도시된 하나의 3-비트 그룹(78)을 입력으로 취하며, 여기서 N은 실시예에 있어서 0과 3사이의 값이다. 예를 들어 N = 2인 경우에는, 실시예에서의 위상 검출 셀은 Q[6], Q[7], Q[8]을 입력으로 취한다.
만약 Q[3N], Q[3N+1], Q[3N+2]가 모두 같은 2진 값을 가지면(즉, 세 신호 모두가 '0'또는 '1'이라면), UP[N]과 DOWN[N]은 이 비트 그룹(78)에 대해 스큐가 검출되지 않았음을 나타내기 위해 '0'으로 세팅된다. Q[3N]이 Q[3N+1]과는 값이 같고 Q[3N+2]와는 값이 다르다면, 비트 그룹(78)에 대해 하향 스큐(downward skew)가 검출되었음을 나타내기 위해 UP[N]은 논리값 '0'으로 세팅되고 DOWN[N]은 논리값 '1'로 세팅된다. Q[3N+1]이 Q[3N+2]와 값이 같고 Q[3N]와는 값이 다르다면, 비트 그룹(78)에 대해 상향 스큐(upward skew)가 검출되었음을 나타내기 위해 UP[N]은 논리값 '1'로 세팅되고 DOWN[N]은 논리값 '0'으로 세팅된다.
N+1 개 세트의 UP[N]과 DOWN[N] 신호들을 생성하기 위해 모든 N+1비트 그룹들(78)에 대해 평가를 행한 후, 업-다운 결정 로직(82)은 위상 조정을 추천하기에 충분한 스큐가 검출되었는지를 결정하기 위해 UP[N] 및 DOWN[N] 신호들을 평가한다. 도 11은 업-다운 결정 로직(82)의 동작을 도시한다. 업-다운 결정 로직(82)은 가산기(84)에의 입력으로 UP[0:N]을 제공한다. 가산기(84)는 UP[0:N] 신호 세트내에 어서트된 '1' 신호들의 수를 더하고, 그 합을 비교기(86)에 제공한다. 비교기(86)는 카운트가 2보다 크거나 같으면 신호 UPF(66)을 논리값 '1'로 세팅하고, 그렇지 않으면 '0'으로 세팅한다. 유사하게, 업-다운 결정 로직(82)은 가산기(88)에의 입력으로 DOWN[0:N]을 제공한다. 가산기(88)는 DOWN[0:N] 신호 세트내에 어서트된 '1' 신호들의 수를 더하고, 그 합을 비교기(90)에 제공한다. 비교기(90)는 카운트가 2보다 크거나 같으면 신호 DOWNF(68)을 논리값 '1'로 세팅하고, 그렇지 않으면 '0'으로 세팅한다.
다시 도 6을 참조하여, 위상 검출 논리 회로(52)는 부가적인 처리를 위해 신호 UPF(66)과 신호 DOWNF(68)을 디지탈 루프 필터(54)로 통과시킨다.
디지탈 루프 필터(Digital Loop Filter)
디지탈 루프 필터(54)는 입력으로 신호 UPF(66)과 신호 DOWNF(68)를 수신한다. 미리 선정된 수(예를 들어, 4)의 연속적인 신호 UPF(66)가 논리값 '1'을 가지고 수신될 때는, 디지탈 루프 필터(54)는 신호 UPT(70)를 논리값 '1'로 세팅하고, 신호 HOLD(72)와 DOWNT(74)를 논리값 '0'으로 세팅한다. 미리 선정된 수(예를 들어, 4)의 연속적인 신호 DOWNF(68)가 논리값 '1'을 가지고 수신될 때는, 디지탈 루프 필터(54)는 신호 DOWNT(74)를 논리값 '1'로 세팅하고, 신호 UPT(70)와 HOLD(72)를 논리값 '0'으로 세팅한다. 미리 선정된 수(예를 들어, 4)의 연속적인 신호 UPF(66) 및 미리 선정된 수(예를 들어, 4)의 연속적인 신호 DOWNF(68) 중 어느것도 논리값 '1'을 가지고 수신되지 않을 때에는, 디지탈 루프 필터(54)는 신호 HOLD(72)를 논리값 '1'로 세팅하고, 신호 UPT(70)와 DOWNT(74)를 논리값 '0'으로 세팅한다.
도 12는 디지탈 루프 필터(54)를 위한 상태도를 도시한다. 디지탈 루프 필터(54)는 복수의 상태들로 동작한다. 각 동작 상태는 H-형, U-형, 또는 D-형일 수 있다. H-형 상태는 논리값 '1'을 가진 신호 HOLD(72)를 어서트하고, 논리값 '0'을 가진 신호 UPT(70)를 어서트하며, 논리값 '0'을 가진 신호 DOWNT(74)를 어서트함으로써 특징지워진다. U-형 상태는 논리값 '0'을 가진 신호 HOLD(72)를 어서트하고, 논리값 '1'을 가진 신호 UPT(70)를 어서트하며, 논리값 '0'을 가진 신호 DOWNT(74)를 어서트함으로써 특징지워진다. D-형 상태는 논리값 '0'을 가진 신호 HOLD(72)를 어서트하고, 논리값 '0'을 가진 신호 UPT(70)를 어서트하며, 논리값 '1'을 가진 신호 DOWNT(74)를 어서트함으로써 특징지워진다.
도 12에 도시된 것처럼, 디지탈 루프 필터(54)는 수신 신호 UPF(66)와 DOWNF(68)에 응답하여 상태간을 천이한다. 디지탈 루프 필터(54)는 초기에 초기 H-형 상태(102)에서 수행을 시작한다. 논리값 '1'을 가진 신호 UPF(66)에 응답하여, 디지탈 루프 필터(54)는 H-형 상태(104)로 천이한다. H-형 상태(104)로 천이하면서, 디지탈 루프 필터(54)는 논리값 '1'을 가진 HOLD 신호(72), 논리값 '0'을 가진 UPT 신호(70), 논리값 '0'을 가진 DOWNT 신호(74)를 내보낸다. 만약, H-형 상태(102)에 있는 디지탈 루프 필터(54)가 논리값 '1'을 가진 신호 DOWNF(68)를 수신하면, 디지탈 루프 필터(54)는 H-형 상태(114)로 천이한다. H-형 상태(114)로 천이하면서, 디지탈 루프 필터(54)는 논리값 '1'을 가진 HOLD 신호(72), 논리값 '0'을 가진 UPT 신호(70), 논리값 '0'을 가진 DOWNT 신호(74)를 내보낸다. H-형 상태(104, 106, 108)에서 논리값 '0'을 가진 UPF 신호(66)의 인스턴스(instance)를 얼마나 수신하더라도, 디지탈 루프 필터(54)는 초기 H-형 상태(102)로 환원됨을 알 수 있을 것이다. 유사하게, H-형 상태(114, 116, 118)에서 논리값 '0'을 가진 DOWNF 신호(68)의 인스턴스를 얼마나 수신하더라도, 디지탈 루프 필터(54)는 초기 H-형 상태(102)로 환원됨을 알 수 있을 것이다.
논리값 '1'을 가진 UPF 신호(66)의 4 개의 연속적인 인스턴스후에, 디지탈 루프 필터(54)는 U-상태(110)로 천이한다. U-상태(110)로 천이하면서, 디지탈 루프 필터(54)는 논리값 '0'을 가진 HOLD 신호(72), 논리값 '1'을 가진 UPT 신호(70), 논리값 '0'을 가진 DOWNT 신호(74)를 내보낸다. 다음 반복 과정에서, 디지탈 루프 필터(54)는 UPF 신호(66)의 값에 관계없이 초기 H-형 상태(102)로 천이한다.
유사하게, 논리값 '1'을 가진 DOWNF 신호(68)의 4 개의 연속적인 인스턴스후에, 디지탈 루프 필터(54)는 D-상태(120)로 천이한다. D-상태(120)로 천이하면서, 디지탈 루프 필터(54)는 논리값 '0'을 가진 HOLD 신호(72), 논리값 '0'을 가진 UPT 신호(70), 논리값 '1'을 가진 DOWNT 신호(74)를 내보낸다. 다음 반복 과정에서, 디지탈 루프 필터(54)는 DOWNF 신호(68)의 값에 관계없이 초기 H-형 상태(102)로 천이한다.
도 13은 디지탈 루프 필터(54)를 구현하는 회로의 로직 다이어그램을 도시한다.
위상 조정 유한 상태 머신(Phase-Adjusting Finite State Machine)
위상 조정 유한 상태 머신(FSM)(56)은 입력으로 신호 UPT(70), 신호 HOLD(72), 신호 DOWNT(74)를 수신한다. FSM(56)은 상술한 바와 같이 샘플링을 조정할 것인지를 오버샘플러(26)와 통신하기 위한 위상 선택 신호(58)를 출력으로 어서트한다. 위상 선택 신호(58)는 오버샘플러(26)가 그 샘플링을 상향 조정할 것인지, 하향 조정할 것인지, 또는 현재의 샘플링을 유지할 것인지를 나타내는 값을 가진 3-상태(tristate) 신호이다. 위상 선택 신호(58)는 각 비트가 가능한 신호 상태들중 하나에 해당하는 3-비트 신호를 사용함으로써 가장 쉽게 구현된다. 예를 들어, 3 개의 비트들 중 비트 0은 상향 조정 요구를 나타내고, 비트 1은 현재 샘플링 유지를 위한 요구를 나타내는 데 사용되며, 비트 2는 하향 조정 요구를 나타내는 데 사용될 수 있다.
도 14는 FSM(56)을 위한 상태도를 도시한다. FSM(56)은 복수의 상태들로 동작한다. 제1 동작 상태는 위상 0 상태(150)이다. 위상 0 상태(150)는 하향 조정을 요구하는(즉, 논리값 '100'을 가지는) 위상 선택 신호(58)를 어서트하는 것으로 특징지워진다. 제2 동작 상태는 위상 1 상태(152)이다. 위상 1 상태(152)는 현재 샘플링 구성의 유지를 요구하는(즉, 논리값 '010'을 가지는) 위상 선택 신호(58)를 어서트하는 것으로 특징지워진다. 제3 동작 상태는 위상 2 상태(154)이다. 위상 2 상태(154)는 상향 샘플링 조정을 요구하는(즉, 논리값 '001'을 가지는) 위상 선택 신호(58)를 어서트하는 것으로 특징지워진다.
FSM(56)은 도 14에 도시된 것처럼 입력 신호 UPT(70), HOLD(72), DOWNT(74)의 값에 따라 한 상태에서 다른 상태로 천이한다. 도 14에 도시된 것처럼, FSM(56)은 위상 0 상태(150)에서 논리값 '1'을 갖는 UPT신호(70)에 응하여 위상 1 상태(152)로 천이하거나 또는 논리값 '1'을 갖는 DOWNT신호(74)에 응하여 위상 2 상태(154)로 천이한다. 그외의 경우(즉, 논리값 '1'을 가지는 HOLD신호(72))에는, FSM(56)은 위상 0 상태(150)에 머문다. 이와 유사하게, FSM(56)은 위상 1 상태(152)에서 논리값 '1'을 갖는 UPT신호(70)에 응하여 위상 2 상태(154)로 천이하거나 또는 논리값 '1'을 갖는 DOWNT신호(74)에 응하여 위상 0 상태(150)로 천이한다. 그외의 경우(즉, 논리값 '1'을 가지는 HOLD신호(72))에는, FSM(56)은 위상 1 상태(152)에 머문다. 마지막으로, FSM(56)은 위상 2 상태(152)에서 논리값 '1'을 갖는 UPT신호(70)에 응하여 위상 0 상태(150)로 천이하거나 또는 논리값 '1'을 갖는 DOWNT신호(74)에 응하여 위상 1 상태(152)로 천이한다. 그외의 경우(즉, 논리값 '1'을 가지는 HOLD신호(72))에는, FSM(56)은 위상 2 상태(154)에 머문다.
도 15는 FSM(56)을 구현하기 위한 회로의 로직 다이어그램을 도시한다.
디지탈 위상 고정 루프 출력
상기 언급한 바 및 도 7A 내지 7C에 도시된 바와 같이, 위상 정렬 창(50)은 14-비트 입력 신호(60)로부터 위상 선택 신호(58)에 따라 비트들의 부분세트를 선택하고, 상기 부분세트를 12-비트 출력 신호 Q[0:11](62)로 제공한다. 또한, 상술한 바와 같이 비트 Q[1,4,7 및 10]으로 구성된 4-비트 신호(64)가 출력으로 프레임 동기화 회로(32)로 나아간다.
프레임 동기화 회로
도 16은 본 발명으로 사용되는 프레임 동기화 회로(32)를 도시한다. 프레임 동기화 회로(32)는 4-비트 신호(64)의 복수의 인스턴스 스트림을 입력으로 취하고, 10-비트 부호화된 캐릭터 스트림(176)과 데이타 인에이블 신호(174)를 출력으로 제공한다.
도 16에 도시된 것처럼, 프레임 동기화 회로(32)는 2.5N MHz 클럭(182), N/2 MHz 클럭(184) 및 N MHz 클럭(186)의 제어하에 동작한다. 프레임 동기화 회로(32)는 4-비트 D-형 플립플롭(DFFs)의 배열(180-1 내지 180-5)을 포함한다. 프레임 동기화 회로(32)는 신호 Q[1,4,7,10](64)을 입력으로 취하고, 이는 D-형 플립플롭(180-1)에 배치된다. 2.5N MHz 클럭 신호(182)에 응답하여, 각 DFF(180-1 내지 180-5)는 그 내용을 각각의 인접 DFF로 전달한다. 즉, 매 클럭 신호(182)가 어서트될 때마다 DFF(180-5)는 DFF(180-4)로부터, DFF(180-4)는 DFF(180-3)로부터, DFF(180-3)는 DFF(180-2)로부터, DFF(180-2)는 DFF(180-1)로부터 각각 로드(load)되고, DFF(180-1)는 입력 신호 Q[1,4,7,10](64)으로부터 로드된다.
2.5N MHz 클럭(182)은 N/2 MHz 클럭(184)의 주파수의 5 배의 주파수를 가진다. 따라서, 2.5N MHz 클럭(182)의 매 5 사이클에 동기화되어 N/2 MHz 클럭(184)이 어서트된다. 클럭(184)의 매 어서트시에 4-비트 DFF(180-1 내지 180-5)의 현재값이 20-비트 DFF(188)에 로드된다. 각 DFF(180-1 내지 180-5)의 출력은 Q'[16:19], Q'[12:15], Q'[8:11], Q'[4:7], Q'[0:3]으로 각각 표시된다. 20-비트 DFF(188)는 출력으로 2개의 10-비트 신호 Q''[0:9](192)와 Q''[10:19](194)를 20 대 10 멀티플렉서(190)으로 어서트한다.
N/2 MHz 클럭(184)은 또한 20 대 10 멀티플렉서(190)을 위한 선택을 제어하는 기능을 제공하여 Q'''[0:9]라 표시된 10-비트 신호(196)를 출력으로 제공한다. 그 결과, N/2 MHz 클럭(184)이 개시될 때에는 10-비트 신호 Q'''[0:9](196)는 10-비트 신호 Q''[0:9](192)와 같은 값을 가지며, 그렇지 않은 경우에는 10-비트 신호 Q''[10:19](194)와 같은 값을 가진다.
N MHz 클럭 신호(186)에 응답하여, 10-비트 DFF(200-2)는 10-비트 DFF(200-1)로부터 10-비트 신호를 로드하고 10-비트 DFF(200-1)은 20 대 10 멀티플렉서(190)로부터 10-비트 신호 Q'''[0:9]를 로드한다. 또한 10-비트 DFF(200-1)과 10-비트 DFF(200-2) 각각은 함께 20-비트 신호 Q''''[0:19](202)를 구성하는 10-비트 신호를 어서트한다. 20-비트 신호 Q''''[0:19](202)는 배럴 시프터(Barrel shifter; 204)와 프레임 검출 로직(206)에 입력으로 제공된다.
도 17은 프레임 검출 로직(206)을 보다 상세히 도시한다. 프레임 검출 로직(206)은 20-비트 신호 Q''''[0:19](202)를 입력으로 취하고 10-비트 신호 BOUND(208)과 프레임 에지 검출 신호 DE(210)를 출력으로 생성한다. 프레임 검출 로직(206)은 검출 셀(220-0 내지 220-9)의 배열을 포함하며, 상기 검출 셀 각각은 20-비트 신호 Q''''[0:19]를 입력으로 취하고 10-비트 신호 MATCH[0:9](223)을 구성하는 단일 비트 MATCH[0](222-0) 내지 MATCH[9](222-9)를 출력으로 생성한다. 각 검출 셀(220-0 내지 220-9)은 20-비트 신호 Q''''[0:19](202)내에서 2개의 연속적인 프레임 에지 캐릭터를 검출할 경우에 각각의 MATCH 신호(222-0 내지 222-9)를 논리값 '1'로 세트한다. 프레임 에지 캐릭터는 10-비트 신호 '1101010101', '1101010100', '0010101010', '0010101011'중 하나로 정의되는 대역외(out-of-band) 캐릭터이다. 즉, 프레임 에지 캐릭터는 비트 0와 1이 동일한 논리값을 가지고 N=2에서 N=8까지 매 비트 N의 논리값은 비트 N-1의 논리값과 같지 않은 10-비트 신호이다.
도 18은 검출 셀(220)을 상세히 도시한다. 20-비트 신호 Q''''[0:19](202)는 매핑 블럭(mapping block; 230)에 입력으로 공급된다. 매핑 블럭(230)은 20-비트 신호(202)로부터 인접 비트들을 선택하고, 이들을 2개의 9-비트 신호 A[0:8](232)(신호 232-0 내지 232-8로 구성됨)와 B[0:8](234)(신호 234-0 내지 234-8로 구성됨)로 생성한다. 검출 셀0(220-0)의 매핑 블럭(230) 내지 검출 셀9(220-9)의 매핑 블럭(230)에 의해 선택된 비트들이 도 19에 표로 도시되어 있다.
검출 셀(220)은 A[0:8]과 B[0:8]을 분석하여 프레임 지시 캐릭터가 검출되었는지를 결정한다. XNOR 게이트(240)는 A[0](232-0)와 A[1](232-1)을 입력으로 취하여, 두 입력이 동일하면 논리값 '1'을 생성한다. XOR 게이트(242-1 내지 242-7) 각각은 인접 비트 A[1](232-1) 내지 A[8](232-8)을 입력으로 취하여 두 입력이 같지 않으면 논리값 '1'을 생성한다. B[0:8]도 마찬가지로 분석된다. 즉, XNOR 게이트(244)는 B[0](234-0)와 B[1](234-1)을 입력으로 취하여, 두 입력이 동일하면 논리값 '1'을 생성한다. XOR 게이트(246-1 내지 246-7) 각각은 인접 비트 B[1](234-1) 내지 B[8](234-8)을 입력으로 취하여 두 입력이 같지 않으면 논리값 '1'을 생성한다. XNOR 게이트(240), XOR 게이트(242-1 내지 242-7), XNOR 게이트(244), 및 XOR 게이트(246-1 내지 246-7)의 출력은 AND 게이트(248)에 입력으로 제공된다. AND 게이트는 출력으로 1-비트 MATCH 신호(222)을 생성한다. 모든 비트들이 1이라면, MATCH 신호(222)는 2 개의 프레임 에지 캐릭터가 검출되었음을 지시하는 논리값 '1'을 갖는다.
다시 도 17을 참조하면, MATCH 신호(222-0 내지 222-9)는 결합하여 10-비트 신호 MATCH[0:9](223)를 형성하고, 이는 10-비트 멀티플렉서(226)에 입력으로 가해진다. 또한 MATCH 신호(222-0 내지 222-9)는 OR 게이트(225)에 입력으로 제공된다. OR 게이트(225)는 출력으로 10-비트 멀티플렉서(226)에 대한 제어 신호(227)를 생성한다. 검출 셀(220-0 내지 220-9)중 어느 하나라도 프레임 시작 조건을 검출하였다면, OR 게이트(225)는 논리값 '1'을 출력으로 생성하여 멀티플렉서(226)으로 하여금 신호 MATCH[0:9]를 출력으로 선택하게 할 것이다. 프레임 에지가 검출되지 않았다면, 멀티플렉서(226)는 이전 N MHz 클럭 신호동안에서와 동일한 신호를 출력으로 대신 생성한다. 이는 멀티플렉서(226)의 출력을 10-비트 DFF(228)에 공급함으로써 수행된다. DFF(228)는 N MHz 클럭(186)의 제어하에 로드된다. DFF(228)의 출력은 제어 신호(227)가 논리값 '0'를 가질 때 선택을 위해 멀티플렉서(226)에 입력으로 가해진다.
또한 10-비트 DFF(228)는 출력으로 신호 BOUND[0:9](208)를 생성한다. OR 게이트(225)의 출력은 반전되어, N MHz 클럭(186)의 제어하에 10-비트 DFF(228)과 동기를 맞추어 클럭킹되는 DFF(229)에 공급된다. DFF(229)는 출력으로 데이타 인에이블 신호 DE(210)를 제공한다.
다시 도 16을 참조하면, 10-비트 신호 BOUND[0:9](208)는 배럴 시프터(204)에의 제어 신호로 제공된다. 배럴 시프터(204)는 20-비트 신호 Q''''[0:19](202)를 입력으로 취한다. 배럴 시프터(204)는 10-비트 신호 BOUND[0:9](208)의 제어하에 20-비트 신호 Q''''[0:19](202)를 왼쪽으로 시프트시킨다. 보다 엄밀하게는, 배럴 시프터(204)는 10-비트 신호 BOUND[0:9](208)의 최초 비트가 논리값 '1'을 가질 때 까지 20-비트 신호 Q''''[0:19](202)와 10-비트 신호 BOUND[0:9](208)를 동시에 왼쪽으로 시프트시킨다. 즉, 배럴 시프터(204)는 10-비트 신호 BOUND[0:9](208)내의 선도(leading) 논리값 '0'들의 수에 해당하는 비트 위치수만큼 20-비트 신호 Q''''[0:19](202)를 왼쪽으로 시프트시킨다.
N MHz 클럭(186)의 제어하에, 10-비트 DFF(212)는 배럴 시프터(204)로부터 10 개의 비트들을 로드하고 10-비트 신호 T[0:9](176)을 출력으로 생성한다. 같은 클럭 사이클동안 역시 N MHz 클럭(186)의 제어하에서, DFF(214)는 프레임 검출 로직(206)으로부터 1-비트 DE 신호(210)를 로드하여 DE 신호(174)를 출력으로 생성한다.
DE 신호(174)는 채널간 동기화기(34)(이하에서 보다 상세히 설명됨)에 의해 10-비트 신호 T[0:9](176)의 복수의 병렬 시리얼 스트림을 동기화시키는데 사용될 수 있다.
채널간 동기화(Inter-channel synchronization)
도 20은 본 발명의 채널간 동기화기(34)를 도시한다. 채널간 동기화기(34)는 채널당 한 신호에 대응하는 다수의 10-비트 신호 T[0:9](176)와, 채널당 한 신호에 대응하는 다수의 1-비트 DE 신호(174)를 입력으로 취한다. 도시된 3-채널 구성에 있어서는, 3 개의 10-비트 신호 T0[0:9](176-0), T1[0:9](176-1) 및 T2[0:9](176-2)와 3 개의 1-비트 DE 신호 DE0(174-0), DE1(174-1) 및 DE2(174-2)가 입력으로 수신된다.
채널간 동기화기(34)는 채널당 하나씩의 복수의 지연 조정 블럭(260)을 포함한다. 도 21은 지연 조정 블럭(260)을 상세히 도시한다. 각 지연 조정 블럭(260)은 10-비트 신호 T[0:9](176)들중 하나와 모든 DE 신호(174)를 입력으로 취한다. 각 지연 조정 블럭(260)은 10-비트 신호 F[0:9](264)와 데이타 인에이블 신호 DE_F(266)를 출력으로 생성한다. 10-비트 신호 F[0:9]는 관련 신호들에 대한 데이타 인에이블 신호들에 의해 지시되는 바대로, 관련 신호들과 동기가 맞을 때까지 선택적으로 지연된다.
N MHz 클럭(186)의 제어하에, 10-비트 DFF(270)는 T[0:9](176)을 로드하고 1-비트 DFF(272)는 DE(174)를 로드한다. 지연 조정 블럭(260)은 다른 채널에 대응하는 DE 값들(신호 DEx(286)와 DEy(288)로 도시됨)도 또한 입력으로 취한다. 얘를 들면, 채널 0를 처리하기 위한 지연 조정 블럭(260)은 T[0:9](176)신호로서 10-비트 신호 T0[0:9](176-0)를, DE 신호(174)로서 DE0 신호(174-0)를 각각 취하며 DEx(286), DEy(288)신호로서 DE1 신호(174-1), DE2 신호(174-2)를 각각 취한다.
지연 결정 논리 블럭(274)은 DE'(276)으로 표시된 DE(174)의 이전 값과 현재의 DE(174) 값을 입력으로 취한다. 지연 결정 논리 블럭(274)은 DE와 DE'의 값에 따라서 3-상태(tristate) 제어 신호(280)를 출력으로 생성한다. DE'가 논리값 '0'를 가진다면, 제어 신호(280)는 DE(174)의 값과 같은 값을 가진다. DE'가 논리값 '1'을 가진다면, 제어 신호(280)는 값 '2'를 갖는다. 제어 신호(280)는 DFF(284)에 로드될 신호를 출력하는 3-웨이 멀티플렉서(282)를 제어하는 데 사용된다. 제어 신호(280)가 논리값 '0'를 가지면, DFF(284)에는 논리값 '0'이 로드된다. 제어 신호(280)가 논리값 '1'을 가지면, 나머지 DE 신호인 DEx(286)과 DEy(288)을 NAND 게이트(287)에 인가했을 때 그 결과값이 DFF(284)에 로드된다. 제어 신호(280)가 논리값 '2'를 가지면, DFF(284)의 내용은 변하지 않고 유지된다.
DFF(284)로부터의 값은 10-웨이 멀티플렉서(290 및 291)를 제어하는데 사용된다. DFF(284)가 논리값 '0'를 가질때, 10-웨이 멀티플렉서(290)는 10-비트 신호(176)를 선택하고 이는 다음 클럭(186) 사이클에 10-비트 DFF(292)로 로드된다. 그렇지 않고 DFF(284)가 논리값 '1'를 가질때에는, 10-웨이 멀티플렉서(290)는 10-비트 신호(176)을 한 클럭 사이클동안 지연시킨 값을 갖는 10-비트 신호 T'[0:9]를 선택하고 이것이 다음 클럭(186) 사이클에 10-비트 DFF(292)로 로드된다. 유사하게, DFF(284)가 논리값 '0'를 가질때, 10-웨이 멀티플렉서(291)는 DE 신호(174)를 선택하고 이는 다음 클럭(186) 사이클에 10-비트 DFF(293)로 로드된다. 그렇지 않고 DFF(284)가 논리값 '1'를 가질때에는, 10-웨이 멀티플렉서(291)는 DE 신호(174)를 한 클럭 사이클동안 지연시킨 값을 갖는 DE' 신호(276)를 선택하고 이것이 다음 클럭(186) 사이클에 10-비트 DFF(293)로 로드된다.
10-비트 DFF의 내용은 10-비트 신호 F[0:9](264)와 10-비트 신호(264)의 유효성을 지시하는 데이타 인에이블 신호 DE_F(266)으로 출력된다. 다시 도 20을 참조하면, 복수의 신호(264-0, 264-1 및 264-2)는 동기화된 병렬 부호화 캐릭터를 제공한다. DE_F 신호(266-1, 266-2 및 266-3)는 3 개의 10-비트 신호의 내용이 모두 유효할 때 하이(high)이다. 3 개의 DE_F 신호(266-1, 266-2 및 266-3)는 AND 게이트(262)에 의해 함께 AND되어, 모든 10-비트 신호가 유효하고 동기화되어 있을 때 논리값 '1'을 가지는 복합 DF 신호(268)를 생성한다.
동기화 후, 동기화된 10-비트 신호 F0(264-0), F1(264-1) 및 F2(264-2)는 10-비트 부호화된 신호를, 캐릭터당 8 비트(예컨대 ASCII, BCD 또는 EBCDIC)를 사용하는 컴퓨터 시스템에서의 사용을 위해 8-비트 캐릭터로 번역하는 10B/8B 2진 해독기(decoder)에 공급될 수 있다.
도 22는 어떠한 10-비트 신호도 지연될 필요가 없는 정상 동작에서의 동기화 블럭(34)에 대한 타이밍도를 도시한다. 각 10-비트 신호(176-0, 176-1 및 176-2)는 각각의 데이타 인에이블 신호(174-0, 174-1 및 174-2)에 의해 나타나듯이 이미 동기가 맞추어져 있다. 각 신호는 10-비트 신호(264-0, 264-1 및 264-2)에서 보듯이 한 클럭 사이클만큼 균일하게 지연된다.
도 23은 하나의 10-비트 신호가 먼저 도착하였을 때의 동기화 블럭(34)에 대한 타이밍도이다. 10-비트 신호(176-0)가 10-비트 신호(176-1 및 176-2)보다 한 클럭 사이클 먼저 도착하는 것을 볼 수 있다. 시간 T0에 데이타 인에이블 신호(174-1 및 174-2)는 로우(low)로 세트되어 있는 반면 데이타 인에이블 신호(174-0)는 하이인 점에서 이를 알 수 있다. 따라서 10-비트 신호 DE0(174-0)는 10-비트 신호(174-1 및 174-2)보다 한 클럭 사이클 더 지연됨으로써 모든 10-비트 신호 F0(264-0), F1(264-1) 및 F2(264-2)가 시간 T2에서 동기화되어 제공된다.

Claims (5)

  1. 복수의 직렬 데이타 채널들로부터 전송되어 온 데이타를 재생하는 장치에 있어서,
    전송되어온 기준 클럭 신호를 수신하고 상기 기준 클럭 신호로부터 다중 위상 클럭 신호를 도출하기 위한 충전 펌프 위상 고정 루프(PLL);
    각각이 복수의 전송되어온 직렬 2진 데이타 신호들 가운데 하나를 수신하고, 상기 충전 펌프 PLL로부터 상기 다중 위상 클럭을 수신하며, 복수의 다중-비트 블럭 2진 신호 가운데 하나를 출력으로 생성하는 복수의 다중-비트 블럭 어셈블리 회로; 및
    상기 복수의 다중-비트 블럭 2진 신호들을 입력으로 취하고, 상기 다중-비트 블럭 2진 신호들 가운데 하나 또는 그 이상을 선택적으로 지연시키며, 상기 다중-비트 블럭 2진 신호를 하나의 복합 2진 출력 신호로 결합하기 위한 채널간 동기화 회로
    를 포함하며, 상기 다중-비트 블럭 어셈블리 회로 각각은
    전송되어온 직렬 2진 데이타 신호를 수신하고, 상기 충전 펌프 PLL로 부터 상기 다중 위상 클럭 신호를 수신하며, 상기 다중 위상 클럭 신호에 따 라 상기 전송되어온 직렬 2진 데이타 신호를 오버샘플링하여, 오버샘플링된 2진 데이타 시퀀스를 출력으로 제공하기 위한 데이타 오버샘플러;
    상기 오버샘플링된 2진 데이타 시퀀스를 수신하고, 상기 오버샘플링 된 2진 데이타 시퀀스로부터 샘플링된 2진 데이타 시퀀스를 도출하여, 상기 샘플링된 2진 데이타 시퀀스를 출력으로 제공하기 위한 디지탈 위상 고정 루 프(DPLL); 및
    상기 샘플링된 2진 데이타 시퀀스를 수신하고, 상기 샘플링된 2진 데 이타 시퀀스로부터 미리 선정된 수만큼의 연속적인 신호를 선택하며, 하나의 다중-비트 블럭 2진 신호를 출력으로 생성하기 위한 바이트 동기화 논리 회 로
    를 포함하는 것을 특징으로 하는 데이타 재생 장치.
  2. 디지탈 위상 고정 루프에 있어서,
    위상 선택 신호값에 응답하여, 복수의 오버샘플링된 2진 신호들을 입력으로 수신하고, 상기 위상 선택 신호값에 따라 상기 오버샘플링된 2진 신호들을 미리 선정된 수만큼 선택함으로써 복수의 위상 정렬된 2진 신호 세트를 도출하며, 상기 위상 정렬된 2진 신호 세트를 출력으로 제공하기 위한 위상 정렬 창;
    상기 복수의 위상 정렬된 데이타 2진 신호 세트를 입력으로 수신하고, 위상 검출 신호를 출력으로 생성하기 위한 것으로서,
    각각이 상기 복수의 위상 정렬된 데이타 2진 신호 세트중 하나를 입 력으로 수신하고, 상기 복수의 위상 정렬된 데이타 2진 신호 세트중 상기 하 나에 대한 위상 조건을 결정하며, 상기 위상 조건을 지시하는 복수의 위상 신호 세트중 하나를 출력으로 생성하는 복수의 위상 검출 셀; 및
    상기 복수의 위상 신호 세트를 입력으로 수신하고, 하나의 복합 위상 신호 세트를 출력으로 생성하는 업-다운(up-down) 결정 논리 회로를 포함하 는 위상 검출 논리 회로;
    상기 복합 위상 신호 세트들의 일련의 인스턴스(instances)를 입력으로 수신하고, 위상 조정 추천 신호 세트를 출력으로 생성하는 디지탈 루프 필터; 및
    상기 위상 조정 추천 신호 세트를 입력으로 수신하고, 상기 위상 선택 신호값을 출력으로 생성하는 위상 조정 유한 상태 머신(FSM)
    을 포함하는 것을 특징으로 하는 디지탈 위상 고정 루프.
  3. 오버샘플링된 2진 신호의 위상 상태를 검출하기 위한 장치에 있어서,
    복수의 2진 신호 세트들을 입력으로 수신하고, 위상 검출 신호를 출력으로 생성하기 위한 위상 검출 논리 회로를 포함하되, 상기 위상 검출 논리 회로는
    각각의 위상 검출 셀이 상기 복수의 2진 신호 세트중 하나를 입력으 로 수신하고, 상기 복수의 위상 정렬된 데이타 2진 신호 세트중 상기 하나에 대한 위상 조건을 결정하며, 상기 위상 조건을 지시하는 복수의 위상 신호 세트중 하나를 출력으로 생성하는 복수의 위상 검출 셀; 및
    상기 복수의 위상 신호 세트를 입력으로 수신하고, 하나의 복합 위상 신호 세트를 출력으로 생성하는 업-다운 결정 논리 회로
    를 포함하는 것을 특징으로 하는 장치.
  4. 오버샘플링된 2진 신호의 위상을 조정하기 위한 장치에 있어서,
    복합 위상 신호 세트의 일련의 인스턴스를 입력으로 수신하고, 위상 조정 추천 신호 세트를 출력으로 생성하는 디지탈 루프 필터; 및
    상기 위상 조정 추천 신호 세트를 입력으로 수신하고, 상기 위상 선택 신호값을 출력으로 생성하는 위상 조정 유한 상태 머신(FSM)
    을 포함하는 것을 특징으로 하는 장치.
  5. 동기화되지 않은 복수의 다중 비트 캐릭터들을 동기화시키기 위한 장치에 있어서,
    각각이 동기화되지 않은 수신 캐릭터, 캐릭터 데이타 인에이블 신호, 및 적어도 하나의 채널간 데이타 인에이블 신호를 입력으로 수신하는 것으로서,
    상기 캐릭터 데이타 인에이블 신호의 상태를 문의하는 수단;
    상기 적어도 하나의 채널간 데이타 인에이블 신호의 상태를 문의하는 수단;
    상기 적어도 하나의 채널간 데이타 인에이블 신호가 모두 미리 선정 된 값을 가질 때까지 상기 수신 캐릭터를 선택적으로 지연시키는 수단; 및
    상기 수신 캐릭터의 값을 갖는 출력 캐릭터를 출력으로 생성하는 수 단을 포함하는 복수의 지연 조정 블럭; 및
    상기 출력 캐릭터의 유효성을 지시하는 신호를 어서트하는 수단
    을 포함함으로써 동기화된 복수의 다중-비트 캐릭터를 생성하는 것을 특징으로 하는 장치.
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