KR100563160B1 - 스큐 조정 회로 및 스큐 조정 방법과 데이터 동기 회로 및 데이터 동기 방법 - Google Patents

스큐 조정 회로 및 스큐 조정 방법과 데이터 동기 회로 및 데이터 동기 방법 Download PDF

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세이코 엡슨 가부시키가이샤
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Abstract

DVI 규격의 T.M.D.S. 링크 등의 리시버에 있어서 회로를 소규모화할 수 있는 신규한 알고리즘을 사용한 스큐 조정 회로 등을 제공한다. 스큐 조정 회로는, 오버 샘플 데이터의 비교 처리를 행하고, 직렬 데이터의 천이점을 추정하여, 샘플링 포인트의 선택 신호를 출력하는 샘플링 포인트 선택부(300)와, 선택 신호에 의해 선택되는 샘플링 포인트에서의 오버 샘플 데이터를 직렬 데이터의 샘플 데이터로서 출력하는 데이터 리커버리부(400)를 포함한다. 직렬 데이터의 4 비트 구간 단위로 오버 샘플 데이터의 비교 처리를 행하고, 천이점 검출 신호를 보유하며, 그 보유된 천이점 검출 신호 중 적어도 2 구간분의 천이점 검출 신호가 동일 결과를 보인 경우에, 그 천이점 검출 신호에 기초하여 직렬 데이터의 천이점을 추정한다. 1샘플간격의 오버 샘플 데이터의 비교 처리를 행한다.
스큐 조정, 오버 샘플, 샘플링 포인트, 천이점, 데이터 동기

Description

스큐 조정 회로 및 스큐 조정 방법과 데이터 동기 회로 및 데이터 동기 방법{SKEW ADJUSTMENT CIRCUIT AND METHOD THEREOF, AND DATA SYNCHRONIZATION CIRCUIT AND METHOD THEREOF}
도 1은 DVI 규격의 T.M.D.S. 링크의 트랜스미터, 리시버에 대하여 설명하기 위한 도면.
도 2는 DVI 규격의 T.M.D.S. 링크의 신호 전송에 대하여 설명하기 위한 도면.
도 3은 본 실시예에 따른 스큐 조정 회로의 구성예를 도시한 도면.
도 4는 1샘플 간격 EXOR형의 천이점 검출부의 구성예를 도시한 도면.
도 5는 천이점 검출부의 동작을 설명하기 위한 도면.
도 6은 천이점 검출부의 동작을 설명하기 위한 도면.
도 7은 천이점 검출 신호와, 직렬 데이터의 천이점이 존재하는 간극과, 선택하여야 할 샘플링 위상과의 관계를 도시한 도면.
도 8은 동기 캐릭터에 의해 구성되는 10종류의 20비트를 도시한 도면.
도 9는 동기 캐릭터에 의해 구성되는 10종류의 20비트를 도시한 도면.
도 10a 및 도 10b는, AND 방식의 검출 신호 생성부와 3 이상 방식의 검출 신호 생성부의 구성예를 도시한 도면.
도 11a 및 도 11b는 1샘플간격 EXOR형의 천이점 검출부를 채용한 경우에 있어서의 천이점 추정 방법에 대하여 설명하기 위한 도면.
도 12a 및 도 12b는 적어도 2 구간분의 천이점 검출 신호가 동일한 결과를 보인 경우에, 그 천이점 검출 신호에 기초하여 천이점을 추정하는 방법에 대하여 설명하기 위한 도면.
도 13은 판정부의 구성예를 도시한 도면.
도 14는 2-of-5 검출부(동기 캐릭터 검출부)의 구성예를 도시한 도면.
도 15는 필터부의 구성예를 도시한 도면.
도 16a 및 도 16b는 위상 선택 신호 생성부의 구성예와 그 진리치 표를 도시한 도면.
도 17은 상태 머신의 구성예(상태 천이도)를 도시한 도면.
도 18은 상태 머신의 동작을 설명하기 위한 도면.
도 19는 상태 머신의 다른 구성예(상태 천이도)를 도시한 도면.
도 20은 데이터 리커버리부의 구성예를 도시한 도면.
도 21은 인접 EXOR형의 천이점 검출부의 구성예를 도시한 도면.
도 22a 및 도 22b는 인접 EXOR형의 천이점 검출부를 채용한 경우에서의 천이점 추정 방법에 대하여 설명하기 위한 도면.
도 23은 인접 EXOR형의 천이점 검출부를 채용한 경우의 판정부의 구성예를 도시한 도면.
도 24a 및 도 24b는 종래예의 스큐 조정 회로의 구성을 도시한 도면.
도 25는 본 실시예의 바이트 신크로나이저의 구성예를 도시한 도면.
도 26은 검출부의 구성예를 도시한 도면.
도 27은 본 실시예의 채널간 신크로나이저에서 행해지는 패턴 매칭에 대하여 설명하기 위한 도면.
도 28은 본 실시예의 채널간 신크로나이저의 구성예를 도시한 도면.
도 29는 채널간 신크로나이저의 동작에 대하여 설명하기 위한 타이밍 파형도.
<도면의 주요 부분에 대한 부호의 설명>
100 : PLL 회로
200 : 오버 샘플링부
300 : 샘플링 포인트 선택부
342 : 보유부
350 : 데이터 보유부(15비트)
400 : 데이터 리커버리부
본 발명은, 스큐 조정 회로 및 스큐 조정 방법과 데이터 동기 회로 및 데이터 동기 방법에 관한 것이다.
최근, 디스플레이 인터페이스의 표준 규격으로서 DVI(Digital Visual Interface)라고 하는 규격이 각광을 받고 있다. 이 DVI 규격은, 근거리뿐 아니라 5m 이상이나 떨어진 장거리에서도 호스트 컴퓨터와 표시 장치 사이에서의 화상 정보의 전송을 가능하게 하는 것이다.
DVI 규격에서는 RGB(적, 녹, 청)의 3개의 차동 데이터 채널과 하나의 차동 클럭 채널을 사용하는 T.M.D.S.(Transition Minimized Differential Signaling) 링크의 프로토콜을 채용하고 있다. 이 T.M.D.S. 링크에서는 장거리 전송의 결과로 생기는 데이터·클럭간의 스큐를 검출 및 제거하여, 올바른 데이터를 추출하는 기능을 리시버가 구비할 필요가 있다. 또한, 수신 데이터에서의 캐릭터 경계를 검출하는 기능이나, 데이터 채널간의 스큐를 검출하여 채널간에서의 데이터의 위상을 맞추는 기능을, 리시버가 구비할 필요가 있다.
DVI 규격에 의하면, 이들 기능을 실현하기 위한 알고리즘이나 회로 구성을 개략적으로 추측할 수는 있지만, 상세한 알고리즘이나 회로 구성은 일의적으로 정해지지 않고, 몇 개의 차이를 고려할 수 있다. 또한, 특표평11-511926호 공보(미국 특허 제5905769호 공보)에는, 이들 기능을 실현하는 회로의 일례가 개시되어 있다.
본 발명의 목적은, T.M.D.S. 링크에서의 리시버에 있어서, 회로 규모를 저감시킬 수 있는 신규한 알고리즘을 사용한 스큐 조정 회로 및 스큐 조정 방법을 제공하는 것에 있다.
또한 본 발명의 다른 목적은, 그와 같은 리시버에 있어서, 수신 데이터에 있 어서의 캐릭터의 경계를 검출하여 소정 비트 수의 데이터 단위를 복원하거나, 데이터 채널간의 스큐를 검출하여 데이터의 위상을 맞출 수 있는 데이터 동기 회로 및 데이터 동기 방법을 제공하는 것에 있다.
이상의 과제를 해결하기 위해, 본 발명은 직렬 데이터를 오버 샘플링함으로써 얻어진 오버 샘플 데이터를 수신하고, 오버 샘플 데이터의 비교 처리를 행하며, 그 비교 결과에 기초하여 직렬 데이터의 천이점을 추정하여, 오버 샘플링 포인트 중에서 직렬 데이터의 샘플링 포인트를 선택하기 위한 선택 신호를 출력하는 샘플링 포인트 선택부와, 오버 샘플 데이터와 상기 선택 신호를 수신하고, 상기 선택 신호에 의해 선택되는 샘플링 포인트에서의 오버 샘플 데이터를, 직렬 데이터의 샘플 데이터로서 출력하는 데이터 리커버리부를 포함하고, 상기 샘플링 포인트 선택부가 직렬 데이터의 J 비트 구간 단위로 오버 샘플 데이터의 비교 처리를 행하여, 제1∼제N의 J비트 구간에서의 비교 처리에 의해 각각 얻어진 제1∼제N 천이점 검출 신호를 보유하고, 그 보유된 제1∼제N 천이점 검출 신호 중 적어도 2 구간분의 천이점 검출 신호가 동일한 결과를 나타낸 경우에, 동일한 결과를 나타낸 천이점 검출 신호에 기초하여 직렬 데이터의 천이점을 추정하는 스큐 조정 회로에 관한 것이다.
본 발명에 따르면, 제1∼제N 천이점 검출 신호 중 적어도 2 구간분의 천이점 검출 신호가 동일한 결과를 나타낸 경우에, 그 천이점 검출 신호에 기초하여 직렬 데이터의 천이점이 추정된다. 따라서, 블랭킹 기간에 전송되는 소정 수의 비트의 직렬 데이터가 갖는 특성을 유효하게 이용하여, 스큐 조정을 행할 수 있으므로, 스큐를 조정하기 위한 알고리즘이나 회로를 간소화할 수 있다.
여기서, 본 발명에서는 블랭킹 기간에 전송되는 동기 캐릭터에만 기초하여 스큐 조정을 행하도록 해도 된다.
또한 본 발명에서는, 상기 직렬 데이터는 픽셀 데이터가 전송되는 기간에서는 그 천이가 최소화되는 데이터이고, 동기 캐릭터가 전송되는 블랭킹 기간에서는, 상기 제1∼제N J비트 구간 중 적어도 2 개소의 J비트 구간에서 모든 천이 패턴이 나타나는 데이터이어도 된다.
또한 본 발명에서는, 상기 샘플링 포인트 선택부가, 오버 샘플 데이터를 보유하는 데이터 보유부와, 직렬 데이터의 J 비트 구간 단위로 오버 샘플 데이터의 비교 처리를 행하여, 천이점 검출 신호를 출력하는 천이점 검출부와, 직렬 데이터의 제1∼제N의 J 비트 구간에서의 비교 처리에 의해 얻어진 제1∼제N 천이점 검출 신호를 보유하고, 그 보유된 제1∼제N 천이점 검출 신호 중, 적어도 2 구간분의 천이점 검출 신호가 동일 결과를 나타낸 경우에, 동일 결과를 나타낸 천이점 검출 신호에 기초하여 직렬 데이터의 천이점을 추정하여, 샘플링 포인트의 위상의 선택 신호를 출력하는 천이점 추정부와, 복수의 샘플링 포인트에 대응한 복수의 상태를 갖고, 상기 위상 선택 신호에 기초하여 상태를 천이시켜, 현재의 상태에 대응하는 샘플링 포인트의 선택 신호를 출력하는 상태 머신을 포함하여도 된다.
또한 본 발명에서는, 상기 상태 머신이 적어도 4개의 상태를 갖도록 해도 된다.
또한 본 발명은, 직렬 데이터를 오버 샘플링함으로써 얻어진 오버 샘플 데이터를 수신하고, 오버 샘플 데이터의 비교 처리를 행하며, 그 비교 결과에 기초하여 직렬 데이터의 천이점을 추정하여, 오버 샘플링 포인트 중에서 직렬 데이터의 샘플링 포인트를 선택하기 위한 선택 신호를 출력하는 샘플링 포인트 선택부와, 오버 샘플 데이터와 상기 선택 신호를 수신하고, 상기 선택 신호에 의해 선택되는 샘플링 포인트에서의 오버 샘플 데이터를, 직렬 데이터의 샘플 데이터로서 출력하는 데이터 리커버리부를 포함하고, 블랭킹 기간에 전송되는 소정 수의 비트의 직렬 데이터 중에 J비트 구간의 모든 천이 패턴이 적어도 두개 검출된 것을 조건으로, 스큐 조정을 행하는 스큐 조정 회로에 관한 것이다.
본 발명에 따르면, 블랭킹 기간에 전송되는 소정 수의 비트의 직렬 데이터가 갖는 특성을 유효하게 이용하여 스큐 조정을 행할 수 있으며, 스큐를 조정하기 위한 알고리즘이나 회로를 간소화할 수 있다.
또한 본 발명은, 직렬 데이터를 오버 샘플링함으로써 얻어진 오버 샘플 데이터를 수신하고, 오버 샘플 데이터의 비교 처리를 행하며, 그 비교 결과에 기초하여 직렬 데이터의 천이점을 추정하여, 오버 샘플링 포인트 중에서 직렬 데이터의 샘플링 포인트를 선택하기 위한 선택 신호를 출력하는 샘플링 포인트 선택부와, 오버 샘플 데이터와 상기 선택 신호를 수신하고, 상기 선택 신호에 의해 선택되는 샘플링 포인트에서의 오버 샘플 데이터를, 직렬 데이터의 샘플 데이터로서 출력하는 데이터 리커버리부를 포함하고, 상기 샘플링 포인트 선택부가 1 샘플간격의 소정 수 세트의 오버 샘플 데이터의 비교 처리를 행하고, 그 비교 결과에 기초하여 직렬 데 이터의 천이점을 추정하는 스큐 조정 회로에 관한 것이다.
본 발명에 따르면, 1샘플간격의 소정 수 세트의 오버 샘플 데이터를 비교하므로, 인접하는 샘플링 포인트에서의 오버 샘플 데이터를 비교하는 것보다도 데이터의 천이점을 추측하기 쉽다. 또한, 동기 캐릭터의 특징을 이용하면, 데이터와 클럭 신호 사이의 스큐를 조정하기 위한 알고리즘이나 회로를 간소화할 수도 있다.
여기서, 본 발명에서는 상기 샘플링 포인트 선택부가 1 샘플간격의 소정 수 세트의 오버 샘플 데이터의 배타적 논리합을 구하는 소정 수의 배타적 OR 게이트를 포함하여도 된다.
또한 본 발명은, 데이터의 캐릭터 경계를 검출하고, 캐릭터 경계로 구획된 비트 열을 추출하여 출력하는 데이터 동기 회로에 있어서, 직렬 데이터에 기초하여 얻어진 병렬 데이터를 보유하고, 그 보유된 병렬 데이터 중에서 1 비트씩 시프트하면서 추출된 I 비트의 제1∼제M 비트 열을 출력하는 비트 열 출력부와, 제1∼제M 비트 열이, 블랭킹 기간에 전송되는 동기 캐릭터에 1회 또는 복수회 연속하여 일치했는지의 여부를 검출하고, 일치한 비트 열에 대응하는 검출 신호가 액티브 상태로 되는 제1∼제M 검출 신호를 출력하는 제1∼제M 검출부와, 제1∼제M 검출 신호 중 어느 하나가 액티브인 경우에는 제1∼제M 검출 신호를 제1∼제M 선택 신호로서 저장하고, 제1∼제M 검출 신호가 모두 액티브 상태가 아닌 경우에는, 이미 저장되어 있는 제1∼제M 선택 신호를 그대로 보유하는 선택 신호 저장부와, 제1∼제M 비트 열과 제1∼제M 선택 신호를 수신하고, 제1∼제M 비트 열 중에서, 대응하는 선택 신호가 액티브 상태로 되어 있는 비트 열을 선택하여 출력하는 비트 열 선택부를 포 함하는 데이터 동기 회로에 관한 것이다.
본 발명에 따르면, 1비트씩 시프트된 제1∼제M 비트 열 중 하나를 선택함으로써, 캐릭터 경계로 구획된 비트 열(소정 수의 비트의 데이터 단위)을 순차적으로 추출할 수 있다. 따라서, 배럴 시프터를 이용하지 않아도 셀렉터 등을 이용함으로써 데이터 동기 회로를 구성할 수 있다.
여기서, 본 발명에서는 상기 제1∼제M 검출부가, 제1∼제M 비트 열이 상기 동기 캐릭터와 일치하는지의 여부를, 딜레이 플립플롭과 배타적 OR 게이트와 배타적 NOR 게이트를 이용하여 검출할 수도 있다.
또한 본 발명은, 제1∼제L 직렬 데이터가 전송되는 제1∼제L 채널간의 동기를 취하는 데이터 동기 회로로서, 픽셀 데이터의 전송 기간에서 액티브 상태로 되고, 동기 캐릭터를 전송하는 블랭킹 기간에서 비액티브 상태로 되는 제1∼제L 데이터 인에이블 신호를 보유하는 보유부와, 제1 타이밍에서 보유된 제1∼제L 데이터 인에이블 신호 중 어느 하나가 비액티브 상태이고, 또한 제1 타이밍에 후속하는 제2 타이밍에서 보유된 제1∼제L 데이터 인에이블 신호 모두 액티브한 경우에, 제1 타이밍에서 보유된 제1∼제L 데이터 인에이블 신호를 제1∼제L 선택 신호로서 출력하는 선택 신호 생성부와, 제1∼제L 채널의 데이터 중, 제1∼제L 선택 신호가 액티브 상태로 된 채널의 데이터를 지연시키는 데이터 지연부를 포함하는 데이터 동기 회로에 관한 것이다.
본 발명에 따르면, 제1 타이밍에서 보유된 제1∼제L 데이터 인에이블 신호와 제2 타이밍에서 보유된 제1∼제L 데이터 인에이블 신호 사이에서 패턴 매칭을 행함 으로써, 제1∼제L 채널간의 스큐를 검출하고 있다. 따라서, 채널간의 스큐를 조정하기 위한 알고리즘이나 회로를 간소화할 수 있다.
이하, 도면에 기초하여, 본 발명의 실시예에 대하여 설명한다.
또, 이하에 설명하는 본 실시예는, 특허 청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것은 아니다. 또 본 실시예에서 설명되는 구성 모두가 본 발명의 해결 수단으로서 필수라고는 할 수 없다.
1. T.M.D.S. 링크
우선, DVI 규격에서의 T.M.D.S. 링크에 대하여 도 1, 도 2를 이용하여 설명한다.
도 1에 도시한 바와 같이, T.M.D.S.의 트랜스미터(50)에는 픽셀 데이터(BLU [7 : 0], GRN[7 : 0], RED[7 : 0])나, 컨트롤 신호(HSYNC, VSYNC, CTL0, CTL1, CTL2, CTL3, DE)나, 기준 클럭 신호 CLK가 전단의 그래픽 컨트롤러로부터 공급된다. 이 경우, 도 2에 도시한 바와 같이 데이터 인에이블 신호 DE가 액티브 상태(하이 레벨)로 되는 데이터 전송 기간에서는 픽셀 데이터가 공급된다. 또한, DE가 비액티브(로우 레벨) 상태로 되는 블랭킹 기간에서는 컨트롤 신호가 공급된다.
트랜스미터(50)에 포함되는 인코더/시리얼라이저(Encoder/Serializer : 52, 54, 56)는, 그래픽 컨트롤러로부터의 입력 스트림을 받아, 데이터의 부호화와 병렬/직렬 변환을 행한다.
이 부호화에 의해, 도 2에 도시한 바와 같이 데이터 전송 기간에서는 부호화된 픽셀 데이터 BLU, CRN, RED가, T.M.D.S. 링크의 차동 데이터의 채널 0, 1, 2를 통해 전송된다. 또한, 블랭킹 기간에서는 부호화된 컨트롤 신호 HSYNC, VSYNC, CTL0∼CTL3이 채널 0, 1, 2를 통해 전송된다. 또, 이중 링크의 T.M.D.S.에서는 차동 데이터의 채널 수는 6개(RGB가 2조)가 된다.
T.M.D.S. 링크에서는, 픽셀 데이터의 전송 기간에서는 데이터의 천이 횟수를 감소(최소화)시키는 부호화가 행해진다. 이와 같이 데이터의 천이 횟수를 감소시킴에 따라, 전송로에서의 전자파의 방사를 저감시킬 수 있다. 한편, 블랭킹 기간에서는, 천이 횟수를 증가시킨 동기 캐릭터 SCO0=0010101011, SCO1=1101010100, SC10=0010101010, SC11=1101010101이 전송된다.
구체적으로 설명하면, 이들 4개의 동기 캐릭터 SC00∼SC11을 이용하여 각 채널마다 2비트의 정보가 전송된다. 예를 들면, (VSYNC, HSYNC)=(00), (01), (10), (11)이라는 정보를 전송하는 경우에는, 각각 동기 캐릭터 SCO0, SCO1, SC10, SC11이 채널 0을 통해 전송된다.
또한 트랜스미터(50)는, 각 채널 0, 1, 2에서의 직렬 데이터의 전송과 병행하여, 각 채널 0, 1, 2에서의 전송 레이트의 1/10인 주파수를 갖는 기준 클럭 신호 CLK를 클럭 채널 C를 통해 전송한다. 즉, 기준 클럭 신호 CLK의 1 주기에서, 각 채널 0, 1, 2마다 10 비트의 데이터가 전송된다.
T.M.D.S.의 리시버(60)에 포함된 리커버리/인코더(62, 64, 66)는 채널 0, 1, 2에 의해 전송되는 직렬 데이터를 수신하여, 데이터의 리커버리와 복호화를 행한다. 또한, 리시버(60)에 포함된 채널간 얼라이먼트(68)는, 채널간의 스큐를 검출하여, 채널간에서의 데이터의 위상을 맞춘다. 그리고, 복원된 스트림을 후단의 디 스플레이 컨트롤러로 공급한다.
T.M.D.S.의 리시버(60)에는 데이터·클럭간의 스큐를 검출 및 제거하고, 올바른 데이터를 추출하는 스큐 조정 회로가 필요하게 된다. 또한, 10비트 단위의 캐릭터의 경계를 검출하여, 데이터를 캐릭터마다 구획하여 후단에 출력하는 바이트 신크로나이저(광의로는 데이터 동기 회로)가 필요하게 된다. 또한, 복수의 데이터 채널간에서의 스큐를 조정하는 채널간 신크로나이저(광의로는 데이터 동기 회로)가 필요하게 된다.
이하, 리시버(60)에 포함된 이들 스큐 조정 회로, 바이트 신크로나이저, 채널간 신크로나이저의 구체적인 구성 예에 대하여 설명한다.
2. 스큐 조정 회로
도 3에, 본 실시예의 스큐 조정 회로의 구성예를 도시한다. 이 스큐 조정 회로는, 오버 샘플링된 직렬 데이터로부터 스큐를 검출 및 제거하여, 올바른 데이터를 추출하는 회로이다. 또한 본 실시예의 스큐 조정 회로나 샘플링 포인트 선택부는, 도 3의 모든 구성 요소를 포함할 필요는 없으며, 그 일부를 생략하는 구성으로 해도 된다.
PLL 회로(100)는 수신된 기준 클럭 신호에 기초하여 체배 클럭 신호를 발생시킨다. 기준 클럭 신호의 주파수는, 각 데이터 채널에서의 전송 레이트의 1/10이고, 체배 클럭 신호의 주파수는, 각 데이터 채널에서의 전송 레이트의 3배이다. 오버 샘플링부(200)는, 이 체배 클럭 신호를 이용함으로써, 수신된 직렬 데이터에 대하여 3배(광의로는 I배)의 오버 샘플링을 실시하여, 오버 샘플 데이터(over sampled data)를 출력한다.
샘플링 포인트 선택부(300)(샘플링 위상 선택부, 위상 검출부)는 오버 샘플링부(200)로부터 오버 샘플 데이터를 수신하여, 오버 샘플 데이터의 비교 처리(배타적 논리합 등)를 행한다. 그리고, 그 비교 결과에 기초하여 직렬 데이터의 천이점을 추정하여, 오버 샘플링 포인트 중에서 직렬 데이터의 샘플링 포인트를 선택하기 위한 선택 신호를 출력한다.
데이터 리커버리부(400)(위상 조정부)는, 오버 샘플링부(200)로부터 오버 샘플 데이터를 수신함과 함께, 샘플링 포인트 선택부(300)로부터 선택 신호를 수신한다. 그리고, 선택 신호에 의해 선택되는 샘플링 포인트(샘플링 위상)에서의 오버 샘플 데이터를, 직렬 데이터의 샘플 데이터로서 출력한다. 이 때, 직렬 데이터를 병렬 데이터로 변환하여 후단의 회로(바이트 신크로나이저)로 출력한다.
샘플링 포인트 선택부(300)는, 오버 샘플링부(200)로부터의 오버 샘플 데이터를 보유하는 데이터 보유부(320)를 포함한다. 이 데이터 보유부(320)는, 직렬 데이터의 4비트 구간(광의로는 J 비트 기간으로, J는 4 이상의 정수로 할 수 있음)에 걸쳐 오버 샘플링된 데이터(샘플링 값)를 취득한다. 직렬 데이터에 대하여 3배(I 배)의 오버 샘플링이 실시되어 있기 때문에, 직렬 데이터의 4 비트(J 비트)에 대하여 12점(I×J 점)의 오버 샘플 데이터가 취득된다. 데이터 보유부(320)는 이 12점 외에 직전(직후라도 됨)의 2점(H 점)을 부가한 14점의 오버 샘플 데이터를 보유한다. 이 때문에 데이터 보유부(320)는 14비트의 플립플롭으로 구성되어 있다.
샘플링 포인트 선택부(300)는 천이점 검출부(330), 천이점 추정부(340), 상태 머신(370)을 포함한다.
여기서 천이점 검출부(330)는, 데이터 보유부(320)에서 보유된 오버 샘플 데이터(14 비트)에 기초하여 직렬 데이터의 천이점을 검출한다. 보다 구체적으로는, 직렬 데이터의 4비트(J 비트) 구간 단위로 오버 샘플 데이터의 비교 처리(논리적 배타합 등)를 행하고, 그 비교 처리에 의해 얻어진 천이점 검출 신호(예를 들면 3 비트)를 출력한다.
2. 1 천이점 검출부
도 4에, 천이점 검출부(330)의 구성예를 도시한다. 또한 도 4의 B3', C3'은, 도 3에서 데이터 보유부(320)의 출력으로부터 입력으로 귀환되는 2 비트(전단의 최종 2비트)에 상당한다. 한편, A0, B0, C0, …A3, B3, C3은 데이터 보유부(320)에 입력되는 12 비트에 상당한다.
도 4의 천이점 검출부(330)는 직렬 데이터에서의 오버 샘플 데이터 SD0∼SD13을 1샘플간격으로 입력하여 배타적 논리합을 구하는 배타적 OR 게이트(이하에서는, 「EXOR 게이트」라고도 함 : 301∼312)를 포함한다. 또한, 이들 EXOR 게이트(301∼312)의 출력에 기초하여 천이점 검출 신호 DETβγ, DETγα, DETαβ를 생성하는 검출 신호 생성부(전체 천이 패턴 검출부 : 332, 334, 336)를 포함한다.
더 구체적으로 설명하면, 검출 신호 생성부(332)는 간극 β+γ에 데이터 천이점이 존재하는지의 여부를 검출하는 EXOR 게이트(301, 304, 307, 310)의 출력 G βγ0∼Gβγ3을 수신하여, 천이점 검출 신호 DETβγ을 출력한다. 검출 신호 생성부(334)는 간극 γ+α에 직렬 데이터의 천이점이 존재하는지의 여부를 검출하는 EXOR 게이트(302, 305, 308, 311)의 출력 Gγα0∼Gγα3을 수신하여, 천이점 검출 신호 DETγα를 출력한다. 검출 신호 생성부(336)는 간극 α+β에 직렬 데이터의 천이점이 존재하는지의 여부를 검출하는 EXOR 게이트(303, 306, 309, 312)의 출력 Gαβ0∼Gαβ3을 수신하여, 천이점 검출 신호 DETαβ를 출력한다.
천이점 검출부(330)의 동작에 대하여, 도 5, 도 6을 참조하면서 설명한다.
도 5는, 3 종류의 샘플링 위상 A, B, C 중 샘플링 위상 C가 인접하는 두개의 데이터 천이점의 거의 중앙에 위치하는 상태를 도시하고 있다.
이러한 상태에서는, 간극 β+γ의 양단의 샘플링 위상 B와 A에서의 오버 샘플 데이터의 배타적 논리합을 구하는 EXOR 게이트(301, 304, 307, 310)의 출력 Gβγ0∼Gβγ3은 「0」이 된다.
또한, 간극 γ+α의 양단의 샘플링 위상 C과 B에서의 오버 샘플 데이터의 배타적 논리합을 구하는 EXOR 게이트(302, 305, 308, 311)의 출력 Gγα0∼G7α3은「1」이 된다.
또한, 간극 α+β의 양단의 샘플링 위상 A와 C에서의 오버 샘플 데이터의 배타적 논리합을 구하는 EXOR 게이트(303, 306, 309, 312)의 출력 Gαβ0∼Gαβ3은「1」이 된다.
이들 EXOR 게이트의 출력에 기초하여, 데이터 천이점이 간극 α에 존재하는 것을 알 수 있다. 이러한 점으로부터, 직렬 데이터를 검출하기 위해 선택해야 할 적절한 샘플링 위상은 C인 것이 판명된다.
도 6은, 3 종류의 샘플링 위상 A, B, C 중 샘플링 위상 B가 데이터 천이점의 근방에 위치하는 상태를 도시하고 있다.
이러한 상태에서는, 간극 β+γ의 양단의 샘플링 위상 B와 A에서의 오버 샘플 데이터의 배타적 논리합을 구하는 EXOR 게이트(301, 304, 307, 310)의 출력 Gβγ0∼Gβγ3의 값과, 간극 γ+α의 양단의 샘플링 위상 C과 B에서의 오버 샘플 데이터의 배타적 논리합을 구하는 EXOR 게이트(302, 305, 308, 311)의 출력 Gγα0∼Gγα3의 값은 1 또는 0으로서, 어느 값이 출력될지는 정해지지 않는다(이와 같이 값이 정해지지 않은 출력을「X」라고 함).
또한, 간극 α+β의 양단의 샘플링 위상 A와 C에서의 오버 샘플링 데이터의 배타적 논리합을 구하는 EXOR 게이트(303, 306, 309, 312)의 출력 Gαβ0∼Gαβ3은 「1」이 된다.
도 6의 상태에서는, 데이터의 내용에 의해서는 출력 Gβγ(Gβγ0∼Gβγ3) 와 출력 Gγα(Gγα0∼Cγα3)이 모두 「0」이 되는 것도 생각할 수 있다. 그러나, 출력 Gαβ(Gαβ0∼Gαβ3)가 「1」이 되면, 직렬 데이터의 천이점이 간극 α 또는 β에 존재하는 것을 알 수 있다. 이러한 점으로부터, 직렬 데이터를 검출하기 위해 선택하여야 할 적절한 샘플링 위상은 C 또는 A인 것이 판명된다. 이상의 것을, 발생할 수 있는 모든 경우에 대하여 정리한 것이, 도 7에 도시한 관계이다.
그런데, 적은 샘플에 기초하여 데이터 천이점을 판단하는 것은 위험하다. 따라서, 천이점 검출 결과가 소정의 데이터 길이에 걸쳐 일치한 경우에, 처음으로 스큐 조정을 행하는 것이 바람직하다. 이러한 필터 동작을 행하기 위해, 본 실시예에서는 영상 신호의 블랭킹 기간에 전송되는 동기 캐릭터를 이용한다. 픽셀 데이터에서는 천이 횟수가 저감되는 데 비하여, 동기 캐릭터에서는 천이 횟수가 많아지도록 설정되어 있다. 이러한 동기 캐릭터를 이용함으로써, 알고리즘을 간략화하여, 회로의 게이트 수가 커지지 않도록 할 수 있다. 또한, 동기 캐릭터에서는 신호의 상승과 하강이 거의 같은 수로 나타나므로, 이들 공평한 측정에 기초하여 천이점을 검출할 수 있다.
구체적으로 설명하면 도 2에서 이미 설명한 바와 같이, 블랭킹 기간에서는 동기 캐릭터 SC00=0010101011, SC01=1101010100, SC10=0010101010, SC11=1101010101 중 어느 하나가 전송된다. 예를 들면 (VSYNC, HSYNC)=(0, 1)이라는 정보를 전송하는 경우에는 SC01이 전송된다. 또한, (VSYNC, HSYNC)=(1, 0)이라는 정보를 전송하는 경우에는 SC10이 전송된다.
그리고 본원 발명자는, 블랭킹 기간 중에 전송되는 연속한 20 비트(소정 수의 비트. J×N 비트)에는, 이하와 같은 특성이 있는 것을 확인하였다. 즉, 동기 캐릭터의 어느 비트로부터 시작되는 20 비트라도, 그 20 비트 중에는 4비트 구간의 전체 천이 패턴 「0101」 또는 「1010」(더 정확하게는「01010」또는 「10101」)이 반드시 2 개소 이상에 존재한다는 특성을 확인하였다.
이 모양을, 도 8, 도 9에 도시한다. 도 8은, 동기 캐릭터 SC01=1101010100에 의해 구성되는 10종류의 20 비트를 도시한 도면이다. 또한 도 9는 동기 캐릭터 SC11=1101010101에 의해 구성되는 10종류의 20 비트를 도시한 도면이다. 다른 두 개의 동기 캐릭터 SC00, SC10에 의해 구성되는 20비트에 대해서는, 도 8, 도 9의 각 비트를 반전시켜 생각하면 된다.
예를 들면 도 8의 (1)은, 그 1비트째부터 동기 캐릭터 SC01이 시작되는 20 비트이다. 이 경우에는, E1, E2로 표시한 바와 같이 4 비트 구간의 전체 천이 패턴「0101」이 20 비트 중에 2 개소 존재하고 있다.
또한 도 8의 (2)는, 그 2 비트째부터 동기 캐릭터 SC01이 시작되는 20비트이다. 이 경우에도, E3, E4로 표시한 바와 같이 4비트 구간의 전체 천이 패턴 「1010」이 20 비트 중에 2 개소 존재하고 있다.
마찬가지로, 도 8의 (3)∼(10)이나 도 9(1)∼(10)의 경우에도, 그 20 비트 중 4비트 구간의 전체 천이 패턴이 반드시 2 개소 이상 존재하고 있다.
그래서 본 실시예에서는, 우선 도 4의 검출 신호 생성부(332, 334, 336)가 4 비트(J 비트) 구간의 전체 천이 패턴(비트 I와 비트 I+1의 논리 값이 서로 다른 값으로 되는 교번 패턴)을 검출하고 있다. 즉, 직렬 데이터의 4비트 구간에서, 그 4 비트가 전체 천이 패턴인 경우에는, 4 개소에서 동일한 천이점이 검출될 것이다. 본 실시예에서의 AND 방식(제1 방식)의 검출 신호 생성부(332, 334, 336)는 직렬 데이터의 4(J) 비트 구간의 4(J) 개소에서 동일한 천이점이 검출된 경우에, 적절한 천이점이 검출되었다고 판단한다. 그리고 검출 신호 생성부는 천이점 검출 신호 DETβγ, DETγα, DETαβ를 「1」(액티브)로 한다.
도 10a에 AND 방식의 검출 신호 생성부의 구성예를 도시한다. 이 검출 신호 생성부는, 입력 I0∼I3이 모두 「1」(액티브)일 경우에 출력 Q가 「1」이 되고, 그 밖의 경우에는 Q는 「0」(비액티브)이 된다.
예를 들면, AND 방식의 경우, 도 4의 검출 신호 생성부(332)는 Gβγ0∼Gβγ3가 모두 「1」일 때에, DETβT=1을 출력한다. 마찬가지로, 검출 신호 생성부(334)는 Gγα0∼Gγα3가 모두 「1」일 때에 DETγα=1을 출력한다. 또한, 검출 신호 생성부(336)는 Gαβ0∼Gαβ3가 모두 「1」일 때에 DETαβ=1을 출력한다.
또, 도 10b에 3이상 방식(제2 방식)의 검출 신호 생성부의 구성예를 도시한다. 이 검출 신호 생성부는 입력 I0∼I3 중 적어도 3개가 「1」일 경우에 출력 Q가「1」이 되고, 그 밖의 경우에는 Q는「0」이 된다. 즉, 3 이상 방식의 검출 신호 생성부에서는, 직렬 데이터의 4 비트 구간의 3 개소 이상에서 동일한 천이점이 검출된 경우에, 적절한 천이점이 검출되었다고 판단하고, 천이점 검출 신호를 「1」(액티브)로 한다.
2. 2 천이점 추정부
이어서 도 3의 천이점 추정부(340)에 대하여 설명한다.
천이점 추정부(340)는, 천이점 검출부(330)로부터의 천이점 검출 신호(도 4의 DETβγ, DETγα, DETαβ)를 수신하여, 천이점을 추정한다. 그리고, 추정 결과에 기초하여 샘플링 위상의 선택 신호를 생성하고, 상태 머신(370)으로 출력한다.
이 경우, 천이점 검출부(330)에 포함된 검출 신호 생성부(332, 334, 336)가 AND 방식(도 10a), 3 이상 방식(도 10b) 중 어느 방식을 채용하는지에 따라, 천이 점의 추정 결과는 다르게 된다.
예를 들면 도 10a의 AND 방식의 검출 신호 생성부를 채용한 경우에는, 도 11a와 같이 천이점이 추정된다. 또, 천이점의 추정 결과로부터, 어떤 샘플링 위상을 선택할지는 도 7에 도시한 방식에 따라 행해진다.
케이스 1에서는, F1, F2로 표시한 바와 같이 간극 γ+α 및 간극 α+β의 각각에서 4개의 천이점이 검출된다. 한편, 간극 β+γ에서는 천이점은 검출되지 않는다. 따라서, 천이점 검출부(330)로부터의 천이점 검출 신호는 DETγα= DETαβ= 1, DETβγ=0이 된다. 그 때문에, 간극 γ+α에 천이점이 있고, 또한 간극 α+β에도 천이점이 있다고 판단된다. 따라서, 이 경우에는 천이점이 간극 α에 존재한다고 추정되고, 선택해야 할 적절한 샘플링 위상(위상 선택 신호)은 C가 된다.
케이스 2에서는, F3으로 표시한 바와 같이 간극 γ+α에서 4개의 천이점이 검출된다. 한편, 간극 α+β에서 검출되는 천이점은 3개로서, 4개가 아니다. 마찬가지로, 간극 β+γ에서는 4개의 천이점은 검출되지 않는다. 따라서, 천이점 검출 신호는 DETγα=1, DETαβ=DETβγ=0이 된다. AND 방식에서는, 4 개소에서 동일한 천이점이 검출된 경우에 해당 간극에 천이점이 있다고 판단한다. 따라서, 이 경우에는 천이점이 간극 γ+α에 존재한다고 추정되고, 선택해야 할 적절한 샘플링 위상은 B 또는 C가 된다. 실제로는 간극 α에서 3회 천이하고, 간극 γ에서 1회 천이하고 있으므로, 샘플링 위상으로는 C가 본래 바람직하지만, 간극 γ+α에 천이점이 있다고 판단하고 있으므로, 샘플링 위상 B와 C 중 어느 것을 선택해야 할지는 판단할 수 없다.
케이스 3에서는, F4로 표시한 바와 같이 간극 γ+α에서 4개의 천이점이 검출된다. 한편, 그 밖의 간극 α+β, β+γ에서는 4개의 천이점이 검출되지 않는다. 따라서, 천이점 검출 신호는 DETγα=1, DETαβ=DETβγ=0이 된다. 따라서, 이 경우에는, 천이점이 간극 γ+α에 존재한다고 추정되고, 선택해야 할 적절한 샘플링 위상은 B 또는 C가 된다.
케이스 4에서는, 간극 γ+α, α+β, β+γ 중 어디에서도 4개의 천이점이 검출되지 않는다. 따라서, 천이점 검출 신호는 DETγα= DETαβ= DETβγ=0이 된다. 따라서, 이 경우에는 4개의 천이점이 검출된 간극이 없었으므로, 적절한 샘플링 위상으로서 선택해야 할 것은 존재하지 않는다.
한편, 도 10b의 3 이상 방식의 검출 신호 생성부를 채용한 경우에는, 도 11b와 같이 천이점이 추정된다.
케이스 5에서는, F5, F6으로 표시한 바와 같이 간극 γ+α 및 간극 α+β 각각에서 4개의 천이점이 검출되기 때문에, DETγα=DETαβ=1, DETβγ=0이 된다. 즉, 이들 간극에서 3개 이상의 천이점이 검출되므로, 간극 γ+α에 천이점이 있고, 또한 간극 α+β에도 천이점이 있다고 판단된다. 따라서, 이 경우에는 천이점이 간극 α에 존재한다고 추정되고, 선택해야 할 적절한 샘플링 위상은 C가 된다.
케이스 6에서는, F7, F8로 표시한 바와 같이 간극 γ+α에서 4개의 천이점이 검출되고, 간극 α+β에서 3개의 천이점이 검출되기 때문에, DETγα=DETαβ=1, DETβγ=0이 된다. 즉, 이들 간극에서 3개 이상의 천이점이 검출되므로, 간극 γ+α에 천이점이 있고, 또한 간극 α+β에도 천이점이 있다고 판단된다. 따라서, 이 경우에는, 천이점이 간극 α에 존재한다고 추정되고, 선택해야 할 적절한 샘플링 위상은 C가 된다.
케이스 7에서는, F9로 표시한 바와 같이 간극 γ+α에서 4개의 천이점이 검출되고, 그 밖의 간극 α+β, β+γ에서는 천이점이 검출되지 않기 때문에, DETγα=1, DETαβ=DETβγ=0이 된다. 따라서, 이 경우에는 천이점이 간극 γ+α에 존재한다고 추정되고, 선택해야 할 적절한 샘플링 위상은 B 또는 C가 된다.
케이스 8에서는, F10, F11로 표시한 바와 같이 간극 γ+α에서 3개의 천이점이 검출되고, 간극 α+β에서도 3개의 천이점이 검출되기 때문에, DETγα=DETαβ=1, DETβγ=0이 된다. 이 때문에, 케이스 1과 마찬가지로, 간극 γ+α에 천이점이 있고, 또한 간극 α+β에도 천이점이 있다고 판단된다. 따라서, 이 경우에는 천이점이 간극 α에 존재한다고 추정되고, 선택하여야 할 적절한 샘플링 위상은 C가 된다.
천이점 추정부(340)는, 선택하여야 할 적절한 샘플링 위상을 찾아낸 경우에는, 그 샘플링 위상을 선택시키는 위상 선택 신호를 상태 머신(370)으로 출력한다. 한편, 선택해야할 적절한 샘플링 위상을 찾아내지 못한 경우에는, 현재의 샘플링 위상을 유지시키는 위상 선택 신호를 상태 머신(370)으로 출력한다.
이어서, 천이점 추정부(340)의 구체적인 구성 예에 대하여 도 3을 이용하여 설명한다.
천이점 추정부(340)는 직렬 데이터의 4비트 구간에서의 비교 처리에 의해 얻 어진 천이점 검출 신호(DETγα, DETαβ, DETβγ)를 5 구간(N 구간)에 걸쳐 보유된다. 보다 구체적으로는, 도 3에 도시한 바와 같이, 천이점 추정부(340)는 직렬 접속된 보유부(3 비트의 플립플롭 : 341, 342, 343, 344, 345)를 포함한다. 그리고, 이들 보유부(341∼345)는 제1∼제5의 4 비트 구간(제1∼제N의 J 비트 구간)에서 얻어진 제1∼제5 천이점 검출 신호(제1∼제N 천이점 검출 신호)를 각각 보유한다. 그리고, 이들 제1∼제5 천이점 검출 신호를 데이터 보유부(15비트의 플립플롭 : 350)에 병렬로 공급한다. 이에 따라, 데이터 보유부(350)에는 직렬 데이터의 4 비트 구간에서의 3 비트의 천이점 검출 신호가 5 구간분(직렬 데이터 20 비트분)에 걸쳐 축적된다.
이 축적된 5 구간분의 천이점 검출 신호는 판정부(360)로 공급된다. 그리고, 판정부(360)는, 공급된 5 구간분의 천이점 검출 신호 중 적어도 2 구간분의 천이점 검출 신호가 동일 결과를 나타낸 것을 조건으로, 동일 결과를 나타낸 천이점 검출 신호에 기초하여 직렬 데이터의 천이점을 추정한다. 그리고, 그 추정 결과에 기초하여 위상 선택 신호를 생성하여, 상태 머신(370)으로 출력한다.
즉, 도 8, 도 9에서 이미 설명한 바와 같이, 블랭킹 기간에서 전송되고, 동기 캐릭터를 포함하는 연속한 20 비트(J×N비트)에는, 4 비트 구간의 전체 천이 패턴이 적어도 2 개소 존재한다고 하는 특성이 있다. 본 실시예에서는 이러한 특성을 이용하여 스큐 조정을 행하고 있다.
예를 들면 도 12a에 도시한 20 비트(도 8의 (1)에 상당)에서는, 제2, 제4의 4 비트 구간이 전체 천이 패턴이 되고, 제2, 제4 천이점 검출 신호가 동일 결과가 된다. 따라서, 이 경우에는 적어도 2 구간분의 천이점 검출 신호가 동일한 결과를 보였다는 조건을 만족하므로, 판정부(360)는 이들 제2, 제4 천이점 검출 신호에 기초하여 위상 선택 신호를 생성하여, 상태 머신(370)으로 출력한다.
또한, 도 12b에 도시한 20비트(도 8의 (5)에 상당)에서는, 제3, 제5의 4비트 구간이 전체 천이 패턴이 되고, 제3, 제5 천이점 검출 신호가 동일 결과가 된다. 따라서, 이 경우에도 적어도 2 구간분의 천이점 검출 신호가 동일 결과를 보였다는 조건을 만족하므로, 판정부(360)는 이들 제3, 제5 천이점 검출 신호에 기초하여 위상 선택 신호를 생성하여, 상태 머신(370)으로 출력한다.
한편, 적어도 2 구간분의 천이점 검출 신호가 동일 결과를 보였다는 조건을 충족시키지 못한 경우에는, 판정부(360)는 현재의 샘플링 위상을 유지시키는 위상 선택 신호를 상태 머신(370)으로 출력한다. 즉, 판정부(360)는 이 경우의 천이점 검출 신호를 후단의 회로에 전송하지 않도록 필터 처리를 행한다.
이러한 기준으로 판정부(360)가 판정함으로써, 블랭킹 기간에 전송되는 데이터(동기 캐릭터)에만 기초하여 스큐 조정을 행할 수 있게 된다(샘플링 위상을 변화시킴).
예를 들면, 특표평11-511926호 공보(미국 특허 제5905769호 공보)의 종래예에서는, 블랭킹 기간에 전송되는 동기 캐릭터뿐만 아니라 데이터 전송 기간에 전송되는 픽셀 데이터에도 기초하여 스큐 조정을 행하고 있다.
그러나, 천이 횟수가 최대화되지 않은 픽셀 데이터에서는, 천이 횟수가 적은 데다가, 신호의 상승과 하강의 횟수가 다른 경우가 있다. 이러한 신호 상태의 픽 셀 데이터로 스큐 조정을 행하면, 신호의 상승과 하강을 공평하게 취급할 수 없게 된다. 또한, 천이 횟수가 최대가 아니고, 예를 들면 「1」이 연속하고 「0」이 1 비트만 전송되고, 다시 「1」로 복귀되는 신호 상태에서는, 차동 신호의 진폭이 변동하는 사태도 발생한다. 이 때문에, 종래예의 스큐 조정 회로에서는, 스큐 조정 후의 샘플링 위치가 올바른 위치에서 어긋날 가능성이 있다.
이것에 대하여 본 실시예에서는, 블랭킹 기간에 전송되는 동기 캐릭터에만 기초하여 스큐 조정을 행하도록 되어 있고, 이 동기 캐릭터에서는 천이 횟수가 최대화되어, 신호의 상승 횟수와 하강 횟수의 비율이 1로, 보다 근접하게 된다. 따라서, 신호의 상승과 하강의 공평한 측정에 기초하여 천이점을 검출할 수 있다. 또한, 천이 횟수가 최대화되어 있으므로, 차동 신호의 진폭 변동이 최소가 되는 부분에서 샘플링을 행할 수 있다. 이상으로부터, 본 실시예에서는 안정적이고 올바른 스큐 조정이 가능해진다.
도 13에 판정부(360)의 구성예를 도시한다.
보유부(341, 342, 343, 344, 345)에 순차적으로 보유된 제1∼제5 천이점 검출 신호 DETγα0∼DETαβ0, DETγα1∼DETαβ1, DETγα2∼DETαβ2, DETγα3∼DETαβ3, DETγα4∼DETαβ4는 데이터 보유부(350)에 보유된다. 그리고, 데이터 보유부(350)는 이들이 보유된 천이점 검출 신호를 재배열하여, 2-of-5 검출부(361, 362, 363)로 출력한다. 즉 2-of-5 검출부(361, 362, 363)에는, 각각 DETγα0∼DETγα4, DETβγ0∼DETβγ4, DETαβ0∼DETαβ4가 입력된다.
여기서 2-of-5 검출부(동기 캐릭터 검출부 : 361∼363)는, 도 14에 도시한 바와 같이 입력 I0∼I4 중 두개 이상이 「1」(액티브)일 경우에 출력 Q가 「1」이 되고, 그 밖의 경우에는 Q가 「0」(비액티브)이 되는 회로이다.
예를 들면 도 12a와 같이, 제2의 4비트 구간의 제2 천이점 검출 신호 DETγα1∼DETαβ1과, 제4의 4 비트 구간의 제4 천이점 검출 신호 DETγα3∼DETαβ3이 동일 결과를 보인 경우를 생각한다. 즉, 예를 들면 DETTα1=DETγα3=1이고, DETβγ1=DETβγ3=0이고, DETαβ1=DETαβ3=1이었다고 한다.
이 경우에는, 도 13의 2-of-5 검출부(361)의 출력 ASγα=1이 되고, 2-of-5 검출부(362)의 출력 ASβγ=0이 되고, 2-of-5 검출부(363)의 출력 ASαβ=1이 된다. 따라서, 도 7에 도시한 판단 기준에 의해, 천이점이 존재하는 간극은 α인 것이 추정되고, 선택하여야 할 샘플링 위상은 C가 된다.
이와 같이 2-of-5 검출부(361∼363)에 의한 필터 처리를 행함으로써, 적어도 2 구간분의 천이점 검출 신호가 동일한 결과를 보인 경우에만, 그 천이점 검출 신호가 후단의 회로로 전송되게 된다.
도 13의 필터부(364)는, 천이점 추정 신호 ASγα, ASβγ, ASαβ의 각각이 2회(광의로는 2회 이상) 연속하여 일치한 경우에, 그 ASγα, ASβγ, ASαβ를 올바르다고 판단하여, ASγα', ASβγ', ASαβ'로서 출력한다.
도 15에 필터부(364)의 구성예를 도시한다. 도 15의 필터부에서는, 클럭 신호 CLK의 제1 타이밍에서 플립플롭 FF0∼FF2에 보유된 I0∼13과, 다음 제2 타이밍에서 FF0∼FF2에 보유된 I0∼I3이 모두 「1」(액티브)인 경우에, 출력 Q0∼Q3이「1」이 된다. 예를 들면 CLK의 제1 타이밍에서 ASγα=1, ASβγ=0, ASαβ=1이고, 또한 제2 타이밍에서도 ASγα=1, ASβγ=0, ASαβ=1인 경우에는, ASγα'=1, ASβγ'=0, ASαβ'=1이 된다.
도 13의 위상 선택 신호 생성부(366)는, 천이점 추정 신호 ASγα', ASβγ', ASαβ'를 수신하여, 샘플링 위상의 선택 신호 SELC, SELB, SELA를 출력한다. 여기서, SELC, SELB, SELA는, 각각 샘플링 위상 C, B, A를 선택시키는 신호이다.
도 16a에 위상 선택 신호 생성부(366)의 구성예를 도시하고, 그 진리치 표를 도 16b에 도시한다. 이 진리치 표는 도 7에 대응하는 것이다. 예를 들면 ASαβ'=1, ASβγ'=0, ASγα'=1인 경우에는, 간극 α에 천이점이 존재한다고 추정되기 때문에, 샘플링 위상 C를 선택하는 SELC가「1」이 된다.
도 13의 필터부(368)는 위상 선택 신호 SELA, SELB, SELC의 각각이 2회(광의로는 2회 이상) 연속하여 일치한 경우에, 그 SELA, SELB, SELC를 올바르다고 판단하여, SELA', SELB', SELC'로서 출력한다. 이 필터부(368)는 도 15와 같은 구성이 된다.
또, 도 13에서, 필터부(364, 368) 중 어느 하나 또는 모두를 설치하지 않은 구성으로 해도 된다.
2. 3 상태 머신
이어서 도 3의 상태 머신(370)에 대하여 설명한다. 이 상태 머신(370) 은, 복수의 샘플링 포인트에 대응한 복수(예를 들면 4 이상)의 상태를 갖는다. 그리고, 판정부(360)로부터의 위상 선택 신호에 기초하여 상태를 천이시켜, 현재의 상 태에 대응하는 샘플링 포인트의 선택 신호를, 데이터 리커버리부(400)에 출력한다.
도 17에 상태 머신(370)의 구성예(상태 천이도)를 도시한다. 도 17에서는, 7개의 샘플링 포인트 C0, A1, B1, C1, A2, B2, C2에 대응하는 7개의 상태가 있다. 즉, 샘플링 포인트 C1(회로의 전원 투입 후 또는 리세트 후의 초기 상태의 상태)를 중심으로 하여, 전후 3개의 샘플링 포인트까지의 조정이 가능하게 되어 있다.
상태 머신(370)의 동작에 대하여, 도 17, 도 18을 참조하면서 설명한다.
상태 머신(370)에서, 예를 들면 현재의 상태가 샘플링 포인트 B1이라고 한다. 이 경우에, 샘플링 위상 A가 적절하다고 하는 선택 신호(SELA=1, SELB=0, SELC= 0)가 판정부(360)로부터 입력되면, 도 17의 G1로 표시한 바와 같이 이웃한 샘플링 포인트 A1의 상태로 이행한다.
한편, 샘플링 위상 A 또는 B가 적절하다고 하는 선택 신호(SELA=1, SELB=1, SELC=0)가 입력되거나, 샘플링 위상 B가 적절하다고 하는 선택 신호(SELA=0, SELB=1, SELC=0)가 입력되거나, 샘플링 위상 B 또는 C가 적절하다고 하는 선택 신호(SELA=0, SELB =1, SELC=1)가 입력된 경우에는, G2로 표시한 바와 같이 현재의 상태인 샘플링 포인트 B1을 유지한다.
또한 샘플링 위상 C가 적절하다고 하는 선택 신호(SELA=0, SELB=0, SELC=1)가 입력되면, G3으로 표시한 바와 같이 이웃한 샘플링 포인트 C1의 상태로 이행한다. 만일, 샘플링 위상 C 또는 A가 적절하다고 하는 선택 신호(SELA=1, SELB=0, SELC=1)가 입력된 경우에도, G3으로 표시한 바와 같이 7개의 샘플링 포인트의 중심 방향측에 인접한 샘플링 포인트 C1을 선택하는 상태로 이행하는 것이 타당하다. 또한, 위상 선택 신호가 SELA=0, SELB=0, SELC=0인 경우, 즉 적절한 샘플링 위상을 찾아내지 못한 경우에는, 현재의 상태를 유지한다. 이와 같이 함으로써, 상태 머신(370)은, 이전의 상태를 참조하면서 현재의 샘플링 포인트의 상태를 결정하고, 선택해야 할 샘플링 포인트를 지정하는 선택 신호를 생성하여, 데이터 리커버리부(400)로 출력한다.
또, 상태 머신(370)은 도 17의 구성에 한정되지 않고 다양한 변형 실시가 가능하다. 예를 들면 도 19에 상태 머신(370)의 다른 구성예를 도시한다. 도 19에서는, 4개의 샘플링 포인트 C0, A1, B1, C1에 대응하는 4개의 상태가 있다. 즉, 샘플링 포인트 A1(회로의 전원 투입 후 또는 리세트 후의 초기 상태의 상태)을 중심으로 하여, 앞에 하나, 뒤에 두개의 샘플링 포인트까지의 조정이 가능하게 되어 있다.
2. 4 데이터 리커버리부
이어서 도 3의 데이터 리커버리부(400)에 대하여 설명한다. 이 데이터 리커버리부(400)는, 샘플링 포인트 선택부(300)의 상태 머신(370)으로부터의 샘플링 포인트의 선택 신호(C0, A1, B1, C1, A2, B2, C2)와, 오버 샘플링부(200)로부터의 오버 샘플 데이터를 수신한다. 그리고 선택 신호에 의해 지정되는 샘플링 포인트에서의 오버 샘플 데이터를, 직렬 데이터의 샘플 데이터로서 출력하고, 데이터의 리커버리를 행한다.
도 20에 데이터 리커버리부(400)의 구성예를 도시한다.
데이터 리커버리부(400)는 데이터 보유부(410)를 포함한다. 이 데이터 보유 부(410)는, 직렬 데이터의 4비트 구간에 걸쳐 오버 샘플링된 오버 샘플 데이터를 취득한다. 직렬 데이터에 대하여 3배의 오버 샘플링이 실시되고 있기 때문에, 직렬 데이터의 4비트에 대하여 12점의 오버 샘플 데이터가 취득된다. 데이터 보유부(410)는, 이 12점에 직전의 4점을 부가한 16점의 오버 샘플 데이터를 보유하기 때문에, 16 비트의 플립플롭으로 구성되어 있다.
데이터 리커버리부(400)는 셀렉터(421, 422, 423, 424)를 포함한다. 데이터 보유부(410)에 보유된 16개 중 소정의 7개의 오버 샘플 데이터가, 이 셀렉터(421∼424)에 각각 공급된다. 각각의 셀렉터는 샘플링 포인트 선택부(300)의 상태 머신(370)이 발생한 선택 신호에 따라, 7개(광의로는 복수)의 오버 샘플 데이터 중 하나를 선택한다.
예를 들면 도 17의 상태 머신(370)의 상태(선택 신호)가 C1인 경우에는, 셀렉터(421)는 C1에 대응하는 오버 샘플 데이터를 선택하고, 직렬 데이터의 샘플 데이터로서 출력한다. 마찬가지로, 예를 들면 상태가 C0, A1, B1, A2, B2, C2인 경우에는, 셀렉터(421)는 C0, A1, B1, A2, B2, C2에 대응하는 오버 샘플 데이터를 선택하고, 직렬 데이터의 샘플 데이터로서 출력한다. 셀렉터(422, 423, 424)의 동작도 마찬가지다.
셀렉터(421∼424)로부터 출력되는 4비트분의 샘플 데이터는 직렬 접속된 보유부(4 비트의 플립플롭 : 431∼435)에 순차적으로 공급된다. 그리고 보유부(431∼435)는 입력된 4비트분의 샘플 데이터를 5구간에 걸쳐 보유하고, 데이터 보유부(440) (20 비트의 플립플롭)에 병렬로 공급한다. 이에 따라, 데이터 보유부(440)에는, 4비트의 샘플 데이터가 5 구간분(20 비트분) 축적된다. 데이터 보유부(440)로부터 출력되는 20 비트의 샘플 데이터는 셀렉터(450)에 입력되고, 전송 레이트가 2배인 10 비트의 샘플 데이터로 변환된다. 이에 따라, 전송 레이트가 기준 클럭의 주파수와 동등한 10비트의 샘플 데이터가 얻어진다.
2. 5 변형예
도 21에 천이점 검출부의 변형예를 도시한다(이하, 인접 EXOR형의 천이점 검출부라고 칭함). 도 4의 천이점 검출부(이하, 1샘플간격 EXOR형의 천이점 검출부라고 칭함)에서는, 1 샘플간격의 오버 샘플 데이터의 배타적 논리합을 구하고 있었지만, 도 21에서는 인접하는 오버 샘플 데이터의 배타적 논리합을 구하고 있다. 즉, 도 21의 천이점 검출부는, 인접하는 오버 샘플 데이터의 배타적 논리합을 구하는 12개의 EXOR 게이트(301∼312)를 포함한다. 또한, 이들 EXOR 게이트(301∼312)의 출력에 기초하여 천이점 검출 신호 DETβ, DETγ, DETα를 생성하는 검출 신호 생성부(332, 334, 336)를 포함한다.
검출 신호 생성부(332, 334, 336)의 회로 구성은, 도 10a, 도 10b와 마찬가지인 AND 방식 혹은 3 이상 방식의 구성을 채용할 수 있다.
인접 EXOR형의 천이점 검출부에서, AND 방식의 검출 신호 생성부를 채용한 경우에는 도 22a에 도시한 바와 같이 천이점이 추정된다. 한편, 3이상 방식의 검출 신호 생성부를 채용한 경우에는 도 22b에 도시한 바와 같이 천이점이 추정된다.
AND 방식의 경우인 도 11a와 도 22a를 비교하면 알 수 있듯이, 도 11a의 1샘플간격 EXOR형에서는, 케이스 1, 2, 3인 경우에 얻어지는 천이점 검출 정보를 위상 선택 정보로서 이용할 수 있다. 이것에 대하여, 도 22a의 인접 EXOR형에서는 케이스 1인 경우에 얻어지는 천이점 검출 정보밖에 이용할 수 없다. 또한 3이상 방식인 경우인 도 11b와 도 22b를 비교하면 알 수 있듯이, 도 11b의 1샘플간격 EXOR형에서는 케이스 1, 2, 3, 4인 경우에 얻어지는 천이점 검출 정보를 위상 선택 정보로서 이용할 수 있다. 이것에 대하여, 도 22b의 인접 EXOR형에서는 케이스 1, 2인 경우에 얻어지는 천이점 검출 정보밖에 이용할 수 없다.
이와 같이, 얻어진 천이점 검출 정보를 더 많이 살릴 수 있다고 하는 의미에서는, 1샘플간격 EXOR형이 더 유리하다. 예를 들면, 인접 EXOR형에서는 샘플링 포인트가 데이터 천이점에 위치하고 있는 경우에, 위상 선택 정보를 얻을 수 없는 가능성이 있다. 이것에 대하여 1샘플간격 EXOR형에서는, 도 6과 같이 샘플링 포인트가 데이터 천이점에 위치하고 있는 경우에도, 위상 선택 정보를 얻을 수 있어, 샘플링 위상을 변화시킬 수 있다.
단, 실제로 동작할 때에는, 언제까지나 데이터 천이점이 발견되지 않은 사태는 발생되기 어려우므로, 인접 EXOR형의 천이점 검출부에서도 그렇게 문제는 없다. 또한, 오버 샘플링의 레이트를 예를 들면 4배 이상으로 함으로써, 인접 EXOR형의 문제점도 해소할 수 있다.
도 23에, 인접 EXOR형의 천이점 검출부를 채용한 경우의 판정부(360)의 구성예를 도시한다. 2-of-5 검출부(361, 362, 363), 필터부(364, 368)는, 도 14, 도 15와 마찬가지인 회로 구성을 채용할 수 있다. 또한, 위상 선택 신호 생성부(366)는 천이점 추정 신호 ASγ', ASβ', ASα'를, 각각 위상 선택 신호 SELC, SELB, SELC로서 출력하는 것이면 된다.
또, 인접 EXOR형의 천이점 검출부를 채용한 경우에, 상태 머신(370)이나 데이터 리커버리부(400)는, 1샘플간격 EXOR형의 경우와 마찬가지인 구성을 채용할 수 있다.
2. 6 종래예와의 비교
이어서 본 실시예의 스큐 조정 회로와, 특표평11-511926호 공보(미국 특허 제5905769호 공보)에 개시되는 종래예의 스큐 조정 회로와의 상위점에 대하여 설명한다.
도 24a, 도 24b에 종래예의 스큐 조정 회로의 개략을 도시한다.
오버 샘플링부(20)로부터의 오버 샘플 데이터는 디지털 위상 동기 루프(DPLL : 30)에 입력된다. 이 DPLL(30)은, 위상 맞춤 윈도우(150), 위상 검출 논리 회로(152), 디지털 루프 필터(154), 위상 조정 유한 상태 머신(FSM : 156)을 포함한다. 그리고, 위상 맞춤 윈도우(150)가 포함하는 멀티플렉서(176)로부터의 출력 Q[0:11] 중 Q[1, 4, 7, 10]가 후단의 바이트 신크로나이저(32)에 입력된다.
도 24b에 도시한 바와 같이, 위상 검출 논리 회로(152)는 4개의 위상 검출 셀(180, 181, l82, 183)을 갖는다. 직렬 데이터에 대하여 3배의 오버 샘플링이 실시되어 있기 때문에, 각 위상 검출 셀에는, 직렬 데이터의 각 비트에 대하여 3개의 오버 샘플 데이터가 획득된다.
각 위상 검출 셀에서, 3개의 오버 샘플 데이터가「000」또는「111」인 경우에는, 스큐가 없다고 판단된다. 또한, 3개의 오버 샘플 데이터가「100」또는「011 」인 경우에는, 수신 데이터의 지연이라고 판단되어, 위상 검출 논리 회로(152)는 업 신호 UPF(166)를 출력한다. 한편, 3개의 오버 샘플 데이터가 「001」 또는 「110」의 경우에는, 수신 데이터의 진행이라고 판단되어, 위상 검출 논리 회로(152)는 다운 신호 DOWNF(168)를 출력한다.
디지털 루프 필터(154)는, 이들 업 신호(166), 다운 신호(168)에 기초하여 필터 처리를 행하고, 업 신호 UPT(170), 홀드 신호 HOLD(172), 다운 신호 DOWNT(174)를 FSM(156)에 출력한다. 그리고 FSM(156)의 제어에 의해 멀티플렉서(176)가 위상 맞춤 동작을 행한다.
도 24a, 도 24b의 종래예와 본 실시예의 스큐 조정 회로의 상위점은 이하와 같다.
(1) 도 24a, 도 24b의 종래예는, 멀티플렉서(176), 위상 검출 논리 회로(152), 디지털 루프 필터(154), FSM(156)으로 이루어지는 루프를 갖는 디지털 PLL (Digital Phase Locked Loop)이다. 즉 멀티플렉서(176)의 출력이, 바이트 신크로나이저(32)에 입력됨과 함께 위상 검출 논리 회로(152)로 귀환된다.
이것에 대하여 도 3의 본 실시예에는 종래예와 같은 루프가 존재하지 않는다. 즉 데이터 리커버리부(400)의 출력은, 바이트 신크로나이저에는 입력되지만, 샘플링 포인트 선택부(300)에는 귀환되지 않는다.
(2) 종래예는, 위상 맞춤 윈도우(150)를 업 신호(170)나 다운 신호(174)에 의해 진행시키거나 지연시키는 디지털 PLL의 구성으로 되어 있다. 즉 이 종래예에서는, 도 24b에 도시한 바와 같이 오버 샘플 데이터 Q[1, 4, 7, 10]가 천이점 사이 의 중심에 항상 위치하도록 위상 맞춤 윈도우(150)를 움직이고 있다.
이것에 대하여 본 실시예는, 샘플링 포인트 선택부(300)로부터의 선택 신호에 기초하여, 오버 샘플 데이터 중에서 샘플 데이터를 선택하는 구성으로 되어 있다. 즉 본 실시예에는 종래예와 같은 위상 맞춤 윈도우가 존재하지 않고, 디지털 PLL의 구성으로 되어 있지 않다.
(3) 종래예는 블랭킹 기간뿐만 아니라 픽셀 데이터의 전송 기간에서도 스큐 조정이 행해지는 구성으로 되어 있다. 즉 블랭킹 기간의 동기 캐릭터를 적극적으로 이용하여 스큐 조정을 행하는 회로 구성으로 되어 있지 않고, 도 3의 보유부(341∼345)나 도 13의 2-of-5 검출부(361∼363)와 같은 회로를 갖지 않는다.
이것에 대하여 본 실시예는, 블랭킹 기간의 동기 캐릭터에 의해 구성되는 20비트의 특성(도 8, 도 9)을 유효하게 이용하여 스큐 조정을 행하고 있다. 즉, 도 3의 보유부(341∼345)에 보유된 5 구간분(20 비트)의 천이점 검출 신호 중 적어도 2 구간분의 천이점 검출 신호가 동일 결과를 보였는지의 여부를 검출하는 2-of-5 검출부(361∼363)를 갖는다. 이에 따라 본 실시예에서는, 블랭킹 기간에 전송되는 동기 캐릭터에만 기초하여 스큐 조정을 행할 수 있게 된다. 따라서, 신호의 상승과 하강의 공평한 측정에 기초하여 천이점을 검출할 수 있어, 안정적이고 올바른 스큐 조정이 가능해진다.
(4) 종래예의 위상 맞춤 윈도우(150)는, 「위상을 진행시킨다」, 「위상을 지연시킨다」, 「위상을 변화시키지 않는다」라는 3개의 상태의 조정밖에 할 수 없다. 이 때문에, 클럭 데이터 사이의 스큐가 직렬 데이터의 1/3 비트 이상으로 되 거나, 「위상을 진행시킨다」로부터 「위상을 지연시킨다」로 상태가 변화하거나, 「위상을 진행시킨다」로부터 「위상을 지연시킨다」로 상태가 변화하는 사태가 생긴다. 이에 따라, 1 비트분의 샘플링 에러가 생긴다.
이것에 대하여 본 실시예에서는 도 17, 도 19에 도시한 바와 같이 상태 머신(370)은 4 이상의 상태를 조정할 수 있다. 따라서, 샘플링 에러가 생기는 확률을 종래예에 비교하여 낮출 수 있다.
3. 바이트 신크로나이저
이어서, 본 실시예의 바이트 신크로나이저(데이터 동기 회로)에 대하여 설명한다.
데이터 채널과 클럭 채널간에 존재하는 스큐로 인하여, 클럭 신호의 위상에 대하여 어느 타이밍에서 10비트마다의 데이터 단위가 수신되는지가 확정되지 않는다는 문제가 있다. 그래서, 바이트 신크로나이저는 수신 데이터에서의 캐릭터의 경계를 검출하여, 10 비트마다의 데이터 단위를 복원한다. 캐릭터의 경계를 검출하는 단서는, 픽셀 데이터로부터 얻을 수 없다. 그러나, 화상 신호의 블랭킹 기간에서 송신되는 동기 캐릭터를 디코드함으로써, 캐릭터의 구획 위치를 특정할 수 있다.
블랭킹 기간에서는 동기 캐릭터 SC00=0010101011, SC01=1101010100, SC10=0010101010, SC11=1101010101 중 어느 하나가 전송된다. 어느 한 동기 캐릭터에서도, 최초의 2 비트는 동일한 값이고, 제3번째의 비트로부터 제9번째의 비트까지는 교대로 변화하는 값으로 되어 있다. 따라서, 이들 동기 캐릭터를 검출하는 것은 용이하다. 화상 신호의 블랭킹 기간에서는 직렬 데이터의 어느 한 위치에서, 동기 캐릭터가 반드시 검출된다.
도 25에, 본 실시예의 바이트 신크로나이저의 구성예를 도시한다.
비트열 출력부(508)는, 직렬 데이터에 기초하여 얻어진 병렬 데이터를 보유하고, 그 보유된 병렬 데이터 중에서 1 비트씩 시프트하면서 추출된 10비트(I비트)의 비트 열 D[0 : 9], D[1 : 10], …, D [9 : 18](제1∼제M 비트 열)을 출력한다.
더 구체적으로 설명하면, 도 3의 스큐 조정 회로로부터 출력되는 10 비트의 병렬 데이터는 비트 열 출력부(508)가 포함하는 데이터 보유부(510)(10 비트의 플립플롭)로 공급된다. 데이터 보유부(510)의 출력은 다시 데이터 보유부(520)(10 비트의 플립플롭)에 입력되어, 데이터 보유부(510 및 520)에 2세트의 10비트 병렬 데이터가 보유된다. 그리고 데이터 보유부(510 및 520)로부터 19 비트의 병렬 데이터가 추출되어, 데이터 보유부(530)(19비트의 플립플롭)로 공급된다.
그리고 데이터 보유부(530)로부터는 1 비트씩 어긋난 10 종류의 10비트의 비트 열 D[0:9]∼D[9:18]이, 검출부(541∼550)(동기 캐릭터 검출부)와 비트 열 선택부(590)로 공급된다.
검출부(541∼550)(제1∼제M 검출부)는 비트 열 D[0:9]∼D[9:18](제1∼제M 비트 열)이 블랭킹 기간에 전송되는 동기 캐릭터에 1회 또는 복수회 연속하여 일치했는지의 여부를 검출한다. 그리고, 일치한 비트 열에 대응하는 검출 신호가 액티브 상태로 되는 검출 신호 DET0∼DET9(제1∼제M 검출 신호)를 출력한다.
도 26에 검출부(541∼550)의 구성예를 도시한다. 검출부 각각은 딜레이 플 립플롭(551)을 이용함으로써, 9 비트 단위의 검출을 복수회 병행하여 행한다. 즉, 1회째(제1 타이밍)의 검출에서, 9비트의 데이터 D0∼D8에 대하여, (D0 XNOR D1) AND(D1 EXOR D2) AND (D2 EXOR D3)… AND (D7 EXOR D8)의 값을 구하고, 그 값이 「1」이 되면, 10 비트의 비트 열과 동기 캐릭터가 일치한다고 판단한다. 그리고, 검출부(541∼550)는 입력된 비트 열과 동기 캐릭터와의 일치를 2회(광의로는 복수회) 검출한 경우에는 「1」을 출력한다. 한편, 입력된 비트 열과 동기 캐릭터와의 일치를 연속하여 2회(복수회) 검출할 수 없었던 경우에는 「0」을 출력한다.
이와 같이 딜레이 플립플롭(551)을 이용하면, 배타적 NOR 게이트(552) 및 배타적 OR 게이트(553∼559)를 1세트만 설치해도 충분하여, 2세트 설치할 필요가 없게 되므로, 회로를 소규모화할 수 있다.
검출부(541∼550)로부터의 검출 신호 DET0∼DET9는 도 25의 선택 신호 저장부(582)로 입력된다. 이 선택 신호 저장부(582)는, 검출 신호 DET0∼DET9 중 어느 하나가 「1」(액티브)인 경우에는, 검출 신호 DET0∼DET9를 선택 신호 SEL0∼SEL9로서 저장한다. 한편, 검출 신호 DET0∼DET9의 어느 하나가 「1」이 아닌 경우에는, 이미 저장되어 있는 선택 신호 SEL0∼SEL9를 그대로 보유한다.
더 구체적으로 설명하면, 검출 신호 DET0∼DET9는 OR 게이트(560)와 셀렉터(570)로 공급된다. OR 게이트(560)는, 검출 신호 DET0∼DET9의 논리합을 구하여, DET0∼DET9 중 어느 하나가 「1」일 때에 「1」을 출력한다.
저장부(580)(10 비트의 플립플롭)에 접속된 셀렉터(570)는 OR 게이트(560)의 출력이 「1」인 경우에는, 검출부(541∼550)로부터의 검출 신호 DET0∼DET9를 선택 하여 출력하고, 「0」인 경우에는 저장부(580)에 저장되어 있는 선택 신호 SEL0∼SEL9를 선택하여 출력한다. 그리고, 셀렉터(570)로부터 출력된 신호는 저장부(580)에 저장된다.
비트 열 선택부(590)(셀렉터)는 비트 열 D[0:9]∼D[9:18]와 선택 신호 SEL0∼SEL9를 수신하고, 비트 열 D[0:9]∼D[9:18] 중에서 대응하는 선택 신호가 「1」(액티브)로 되어 있는 비트 열을 선택하여 출력한다. 예를 들면 SEL0=1일 때에는 D [0 : 9]를 선택하고, SEL1=1일 때에는 D[1:10]를 선택하고, 이와 같이 하여 SEL9=1일 때에는 D[9:18]를 선택한다.
이와 같이 본 실시예의 바이트 신크로나이저는, 배럴 시프터에 의한 시프트 조작이 아니고, 비트 열 선택부(590)에 의한 선택 조작에 의해, 비트 열 D[0:9]∼D[9:18] 중 어느 하나를 추출한다. 그리고, 추출된 비트 열을 바이트 동기 데이터(10 비트마다의 데이터 단위)로 하여, 후단의 채널간 신크로나이저로 출력하고 있다.
4. 채널간 신크로나이저
이어서, 본 실시예의 채널간 신크로나이저(데이터 동기 회로)에 대하여 설명한다.
3개의 데이터 채널간에 존재하는 스큐로 인하여, 바이트 신크로나이저로부터 출력되는 바이트 동기 데이터가, 3개의 데이터 채널간에서 최대 1 바이트분 어긋나 있을 가능성이 있다. 채널간 신크로나이저는 이러한 데이터 채널간에서의 스큐를 조정하기 위한 것이다.
채널간 신크로나이저에서도 바이트 신크로나이저와 마찬가지로, 화상 신호의 블랭킹 기간에서의 동기 캐릭터를 이용하여 스큐를 검출한다. 각 데이터 채널에서 송신되는 데이터는, 동기 캐릭터와, 부호화된 픽셀 데이터를 포함하고 있다. DVI 규격에 따르면, 동기 캐릭터가 전송되는 블랭킹 기간에서 데이터 인에이블 신호(이하, 「DE 신호」라고도 함)가 로우 레벨(비액티브)이 되고, 픽셀 데이터의 전송 기간에서 DE 신호가 하이 레벨(액티브)이 된다(도 2 참조). 그래서, DE 신호의 상승 또는 하강의 타이밍에 기초하여, 이들 데이터 채널간에서의 스큐를 검출할 수 있다.
종래에는, 임의의 데이터 채널(채널 0으로 함)의 DE 신호가 상승하였을 때에 다른 데이터 채널의 DE 신호를 검출하고, 다른 데이터 채널 중 어느 하나에서 DE 신호가 로우 레벨이면, 채널 0의 DE 신호를 지연시키는 알고리즘이 이용되었다.
한편, 본 실시예에서는, 3 채널분의 DE 신호를 하나의 보유부(플립플롭)에 입력하여 그 전후의 변화를 관측하고, 패턴 매칭에 의해 어느 채널의 데이터를 지연시킬지를 결정하도록 하고 있다.
도 27을 참조하면서, 본 실시예의 채널간 신크로나이저에서 행해지는 패턴 매칭에 대해 설명한다.
각 채널의 데이터에 대하여, 그 데이터가 픽셀 데이터인지 동기 캐릭터인지를 구별하기 위해 이용되는 데이터 인에이블 신호(DE 신호)는 동기 캐릭터가 검출되었을 때에 「0」이 되고, 동기 캐릭터가 검출되어 있지 않을 때에 「1」이 된다. 3개의 데이터 채널에 대한 DE 신호를 DE0, DE1, DE2로 한다. 그리고, 제1 타이밍( 제1 기준 클럭 기간)에서 입력된 것을 DE0(t0)∼DE2(t0)로 표시하고, 다음 제2 타이밍(제2 기준 클럭 기간)에서 입력된 것을 DE0(t1)∼DE2(t1)로 표시한다.
도 27과 같이 DE0(t0)∼DE2(t0) 중 어느 하나가 「0」이고, 또한 DE0(t1)∼DE2(t1)가 모두 「1」이 되는 상태는, 가장 지연되어 있는 채널의 DE 신호가 상승한 타이밍에 상당한다.
케이스 A에서는 DE0(t0)∼DE2(t0)가 모두 「0」이기 때문에, 3개의 채널의 DE 신호의 타이밍이 맞추어져 있는 것을 알 수 있었다. 이러한 경우에는, 선택 신호 S0, S1, S2로서 전부 「0」을 출력한다. 이에 따라, 각 데이터 채널에서 지연되어 있지 않은 쪽의 데이터가 선택된다.
케이스 B에서는, DE0(t0)이 「1」이고, DE1(t0)과 DE2(t0)가 「0」이기 때문에, 채널 0의 데이터의 타이밍이 진행하고 있는 것을 알 수 있었다. 이러한 경우에는, 선택 신호 S0으로서 「1」을 출력하고, 선택 신호 S1과 S2로서 「0」을 출력한다. 이에 따라, 채널 0에서, 지연되어 있는 쪽의 데이터가 선택되고, 채널 1과 2에서, 지연되어 있지 않은 쪽의 데이터가 선택된다. 이하 마찬가지로, 케이스 C에서는 채널 1의 데이터가 지연되고, 케이스 D에서는 채널 2의 데이터가 지연된다.
케이스 E에서는, DE0(t0)이「0」이고, DE1(t0)과 DE2(t0)이 「1」이기 때문에, 채널 1과 2의 타이밍이 진행하고 있는 것을 알 수 있었다. 이러한 경우에는, 선택 신호 S0로서 「0」을 출력하고, 선택 신호 S1과 S2로서 「1」을 출력한다. 이에 따라, 채널 0에서, 지연되어 있지 않은 쪽의 데이터가 선택되고, 채널 1과 2에서, 지연되어 있는 쪽의 데이터가 선택된다. 이하 마찬가지로, 케이스 F에서는 채널 0과 2의 데이터가 지연되고, 케이스 G에서는 채널 0과 1의 데이터가 지연된다.
도 28에 본 실시예의 채널간 신크로나이저의 구성예를 도시하고, 도 29에 그 타이밍 파형도를 도시한다.
도 28에서, 보유부(600)(플립플롭(601, 602, 603))는, 각 데이터 채널에 대한 DE 신호(제1∼제L 데이터 인에이블 신호)를 클럭 CLK에 기초하여 순차적으로 보유한다.
선택 신호 생성부(608)는, 도 29의 H1로 표시한 바와 같이 제1 타이밍(t0)에서 보유된 신호 DE0(t0)∼DE2(t0) 중 어느 하나가 「0」(비액티브)이고, 또한 H2로 표시한 바와 같이 제2 타이밍(t1)에서 보유된 신호 DE0(t1)∼DE2(t1)가 모두 「1」 (액티브)인 경우에, H3으로 표시한 바와 같이 DE0(t0)∼DE2(t0)를 선택 신호 S0∼S2(제1∼제L 선택 신호)로서 출력한다.
더 구체적으로 설명하면, 보유부(600)의 출력에는 제1 타이밍(t0)에서 입력된 신호 DE0(t0)∼DE2(t0)가 존재하고, 보유부(600)의 입력에는 다음 제2 타이밍(t0)에서 입력된 신호 DE0(t1)∼DE2(t1)가 존재하고 있다.
그래서, 3 입력 NAND 게이트(610)에 의해 DE0(t0)∼DE2(t0)의 반전 논리곱을 구함과 함께, 3 입력 AND 게이트(620)에 의해 DE0(t1)∼DE2(t1)의 논리곱을 구한다. 그리고, AND 게이트(630)에 의해, NAND 게이트(610)의 출력과 AND 게이트(620)의 출력과의 논리곱을 구한다.
그리고 AND 게이트(630)의 출력이 「1」이 되면, 셀렉터(641∼643)가 DE0(t0)∼DE2(t0)를 선택하고, 선택된 DE0(t0)∼DE2(t0)을 플립플롭(651∼653)이 보유한다. 이에 따라 도 29의 H3으로 표시한 바와 같이 선택 신호 S0∼S2가 생성된다.
데이터 지연부(660)는, 채널 0∼2(제1∼제L 채널)의 데이터 중 선택 신호 S0∼S2(제1∼제L 선택 신호)가 「1」(액티브)이 된 채널의 데이터를 지연시킨다.
더 구체적으로 설명하면, 도 25의 바이트 신크로나이저로부터 출력된 3개의 채널의 바이트 동기 데이터는, 데이터 지연부(660)가 포함하는 플립플롭(661∼663)과 셀렉터(671∼673)의 제1 입력에 각각 공급된다. 플립플롭(661∼663)으로부터 출력되는 지연 데이터는 셀렉터(671∼673)의 제2 입력에 각각 공급된다. 셀렉터(671∼673)는 선택 신호 S0∼S2에 따라, 지연되어 있지 않은 데이터와 지연 데이터 중 한쪽을 각각 선택한다. 이에 따라, 도 29의 H4로 표시한 바와 같이 채널간의 스큐가 조정된 채널 동기 데이터를 얻을 수 있다.
이와 같이 본 실시예에서는, 선택 신호 S0∼S3을 생성하는 선택 신호 생성부(608)를 각 채널마다 설치하는 것은 아니고, 3개의 채널에 대하여 하나만 설치하고 있다. 이에 따라 회로의 소규모화를 도모할 수 있다.
또, 본 실시예에서는 DE 신호의 상승 타이밍을 검출하도록 했지만, DE 신호의 하강 타이밍을 검출하도록 해도 된다.
또, 본 발명은 본 실시예에 한정되지 않고, 본 발명의 요지의 범위 내에서 다양한 변형 실시가 가능하다.
예를 들면, 명세서 중의 기재에 있어서 광의의 용어(J 비트 구간, 제1∼제N의 J비트 구간, 제1∼제N 천이점 검출 신호, 데이터 보유부 등)로서 인용된 용어(4 비트 구간, 제1∼제5의 4비트 구간, 제1∼제5의 천이점 검출 신호, 플립플롭 등)는 명세서 중의 다른 기재에서도 광의의 용어로 치환할 수 있다.
또한, 본 발명의 스큐 조정 회로, 데이터 동기 회로는, 도 3, 도 25, 도 28에 도시한 구성에 한정되지 않고, 다양한 변형 실시가 가능하다. 예를 들면 도 3, 도 25, 도 28의 구성 요소의 일부를 생략하거나, 그 접속 관계를 변경해도 된다. 혹은, 데이터의 비트 폭 등을 변경해도 된다.
또한 본 실시예에서는, DVI 규격에서의 스큐 조정 기법이나 데이터 동기 기법에 본 발명을 적용한 경우에 대해 설명했지만, 본 발명은 이것에 한정되지 않는다. 예를 들면 DVI 규격과 유사한 사상에 기초하는 규격이나 DVI를 발전시킨 규격에서의 스큐 조정 방법이나 데이터 동기 방법에도 본 발명은 적용할 수 있다.
따라서, 본 발명에 따르면, 블랭킹 기간에 전송되는 소정 수의 비트의 직렬 데이터가 갖는 특성을 유효하게 이용하여 스큐 조정을 행할 수 있으므로, 스큐를 조정하기 위한 알고리즘이나 회로를 간소화할 수 있다.
또한 본 발명에 따르면, 1비트씩 시프트된 제1∼제M 비트 열 중 하나를 선택함으로써, 캐릭터 경계로 구획된 비트 열(소정 수의 비트의 데이터 단위)을 순차적으로 추출할 수 있으므로, 배럴 시프터를 이용하지 않아도 셀렉터 등을 이용함으로써 데이터 동기 회로를 구성할 수 있다.
또한 본 발명에 따르면, 제1 타이밍에서 보유된 제1∼제L 데이터 인에이블 신호와 제2 타이밍에서 보유된 제1∼제L 데이터 인에이블 신호 사이에서 패턴 매칭을 행하여, 제1∼제L 채널간의 스큐를 검출함으로써, 채널간의 스큐를 조정하기 위한 알고리즘이나 회로를 간소화 할 수 있다.

Claims (22)

  1. 직렬 데이터를 오버 샘플링함으로써 얻어진 오버 샘플 데이터를 수신하고, 상기 오버 샘플 데이터의 비교 처리를 행하며, 그 비교 결과에 기초하여 상기 직렬 데이터의 천이점을 추정하여, 오버 샘플링 포인트 중에서 상기 직렬 데이터의 샘플링 포인트를 선택하기 위한 선택 신호를 출력하는 샘플링 포인트 선택부와,
    상기 오버 샘플 데이터와 상기 선택 신호를 수신하고, 상기 선택 신호에 의해 선택되는 샘플링 포인트에서의 상기 오버 샘플 데이터를, 상기 직렬 데이터의 샘플 데이터로서 출력하는 데이터 리커버리부를 포함하며,
    상기 직렬 데이터는,
    픽셀 데이터가 전송되는 기간에서는, 그 천이가 최소화되고, 동기 캐릭터가 전송되는 블랭킹 기간에서는, 제1∼제N의 J비트 구간 중 적어도 2 개소의 J 비트 구간에서 전체 천이 패턴이 나타나는 데이터이며,
    상기 샘플링 포인트 선택부는,
    상기 직렬 데이터의 J 비트 구간 단위로 상기 오버 샘플 데이터의 비교 처리를 행하고,
    상기 제1∼제N의 J 비트 구간에서의 비교 처리에 의해 각각 얻어진 제1∼제N 천이점 검출 신호를 보유하며,
    상기 직렬 데이터의 적어도 2 개소의 J 비트 구간에서 상기 전체 천이 패턴이 나타나는 것으로, 상기 제1∼제N 천이점 검출 신호 중 적어도 2 구간분의 천이점 검출 신호가 동일한 결과를 보인 경우에, 그 동일 결과를 보인 천이점 검출 신호에 기초하여 상기 직렬 데이터의 천이점을 추정하는 것을 특징으로 하는 스큐 조정 회로.
  2. 제1항에 있어서,
    상기 블랭킹 기간에 전송되는 동기 캐릭터에만 기초하여 스큐 조정을 행하는 것을 특징으로 하는 스큐 조정 회로.
  3. 삭제
  4. 제1항 내지 제2항 중 어느 한 항에 있어서,
    상기 샘플링 포인트 선택부가,
    오버 샘플 데이터를 보유하는 데이터 보유부와,
    직렬 데이터의 J비트 구간 단위로 오버 샘플 데이터의 비교 처리를 행하여, 천이점 검출 신호를 출력하는 천이점 검출부와,
    직렬 데이터의 제1∼제N의 J 비트 구간에서의 비교 처리에 의해 얻어진 제1∼제N 천이점 검출 신호를 보유하고, 그 보유된 제1∼제N 천이점 검출 신호 중 적어도 2 구간분의 천이점 검출 신호가 동일한 결과를 보인 경우에, 그 동일 결과를 보인 천이점 검출 신호에 기초하여 직렬 데이터의 천이점을 추정하여, 샘플링 포인트 위상의 선택 신호를 출력하는 천이점 추정부와,
    복수의 샘플링 포인트에 대응한 복수의 상태를 갖고, 상기 위상 선택 신호에 기초하여 상태를 천이시켜, 현재의 상태에 대응하는 샘플링 포인트의 선택 신호를 출력하는 상태 머신을 포함하는 것을 특징으로 하는 스큐 조정 회로.
  5. 청구항 4에 있어서,
    상기 상태 머신이, 적어도 4개의 상태를 갖는 것을 특징으로 하는 스큐 조정 회로.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 스큐 조정 방법에 있어서,
    직렬 데이터를 오버 샘플링함으로써 얻어진 오버 샘플 데이터의 비교처리를, 상기 직렬 데이터의 제1∼제N의 J비트 구간에서 J비트 구간 단위로 행하는 단계 - 상기 직렬 데이터는, 픽셀 데이터가 전송되는 기간에서는, 그 천이가 최소화되고, 동기 캐릭터가 전송되는 블랭킹 기간에서는, 상기 제1∼제N의 J비트 구간 중 적어도 2 개소의 J비트 구간에서 전체 천이 패턴이 나타나는 데이터임 - ;
    상기 직렬 데이터의 적어도 2 개소의 J 비트 구간에서 상기 전체 천이 패턴이 나타나는 것으로, 상기 제1∼제N의 J비트 구간에서의 비교 처리에 의해 각각 얻어진 제1∼제N 천이점 검출 신호 중 적어도 2 구간분의 천이점 검출 신호가 동일한 결과를 보인 경우에, 그 동일한 결과를 보인 천이점 검출 신호에 기초하여 상기 직렬 데이터의 천이점을 추정하는 단계;
    상기 추정된 천이점에 따라 오버 샘플링 포인트 중에서 상기 직렬 데이터의 샘플링 포인트를 선택하는 단계; 및
    상기 선택된 샘플링 포인트에서의 상기 오버 샘플 데이터를, 상기 직렬 데이터의 샘플 데이터로서 출력하는 단계
    를 포함하는 것을 특징으로 하는 스큐 조정 방법.
  13. 제12항에 있어서,
    상기 블랭킹 기간에 전송되는 동기 캐릭터에만 기초하여 스큐 조정을 행하는 것을 특징으로 하는 스큐 조정 방법.
  14. 삭제
  15. 제12항 내지 제13항 중 어느 한 항에 있어서,
    상기 샘플링 포인트를 선택하는 단계는,
    상기 추정된 천이점에 따라 샘플링 포인트의 위상의 선택 신호를 출력하는 단계; 및
    복수의 샘플링 포인트에 대응한 복수의 상태를 갖는 상태 머신의 상태를, 상기 위상 선택 신호에 기초하여 천이시켜, 현재의 상태에 대응하는 샘플링 포인트를 선택하는 단계
    를 포함하는 것을 특징으로 하는 스큐 조정 방법.
  16. 제15항에 있어서,
    상기 상태 머신이, 적어도 4개의 상태를 갖는 것을 특징으로 하는 스큐 조정 방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
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