KR20010072576A - 스큐에 민감하지 않은 저 전압 차동 수신기 - Google Patents

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Abstract

저 전압 차동 스윙(low-voltage differential swing)을 사용하여 데이타와 클록 신호를 전송하는 시스템에서, 데이타 신호와 클록 신호(clock signal) 간의 스큐(skew)를 교정하기 위한 장치를 개시한다. 상기 장치는, 한 실시예에서, LVDS 클록 신호를 풀 스윙 클록 신호(full-swing clock signal)로 변환하기 위한 지연 동기 루프(DLL: delay locked loop); 및 다수의 데이타 복구 채널(data recovery channels)로 구성되어 있으며, 상기 데이타 복구 채널의 각 채널은 데이타 신호에 연결되며, LVDS 변환기, 스큐 조정 회로(skew adjust circuit), 샘플러 어레이(sampler array), 위상 조정 회로(phase adjusting circuit)으로 구성된다. 다수의 클록 신호를 발생시키고, 다수의 간격(interval)에 있는 데이타를 샘플링하고, 상기 샘플을 사용하여 스큐를 제거하고, 상기 데이타 신호로부터 올바른 데이타 샘플을 검색함으로써, 지연 동기 루프와 데이타 채널 회로는 결합하여 LVDS 신호로부터 스큐를 제거한다. 또 다른 실시예에서는, 샘플러 어레이는, 데이타의 2개의 인접한 시리얼 비트 사이의 전이를 샘플링하고, 상기 샘플링된 전이에 응답하여 샘플링된 전이 데이타 신호와 록 신호를 발생시키기 위한 다수의 전이 샘플링 회로(transition sampling circuits); 데이타의 각 시리얼 비트의 중심 위치를 샘플링하고, 상기 샘플에 응답하여 중심 샘플 신호을 발생시키기 위한 다수의 중심 샘플링 회로(center sampling circuits); 및 상기 샘플러 어레이로부터 수신된 전이 데이타 신호, 록 신호 및 중심 샘플 신호에 응답하여 상기 스큐 제어 신호를 발생시키기 위한 위상 조정 회로(phase adjusting circuit)를 포함한다.

Description

스큐에 민감하지 않은 저 전압 차동 수신기{SKEW-INSENSITIVE LOW VOLTAGE DIFFERENTIAL RECEIVER}
고속 저 전압 차동 스윙(High-speed LVDS: High-speed Low Voltage Differential Swing) 인터페이스는 디스플레이 인터페이스, 특히 평면 디스플레이(flat panel display)로 널리 사용되고 있다. LVDS 인터페이스를 사용하면, 컴퓨터 시스템의 전자기 간섭(EMI: electromagnetic interference) 레벨이 현저하게 줄어들어, 컴퓨터 시스템이 현재의 상용 EMI 수용 한도 기준을 통과할 수 있게 된다. 그러나, 현재의 상용 LVDS 칩셋은 불충분한 대역폭으로 인한 문제점을 안고 있다. 예를 들어, 많은 LVDS 칩셋이 455 Mbps (65 MHz x 7)인 XGA 해상도를 지원할 수 있을 정도의 충분한 대역폭을 지원하지 못하고 있다.
요구되는 대역폭에 대한 주요한 제한의 원인은 타이밍 스큐(timing skew)이다. 스큐는 주로 케이블이나 보드 라인(board line) 길이의 불일치 때문에 주로 발생한다. 이러한 상황은 케이블 길이와 요구되는 대역폭이 증가함에 따라 더욱악화되고 있다. 스큐를 적절하게 교정하거나 관리하지 않으면, 요구되는 대역폭을 얻을 수 없다. 그러므로, 데이타와 클럭 채널(clock channel) 사이의 타이밍 스큐를 제거하고, 이에 의해, 시스템의 최대 대역폭을 증가시키고, LVDS 칩셋 사이의 호환성(compatibility)을 증가시킬 수 있는 LVDS 인터페이스에 대한 스큐 관리 체계(skew managing scheme)가 필요하다.
본 발명은 데이타 통신 시스템에 관련된 것으로, 특히 고속 링크를 통해 전송되는 디지탈 데이타를 수신하는 시스템에서의 LVDS 데이타 복구(data recovery)에 관한 것이다.
도 1은 스큐에 민감하지 않은 저 전압 차동 스윙(LVDS: Low Voltage Differential Swing) 수신기의 블록도.
도 2는 수신기의 스큐 제거 동작을 도시한 타이밍도.
도 3은 지연 동기 루프(DLL: delay locked loop)를 더 상세하게 도시한 블록도.
도 4는 데이타 채널의 블록도.
도 5a-5c는 티샘플러와 엑스샘플러 회로를 더 상세하게 도시한 블록도.
도 6a-6c는 위상 조정 회로(phase adjusting circuit)의 기능을 도시한 타이밍도.
도 7은 위상 조정 회로를 더 상세하게 도시한 블록도.
도 8a-8d는 위상 조정 회로의 구성요소들을 더 상세하게 도시한 블록도.
도 9는 스큐 조정 회로를 더 상세하게 도시한 블록도.
본 발명에 따르면, LVDS 시스템에 더 큰 대역폭을 제공하기 위한 LVDS 시스템에 대한 스큐 관리 체계가 개시된다.
저 전압 차동 스윙(low-voltage differential swing)을 사용하여 데이타와 클록 신호를 전송하는 시스템에서, 데이타 신호와 클록 신호(clock signal) 간의 스큐(skew)를 교정하기 위한 장치를 개시한다. 한 실시예에서, 상기 장치는 LVDS 클록 신호를 풀 스윙 클록 신호(full-swing clock signal)로 변환하기 위한 지연 동기 루프(DLL: delay locked loop); 및 다수의 데이타 복구 채널(data recovery channels)로 구성되어 있으며, 상기 데이타 복구 채널의 각 채널은 데이타 신호에 연결되며, LVDS 변환기, 스큐 조정 회로(skew adjust circuit), 샘플러 어레이(sampler array), 위상 조정 회로(phase adjusting circuit)으로 구성된다. 지연 동기 루프와 데이타 채널 회로는 결합하여 다수의 클록 신호를 발생시키고, 다수의 간격(interval)으로 데이타를 샘플링하고, 상기 샘플을 사용하여 스큐를 제거하고, 상기 데이타 신호로부터 올바른 데이타 샘플을 검색함으로써, LVDS 신호로부터 스큐를 제거한다.
또 다른 실시예에서는, 샘플러 어레이는, 데이타의 2개의 인접한 시리얼 비트 사이의 전이를 샘플링하고, 상기 샘플링된 전이에 응답하여 샘플링된 전이 데이타 신호와 록 신호를 발생시키기 위한 다수의 전이 샘플링 회로(transition sampling circuits); 데이타의 각 시리얼 비트의 중심 위치를 샘플링하고, 상기 샘플에 응답하여 중심 샘플 신호을 발생시키기 위한 다수의 중심 샘플링 회로(center sampling circuits); 및 상기 샘플러 어레이로부터 수신된 전이 데이타 신호, 록 신호 및 중심 샘플 신호에 응답하여 스큐 제어 신호를 발생시키기 위한 위상 조정 회로(phase adjusting circuit)를 포함한다.
도 1은 스큐에 민감하지 않은 저 전압 차동 스윙 수신기(skew-insensitive Low Voltage Differential Swing receiver)(100)의 블록도이다. 이 수신기는 클럭을 발생시키는 지연 동기 루프(DLL: delay locked loop)(104), 임계 바이어스 회로(threshold bias circuit)(148), 4개의 동등한 데이타 복구 채널(data recovery channel)(126)로 구성된다. DLL(104)은 케이블로부터 N MHz LVDS 클록 신호 RXC(127), RXCB(129)를 수신하여, 2 세트(set)의 7 위상(7-phase) N MHz 클록 TCK(0:6)(154), XCK(0:6)(158)을 발생시킨다.
각 데이타 복구 채널(126)은 케이블(132)로부터 7 x M Mbps LVDS 시리얼 데이타를 수신하고, 클록(128)과 데이타(132) 사이의 스큐를 제거하여, 상기 N MHz 클록에 의해 동기화되는 7 비트 병렬 데이타로 복구한다. 스큐를 제거하고, 데이타 복구를 수행하기 위해, 각 데이타 복구 채널(126)은 DLL(104)에 의해 발생된 TCK(0:6)(154), XCK(1:6)(158)를 사용한다. 2개의 인접한 위상 클록 신호(phase clock signals) (TCK(n)에서 TCK(n+1), XCK(n)에서 XCK(n+1)) 사이의 위상 간격(phase interval)은 1 비트 시간 간격(one bit time interval) 또는 하나의 데이타 사이클(a single data cycle)과 동일하다. XCK(n)과 TCK(n+1) 사이의 위상 간격은 1/2 비트 시간 간격 또는 1/2 데이타 사이클과 같다. 아래에서 더 상세히 설명하는 바와 같이, 스큐 제거 동작에 따라 전이 클록 신호(transition clock signals) XCK(1:6)(158)는 계속해서 2개의 인접한 시리얼 비트 사이의 전이위치(transition position)를 연속적으로 샘플링하고, 중심 클록 신호(center clock signals) TCK(0:6)(154)는 각 시리얼 비트의 정확한 중심 위치(center position)를 샘플링한다. TCK(0:6)(154)의 상승 에지(rising edge)를 사용하여 각 시리얼 비트의 정확한 중심 위치를 샘플링함으로써 7 비트의 복구된 데이타(108)를 얻는다.
도 2에 도시된 바와 같이, 초기 클록 신호(initial clock signals)(128)는 초기 데이타 신호(initial data signals)(132)와 스큐되어(skewed) 있다. 교정(correction)을 하지 않으면, 클록 신호(128)는 데이타(132)가 각 시리얼 비트의 중심 점(center point)이 아닌 다른 점들을 샘플링하도록 하게 한다. 이렇게 되면 에러가 발생하고, 최대 대역폭이 감소하게 된다. 그러나, 본 발명에 따르면, 클록(128)과 데이타(132) 간의 스큐가 교정되어져서, 최대 대역폭을 얻을 수 있게 된다. 클록 복구 신호(clock recovery signals) TCK(154)와 XCK(158)의 다수의 세트(sets)는 비트의 중심 점과 전이(transitions)에 있는 비트 스트림을 샘플링한다. 전이 샘플은 스큐 정보를 제공한다. 중심 샘플은 출력 데이타(108)를 제공한다.
도 3은 DLL(104)의 상세한 블록도이다. DLL(104)의 역할은, 발생된 모든 클록 복구 신호(154, 158)를 동기화한 후에, 다수의 클록 복구 신호(154, 158)와 록 신호(lock signal)(150)를 발생시키는 것이다. DLL(104)은 차동 CMOS 변환기(differential-to-CMOS converter)(336), 복제 스큐 회로(replica skew circuit)(332), 복제 스큐 바이어스 회로(replica skew bias circuit)(340), 지연체인(delay chain)(304), 다수의 버퍼들(308), 위상 검출기(phase detector)(316), 충전 펌프(charge pump)(324), 루프 필터(loop filter)(328), 록 검출기(lock detector)(320)로 구성된다. 차동 CMOS 변환기(336)는 케이블로부터 (차동 진폭을 가지는) LVDS 클록 신호(127, 129)를 수신하고, 이를 (CMOS 장치 동작과 호환되는) 풀 스윙 클록 신호(full swing clock signal)로 변환한다. 변환된 풀 스윙 클록 신호는 복제 스큐 회로(332)에 전송되고, 복제 스큐 회로는 각 데이타 채널(126)의 초기 상태(initial state)에서 스큐 조정 회로(skew adjust circuit)(404)와 완전히 동일한 지연을 만들어 낸다. 복제 스큐 바이어스 회로(340)는 계속해서 0.5 Vdd를 발생시키는데, 이는 복제 스큐 회로(332)의 지연을 결정한다. 복제 스큐 회로(332)는 기준 지연값(reference delay)을 발생시키고, 이 기준 지연값은 실제 스큐가 교정되는 타이밍(timing)을 제공한다. 복제 스큐 회로(332)의 출력, 즉 지연된 풀 스윙 클록 신호(305)는 지연 체인(304)의 입력으로 전송된다.
지연 체인(delay chain)(304)은 다수의 지연 장치들(delay devices)(310)로 이루어져 있다. 더 구체적으로, 지연 체인(304)은 14개의 지연 장치들(310)로 구성된다. 바람직한 실시예에서, 각 지연 장치(310)는 지연 셀(delay cell)(312)과 클록 버퍼(clock buffer)(308)로 이루어져 있다. 그러나, 신호를 지연하는 다른 방법들이 사용될 수도 있다. 클록 버퍼(308)를 통하여 풀 스윙 클록 신호(305)를 지연 체인(304)에 전달함으로써 XCK(0)를 발생시킨다. 14번째 지연 셀(312)의 출력은, 13번째 지연 셀(312)의 출력을 클록 버퍼(308)를 통해 전달함으로써, XCK(7)(218)를 발생시킨다.
위상 검출기(phase detector)(316)는 XCK(7)(218)와 XCK(0)(204)의 상승 에지를 비교한다. XCK(7)(218)의 상승 에지가 XCK(0)(204)의 상승에지보다 늦다면, 위상 검출기(316)는 UP 신호(317)를 발생시킨다. XCK(7)(218)의 상승 에지가 XCK(0)(204)의 상승에지보다 빠르면, 위상 검출기(316)는 DOWN 신호(318)를 발생시킨다.
UP 신호(317)의 수신에 응답하여, 충전 펌프(charge pump)(324)는 루프 필터(328)에 전류를 공급하여, 지연 체인(304)의 제어 전압(control voltage)을 증가시키고, 따라서, 지연 체인(304)에 의해 발생되는 총 지연을 감소시킨다. 충전 펌프 회로(324)가 DOWN 신호(318)를 받으면, 충전 펌프 회로(324)는 루프 필터(328)로부터의 전류의 크기를 감소시켜 제어 전압을 감소시키고, 따라서, 지연 체인(304)에 의해 발생되는 총 지연의 크기를 증가시킨다. 이렇게, 루프 필터(328)는 전체적인 피드백 루프(feedback loop)를 안정화시키고, XCK(0)(204)와 XCK(7)(218)의 상승 에지는 정렬되고, 도 2에 도시된 바와 같이, 동일한 간격으로 이격되어 있는 14 위상 클록(14-phase clock)이 얻어진다.
록 검출기(lock detector)(320)는 XCK(0)(204)와 XCK(7)(218) 간의 록 조건(lock-condition)을 검출하고, 그 응답으로 DLL_LOCKB 신호(322)를 발생시킨다. 한 실시예에서, XCK(0)(204)와 XCK(7)(218)의 상승 에지가 정렬되어 있지 않으면, DLL_LOCKB 신호(322)는 "1"이거나 "하이(high)"이다. XCK(0)(204)와 XCK(7)(218)의 상승 에지가 정렬된 후에는 DLL_LOCKB 신호(322)는 "0"이거나 "로(low)"이다.
도 4는 데이타 복구 채널(data recovery channel)(126)의 상세한 블록도를 도시한다. 데이타 복구 채널(126)은 차동 CMOS 변환기(differential-to-CMOS converter)(402), 스큐 조정 회로(skew adjust circuit)(404), 샘플러 어레이(sampler array)(424), 위상 조정 회로(phase adjusting circuit)(418), 초기 스큐 바이어스 회로(initial skew bias circuit)(412)로 이루어져 있다. 차동 CMOS 변환기(402)는 LVDS 시리얼 데이타 입력(LVDS serial data-in)을 풀 스윙 데이타(full-swing data)로 변환한다. 변환된 풀 스윙 데이타는 스큐 조정 회로(404)에 전송된다. 일반적으로, 스큐 조정 회로는 DLL로부터의 TCK와 XCK를 사용하여 스큐를 교정한다. 그러나, 초기 상태(initial state)에서, TCK와 XCK가 불안정한 동안에는, DLL이 록 상태(lock-state)에 도달하는데는 어느 정도 시간이 걸린다. DLL 회로(104)가 록 상태 (즉, DLL-LOCKB가 1인 동안)에 도달하기 전에, 스큐 조정 회로(4040)에 의해 발생되는 지연의 크기는 초기 스큐 바이어스 회로(412)에 의해 조절된다. 초기 상태에서, 초기 스큐 바이어스 회로(412)가 활성화되어 스큐 제어 전압(skew control voltage)(458)을 0.5 x Vdd로 만드는데, 0.5 x Vdd는 DLL 회로(104)에서의 복제 스큐 바이어스 전압(replica skew bias voltage)과 같다. 결과적으로, 초기 상태에서, 데이타 복구 채널(126)에서의 스큐 조정 회로(404)에 의해 발생되는 지연은 DLL(104)에서의 복제 스큐 회로(332)에 의해 발생되는 지연과 똑같게 된다. 그러므로, RX0(131), RX0B(133)로부터 DataIn(202)까지의 지연은 RXC(127), RXCB(129)로부터 XCK(0)(204)까지의 지연과 동일하다. 따라서, RX0(131), RX0B(133)와 RXC(127), RXCB(129) 간의 케이블스큐(cable skew)는, 초기상태에서, DataIn(202), XCK(0)(204) 간의 타이밍 스큐(timing skew) 상에 복제된다. DLL(104)이 록 상태(lock-state)(DLL_LOCKB가 '0')에 도달한 후에, 초기 스큐 바이어스 회로(412)는 디스에이블(disable)되고, 위상 조정 회로(418)는 활성화(activate)되어 클록과 데이타 경로(path) 간의 스큐를 제거한다. 이 활성 상태(active state)에서, 스큐 조정 회로(404)는 각 데이타 복구 채널(126)에 있는 위상 조정 회로(418)에 의해 제어되고, 데이타와 클록 경로 간의 스큐를 제거한다.
바람직한 실시예에서, 샘플러 어레이(sampler array)(424)는 7개의 티샘플러(Tsampler)(TS(0:6)) 회로(728, 730, 732, 734, 736, 738, 740)와 6개의 엑스샘플러(Xsampler)(XS(0:6)) 회로(729, 731, 733, 735, 737, 739)로 구성되는데, 도 7에 더 상세히 도시되어 있다. 중심 샘플링 회로(center sampling circuit), 예를 들어 티샘플러(728)는 중심 클록 신호(154)의 상승 에지에서 각 시리얼 비트의 중심 위치(center position)를 샘플링하여, 최종으로 복구된 데이타가 되는 샘플 데이타 Tout(n)(750)을 발생시킨다. 전이 샘플링 회로(transition sampling circuit), 예를 들어 엑스샘플러(729)는 XCK(n)의 상승 에지에서 2개의 인접한 시리얼 비트 사이의 전이 위치(transition position)를 샘플링하고, 전이 클록 신호(transition clock signal)(158)는 샘플링된 데이타 Xout(n)과 노페이스 조정 신호(no-phase-adjust signal) LOCK(n)을 발생시킨다. 엑스샘플러 회로(729)가 정확한 전이 위치를 샘플링하면, LOCK(n)(754)은 '1'이 되고, Xout(n)(752)는 무효화된다. 전이 클록 신호(158)가 정확한 전이 위치가 아닌 위치를 샘플링하면,LOCK(n)(754)은 '0'이 되고, Xout(n)(752)은 유효화되어, 위상 조정 회로(phase adjusting circuit)(418)에 의해 사용된다.
도 5는 티샘플러와 엑스샘플러 회로의 상세한 회로도를 도시한다. 도 5a는 티샘플러 회로(728, 730, 732, 734, 736, 738, 740)을 더욱 상세하게 도시한다. Tsampler(n) 회로는 싱글 페이스 클록킹 센스 증폭기(single-phase clocking sense amplifier)(SPCSA)(512)와 2개의 이중 상태 디-플립플롭 회로(DFF: dual-state D-Flip Flop Circuits)(514)으로 구성된다. 도 5c는 SPCSA(512)의 한 실시예를 도시한다. 클록 신호(528)가 "로(low)"이면, 트랜지스터 MP0와 MP1은 켜지고, 트랜지스터 MN0, MN1, MP0, 및 MP1으로 구성된 차동 스테이지(differential stage)에 대해 저항성 부하(resistive load)로 동작한다. 트랜지스터 MN2와 MN3가 꺼져, 트랜지스터 MP3와 MP4로 이루어진 포지티브 피드백 회로(positive feedback circuit)로부터 차동 스테이지를 격리시킨다. 트랜지스터 MP2가 켜져, OUT과 OUTB 신호를 동일하게 하고, 신호 증폭을 준비한다. DataIn(202)과 임계 전압(threshold voltage)(여기서는 ThM(166)) 간의 차이에 따라 차동 스테이지에 차동 데이타(DOUT, DOUTB)가 생긴다. 클록 신호(528)가 HIGH이면, MP0, MP1 및 MP3는 꺼진다. MN2와 MN3가 켜지고, MP3와 MP4로 이루어진 포지티브 피드백 회로는 차동 신호(DOUT, DOUTB)를 증폭하고, 풀 스윙 샘플링된 데이타(TOUT)(536)을 생성한다. Tsampler(n)에 의해 사용되는 중간 임계 전압 ThM(166)은 0.5 Vdd이고, 이 0.5 Vdd는 풀 스윙 신호에 대한 이상적인 논리 임계값이다.
바람직한 실시예에서, 전이를 샘플링하기 위한 Xsampler(n+1) 회로는 2개의SPCSA(512), 4개의 DFF(514) 및 결합 로직으로 구성되어 있다. 제1 SPCSA(512)는 저 임계 전압(low threshold voltage)(ThL)(170)을 사용하는데, ThL(170)은 0.33 Vdd이다. 제1 SPCSA(512)와 플립플롭(514)의 출력은 스큐 검출 신호(skew detecting signal)인 QL이다. 다른 SPCSA 회로(513)는 고 임계 전압(high threshold voltage)(ThH)(62)을 사용하는데, ThH(62)는 0.66 Vdd이고, 이는 플립플롭(514)를 통해서 또 다른 스큐 검출 신호인 출력 QH를 발생시킨다. 만약 XCK(n+1) 신호(532)가 2개의 인접한 시리얼 비트의 전이 위치 가까이에서 발생한다면 (즉, 데이타와 클록이 정렬되어 있으면), 제1 SPCSA(572)의 출력 QL은 '1'이고, 제2 SPCSA(572)의 출력 QH는 '0'이다. LOCK(n+1) 신호(544)는 '1'이다. 만약 XCK(n+1) 신호가 시리얼 비트의 중심 위치에 가까이 있으면 (즉, 데이타와 클록이 정렬되어 있지 않으면), QL/QH 출력은 1/1이거나 0/1이고, LOCK 신호(544)는 '0'이다. 임계 전압 ThL, ThH 및 ThM은 임계 바이어스 회로(148)에 의해 발생된다.
도 6은 티샘플러와 엑스샘플러의 동작을 더 자세히 도시한다. 도 6a는 데이타 사용자와 클록 신호(204)가 정확이 정렬되어 있는 상태를 도시한다. 이 상태에서, DataIn(202)의 샘플링된 전압 레벨이 0.66 Vdd (ThH 임계값)보다 작고, 0.33 Vdd (ThL 임계값)보다 크기 때문에, QH는 '0'이고, QL은 '1'이다. 결과적으로, LOCK(n+1) 신호는 '1'로 전이되고, XOUT(n+1)은 무효화된다. TOUT(n)과 TOUT(n+1)은 각 시리얼 비트의 중심 위치를 샘플링하고, 복구된 데이타가 된다. 도 6b는 데이타 신호(202)가 클록 신호(204)보다 빠른 상태를 도시한다. 이 상태에서는, 데이타의 샘플 전압 레벨이 ThH(170)와 ThL(162) 임계 레벨 모두보다 낮거나(또는 높기) 때문에, QH/QL 출력은 0/0이거나 1/1이다. 결과적으로, LOCK(n+1)은 '0'이 되고, XOUT(n+1)은 유효화된다. TOUT(n), XOUT(n+1), TOUT(n+1)은 100이거나 011이고, 이에 의해서 위상 조정 회로(418)는 DOWN 위상 추천 신호(phase recommendation signal)을 발생시킨다. 도 6c는 데이타 신호(20)가 클록 신호(204)보다 느린 경우를 보여준다. 이 경우에는, 데이타의 샘플링된 전압 레벨이 ThH와 ThL 임계 레벨 모두보다 높거나(또는 낮기) 때문에, QH/QL 출력은 1/1이거나 0/0이다. 결과적으로, LOCK(n+1) 신호는 '0'이 되고, XOUT(n+1)은 유효화된다. TOUT(n), XOUT(n+1), TOUT(n+1)은 110이거나 001이고, 이에 의해서 위상 조정 회로(418)는 UP 위상 추천 신호를 발생시킨다.
도 7은 위상 조정 회로(phase adjusting circuit)(418)의 상세한 블록도를 도시한다. 이러한 실시예에서는, 위상 조정 회로(418)는 위상 검출 로직 회로(phase detection logic circuit)(720), 충전 펌프(charge pump)(716), 및 루프 필터(loop filter)(712)로 구성된다. 위상 검출 로직 회로(720)는 DLL_LOCKB(322)가 '0'이 될 때 활성화된다. 위상 검출 로직 회로(720)는 Tout(0:6)(750), Xout(1:6)(752) 및 LOCK(1:6)을 수신하고, 이 신호로부터 데이타와 클록 경로 간의 스큐 상태를 결정한다. 데이타가 클록보다 빠르면, 위상 검출 회로(720)는 UP 위상 추천 신호(phase recommendation signal)(710)를 '0'으로 하고, DOWN 위상 추천 신호(711)를 '1'로 한다. 데이타가 클록보다 느리면, 위상 검출 회로(720)는 UP 위상 추천 신호(710)를 '1'로 하고, DOWN 위상 추천 신호(711)를 '0'으로 한다. 데이타와 클록 신호 사이의 스큐가 완전히 제거되면, 즉 데이타와 클록이 완전히 정렬되면, 위상 검출 로직 회로(720)는 UP 위상 추천 신호(710)를 '0'으로 하고, DOWN 위상 추천 신호(711)를 '0'으로 한다.
충전 펌프(charge pump)(716)는, UP 위상 추천 신호(710)가 '1'일 때에는 루프 필터(712)를 방전시켜서 스큐 제어 전압(skew control voltage)(458)을 줄이고, 스큐 조정 회로(404)의 지연은 줄인다. 충전 펌프(716)는, DOWN 위상 추천 신호(711)가 '1'일 때에는 루프 필터(712)를 충전시켜서 스큐 제어 전압(458)을 증가시키고 스큐 조정 회로(404)의 지연은 증가시킨다. 따라서, DataIn(202)과 XCK(0)(204) 간의 타이밍 스큐 상에 복제된 RX0(131), RX0B(133)과 RXC(127), RXCB(129) 간의 스큐가 제거된다. 결과적으로, TCK(0:6)(154)는 계속해서 각 시리얼 비트의 정확한 중심 위치를 샘플링하고, Tout(0:6)(450)은 복구된 데이타가 된다. Tout(0:6) 데이타 신호(450)는 TCK(0:6) 클록 신호(154) 각각에 의해 동기화된다. 병렬로 나열되어 있는 플립플롭(514) 스테이지를 통과한 후에, Tout(0:6)(450)은 최종 복구된 데이타 Q(0:6)(108)이 되고, Q(0:6)(108)은 TCK(2)(209)에 의해 동기화된다.
도 8a는 위상 검출 로직 회로(phase detection logic circuit)(720)를 더 상세히 도시한다. 위상 검출 로직 회로(720)는, 바람직한 실시예에서, 6개의 위상 검출 셀(phase detection cells)(PD Cell(0:6))(840, 844, 848, 852, 856, 860)과 도 8c에 도시된 바와 같이 위상 추천 UP/DOWN 펄스(phase recommendation UP/DOWN pulses)를 발생시키기 위한 스테이지로 구성된다. 도 8b에 도시된 바와 같이, PDCell(n)(864)은 TOUT(n)(536), Xout(n+1)(540), LOCK(n+1)(544), TOUT(n+1)(604)신호를 수신하고, 위상 조정 신호(phase adjust signal) UP(n)(876)과 위상 조정 신호 DOWN(n)(880)을 응답으로 발생시킨다. 상기에서 설명한 바와 같이, 데이타(202)와 클록(204) 신호가 정확히 정렬되면, LOCK(n+1) 신호(544)는 "1"이고, 이에 의해 UP(n)과 DOWN(n) 신호들(801, 803) 각각은 0/0이 된다. 데이타(202)가 클록(204)보다 빠르면, LOCK(n+1)(544)은 '0'이고, TOUT(n)(536), XOUT(n+1)(540), TOUT(n+1)(604) 신호는 각각 100이거나 011이고, 이에 의해 UP(n)과 DOWN(n) 신호들(801, 803) 각각은 0/1이 된다. 데이타(202)가 클록(204)보다 느리면, LOCK(n+1)(544)은 '0'이고, TOUT(n)(536), XOUT(n+1)(540), TOUT(n+1)(604)는 각각 110이거나 011이고, 이에 의해 UP(n)과 DOWN(n) 신호들(801)은 1/0이 된다.
UPF(884)와 DOWNF(888) 신호는, 각각 UP(0:5)(824, 826, 828, 830, 832)와 DOWN(0:5)(825, 827, 829, 831, 833) 신호들을 함께 OR 연산을 함으로써 얻어진다. 펄스 발생기(pulse generator)(892)는 계속해서 클록(204)의 매 하강 에지(falling edge)마다 펄스를 발생시킨다. DLL_LOCKB(322)가 '1'(초기 상태)일 때, UP(877)와 DOWN(878) 펄스들은 '0'으로 세트(set)되고, 이는 데이타 복구 채널(data recovery channel)(126)에 있는 위상 조정 회로(phase adjusting circuit)(418)를 디스에이블(disable)한다. DLL_LOCKB(322)가 '0'(활성 상태)이면, 펄스 발생기(892)는 활성화 되어 데이타 복구 채널(126)에 있는 위상 조정 회로(418)를 활성화한다. UPF와 DOWNF 신호들(884, 888) 중 어느 것도 발생되지 않으면, 동일한 펄스 폭(pulse widths)을 갖는 UP/DOWN 신호들(877, 878)이 발생된다. UPF 신호(884)가 발생되고, DOWNF(784)가 발생되지 않으면, UP 펄스(877)의 폭은 DOWN 펄스(878)보다 더 크게 된다.
도 9는 각 데이타 복구 채널(126)에 있는 스큐 조정 회로(404)를 도시한다. DLL_LOCKB(322)가 '0'(초기 상태)일 때, 위상 검출 로직 회로(phase detection logic circuit)(720)은 꺼지고, UP/DOWN 펄스(877,878) 모두는 앞에서 언급한 바와 같이 '0'으로 세트된다. 결과적으로, 충전 펌프(716)은 3 상태(tri-state)로 되고, 초기 스큐 바이어스 회로(412)가 활성화 되어, 스큐 제어 전압(458)은 0.5 Vdd로 세트된다. 이렇게 RX0(131), RX0B(133)로부터 DataIn(202)까지의 초기 지연은 RXC(127), RXCB(129)로부터 XCK(0)(204)까지의 지연과 똑같아 진다. 만약 RX0(131), RX0B(133)과 RX(127), RXCB(129) 사이의 보드 라인 길이와 케이블 불일치에 의해 발생하는 타이밍 스큐가 존재한다면, 초기 상태에서 동일한 타이밍 스큐가 DataIn(202)과 XCK90)(204) 사이에 복제된다. DLL(104)이 록킹 상태(locking-state)(DLL_LOCKB가 1 = 활성 상태)를 얻으면, 초기 스큐 바이어스 회로(412)는 꺼지고 3 상태(tri-state)로 된다. DataIn(202)과 XCK(0)(204) 간의 초기 타이밍 스큐에 따라, 스큐 조정 회로(418)가 활성화되고, UP/DOWN 펄스(877,878)가 발생된다. 위상 조정 회로(phase adjusting circuit)(418)는 스큐 조정 회로(404)의 지연을 재조정(back-adjust)하고, 클록과 데이타 채널 간의 초기 타이밍 스큐를 제거하여, TCK(0:6)(154)가 올바르게 각 시리얼 비트(202) (DataIn)의 정확한 중심 위치를 샘플링하도록 한다.
상기에서는 본 발명을 바람직한 실시예에 따라 기술하였지만, 본 발명은 이러한 실시예에 제한되는 것으로 해석되어서는 안된다. 본 발명이 속한 분야에서 통상의 지식을 가진 자는, 아래의 특허청구범위에 의해서만 제한되고 기술되는 본 발명의 원리와 범위에서 벗어나지 않으면서, 상기에 기술된 실시예의 구조와 형태에 많은 변경을 가할 수 있다는 것을 쉽게 알 수 있다. 예를 들어, 본 발명은 고속의 데이타 신호와 이와 연관된 클록 신호 간의 스큐를 교정하는 데에도 사용될 수 있다.

Claims (27)

  1. 고속 차동 스윙 데이타 신호(high-speed differential swing data signal)와 이와 연관된 클록 신호(clock signal) 간의 스큐(skew)를 교정하기 위한 장치에 있어서,
    상기 클록 신호에 연결되어 상기 클록 신호를 풀 스윙 클록 신호(full-swing clock signal)로 변환하고 상기 풀 스윙 클록 신호로부터 다수의 클록 복구 신호를 발생시키기 위한 지연 동기 루프(DLL: delay locked loop); 및
    상기 데이타 신호와 상기 다수의 클록 복구 신호에 각각 연결되어 있는 데이타 복구 채널들(data recovery channels)
    을 포함하고, 상기 데이타 복구 채널은
    차동 데이타 신호를 풀 스윙 데이타 신호로 변환하기 위한 변환기;
    상기 풀 스윙 데이타 신호의 스큐를 조정하기 위한 스큐 조정 회로(skew adjust circuit);
    상기 지연 동기 루프와 상기 스큐 조정 회로에 연결되어 상기 다수의클록 신호에 응답하여 상기 풀 스윙 데이타 신호를 오버샘플링(oversampling)하고 샘플링된 데이타 신호와 록 신호를 제공하기 위한 샘플러 어레이(sampler array); 및
    상기 데이타 복구 채널과 상기 스큐 조정 회로에 연결되어, 상기 샘플러 어레이로부터 수신된 상기 오버샘플링된 데이타 신호와 록 신호에 응답하여 상기 스큐 조정 회로에 전송할 스큐 제어 신호를 발생시키기 위한 위상 조정회로(phase adjusting circuit)
    를 포함하는 스큐 교정 장치.
  2. 제1항에 있어서, 상기 샘플러 어레이는
    데이타의 2개의 인접한 시리얼 비트 사이의 전이를 샘플링하고, 상기 샘플링된 전이에 응답하여 샘플링된 전이 데이타 신호와 록 신호를 발생시키기 위한 다수의 전이 샘플링 회로(transition sampling circuits);
    데이타의 각 시리얼 비트의 중심 위치를 샘플링하고, 상기 샘플에 응답하여 중심 샘플 신호을 발생시키기 위한 다수의 중심 샘플링 회로(center sampling circuits); 및
    상기 샘플러 어레이로부터 수신된 샘플링된 상기 전이 데이타 신호, 상기 록 신호 및 상기 중심 샘플 신호에 응답하여 상기 스큐 제어 신호를 발생시키기 위한 위상 조정 회로(phase adjusting circuit)
    를 더 포함하는 스큐 교정 장치.
  3. 제2항에 있어서,
    풀 스윙 데이타 신호의 이상적인 논리 임계값과 동일한 전압을 갖는 중간 임계 신호, 저 임계 신호, 고 임계 신호를 발생시키기 위한 임계 바이어스 회로(threshold bias circuit)를 더 포함하고,
    상기 중심 샘플링 회로(center sampling circuits)는 데이타의 각 시리얼 비트의 상기 샘플링된 중심 위치의 상기 전압과 중간 임계값을 비교하여 현재 스큐 신호(current skew signal)와 다음 스큐 신호(next skew signal)를 발생시키고, 상기 스큐 신호는 상기 중간 임계 신호를 초과하는 상기 샘플링된 위치의 상기 전압에 응답하여 하이(high)이며,
    상기 전이 샘플링 회로(transition sampling circuits)는 상기 샘플링된 전이 위치의 상기 전압과 상기 중간 전이를 비교하고, 상기 고 임계 전압과 상기 저 임계 전압 사이에 있는 상기 샘플링된 전압에 응답하여 록 신호를 발생시키고, 상기 샘플링된 전압에 응답하여 하이(high) 신호를 발생시키고, 상기 저 임계 신호보다 낮은 상기 샘플링된 전압에 응답하여 로(low) 신호를 발생시키는 스큐 교정 장치.
  4. 제2항에 있어서, 상기 위상 조정 회로는
    각 셀이 상기 전이 샘플링 회로 중 하나에 연결되어 록 신호와 샘플링된 전이 데이타 신호를 수신하고, 상기 중심 샘플링 회로 중 하나에 연결되어 중심 샘플 신호를 수신하며, 상기 데이타 신호가 상기 클록 신호보다 느리다는 것을 지시하는 상기 샘플 전이 데이타 신호 및 중심 샘플 신호와 노 록(no lock)을 지시하는 록 신호에 응답하여 업 페이스 조정 신호(up-phase-adjust signal)를 발생시키고, 상기 클록 신호가 상기 데이타 신호보다 느리다는 것을 지시하는 상기 전이 데이타 신호 및 중심 샘플 신호와 노 록(no lock)을 지시하는 록 신호에 응답하여 다운 페이스 조정 신호(down-phase-adjust signal)을 발생시키고, 록(lock)을 지시하는록 신호에 응답하여 노 페이스 조정 신호(no-phase-adjust signal)을 발생시키기 위한 다수의위상 검출 셀(phase detection cells); 및
    상기 다수의 위상 검출 셀에 의하여 송신된 상기 다수의 업 페이스 조정 신호, 다운 페이스 조정 신호, 및 노 페이스 조정 신호를 비교하여 위상 추천 신호를 발생시키기 위한 위상 추천 회로(phase recommendation circuit)
    를 더 포함하는 스큐 교정 장치.
  5. 저 전압 차동 스윙(LVDS) 데이타 신호와 LVDS 클록 신호 간의 스큐를 교정하기 위한 장치에 있어서,
    상기 LVDS 클록 신호에 연결되어 상기 LVDS 클록 신호를 풀 스윙 클록 신호로 변환하고 상기 풀 스윙 클록 신호로부터 다수의 클록 복구 신호를 발생시키기 위한 지연 동기 루프(DLL: delay locked loop); 및
    상기 데이타 신호와 상기 다수의 클록 복구 신호에 각각 연결되어 있는 데이타 복구 채널들(data recovery channels)
    을 포함하고, 상기 데이타 복구 채널은
    LVDS 데이타 신호를 풀 스윙 데이타 신호로 변환하기 위한 LVDS 변환기;
    상기 풀 스윙 데이타 신호의 스큐를 조정하기 위한 스큐 조정 회로(skew adjust circuit);
    상기 지연 동기 루프와 상기 스큐 조정 회로에 연결되어 상기 다수의클록 신호에 응답하여 상기 풀 스윙 데이타 신호를 오버샘플링하고 샘플링된 데이타 신호와 록 신호를 제공하기 위한 샘플러 어레이(sampler array); 및
    상기 데이타 복구 채널과 상기 스큐 조정 회로에 연결되어, 상기 샘플러 어레이로부터 수신된 상기 오버샘플링된 데이타 신호와 록 신호에 응답하여 상기 스큐 조정 회로에 전송할 스큐 제어 신호를 발생시키기 위한 위상 조정 회로(phase adjusting circuit)
    를 포함하는 스큐 교정 장치.
  6. 제5항에 있어서, 상기 샘플러 어레이는
    데이타의 2개의 인접한 시리얼 비트 사이의 전이를 샘플링하고, 상기 샘플링된 전이에 응답하여 샘플링된 전이 데이타 신호와 록 신호를 발생시키기 위한 다수의 전이 샘플링 회로(transition sampling circuits);
    데이타의 각 시리얼 비트의 중심 위치를 샘플링하고, 상기 샘플에 응답하여 중심 샘플 신호을 발생시키기 위한 다수의 중심 샘플링 회로(center sampling circuits); 및
    상기 샘플러 어레이로부터 수신된 샘플링된 상기 전이 데이타 신호, 상기 록 신호 및 상기 중심 샘플 신호에 응답하여 상기 스큐 제어 신호를 발생시키기 위한 위상 조정 회로(phase adjusting circuit)
    를 더 포함하는 스큐 교정 장치.
  7. 제6항에 있어서,
    풀 스윙 데이타 신호의 이상적인 논리 임계값과 동일한 전압을 갖는 중간 임계 신호, 저 임계 신호, 고 임계 신호를 발생시키기 위한 임계 바이어스 회로(threshold bias circuit);
    상기 중심 샘플링 회로(center sampling circuits)는 데이타의 각 시리얼 비트의 상기 샘플링된 중심 위치의 상기 전압과 중간 임계값을 비교하여 현재 스큐 신호와 다음 스큐 신호를 발생시키고, 상기 스큐 신호는 상기 중간 임계 신호를 초과하는 상기 샘플링된 위치의 상기 전압에 응답하여 하이(high)이며,
    상기 전이 샘플링 회로(transition sampling circuits)는 상기 샘플링된 전이 위치의 상기 전압과 상기 중간 전이를 비교하고, 상기 고 임계 전압과 상기 저 임계 전압 사이에 있는 상기 샘플링된 전압에 응답하여 록 신호를 발생시키고, 상기 샘플링된 전압에 응답하여 하이(high) 신호를 발생시키고, 상기 저 임계 신호보다 낮은 상기 샘플링된 전압에 응답하여 로(low) 신호를 발생시키는 스큐 교정 장치.
  8. 제6항에 있어서, 상기 위상 조정 회로는
    각 셀이 상기 전이 샘플링 회로 중 하나에 연결되어 록 신호와 샘플링된 전이 데이타 신호를 수신하고, 상기 중심 샘플링 회로 중 하나에 연결되어 중심 샘플 신호를 수신하며, 상기 데이타 신호가 상기 클록 신호보다 느리다는 것을 지시하는 상기 샘플 전이 데이타 신호 및 중심 샘플 신호와 노 록(no lock)을 지시하는 록신호에 응답하여 업 페이스 조정 신호(up-phase-adjust signal)를 발생시키고, 상기 클록 신호가 상기 데이타 신호보다 느리다는 것을 지시하는 상기 전이 데이타 신호 및 중심 샘플 신호와 노 록(no lock)을 지시하는 록 신호에 응답하여 다운 페이스 조정 신호(down-phase-adjust signal)을 발생시키고, 록(lock)을 지시하는 록 신호에 응답하여 노 페이스 조정 신호(no-phase-adjust signal)을 발생시키기 위한 다수의 위상 검출 셀(phase detection cells); 및
    상기 다수의 위상 검출 셀에 의하여 송신된 상기 다수의 업 페이스 조정 신호, 다운 페이스 조정 신호, 및 노 페이스 조정 신호를 비교하여 위상 추천 신호를 발생시키기 위한 위상 추천 회로(phase recommendation circuit)
    를 더 포함하는 스큐 교정 장치.
  9. 제5항에 있어서, 서로 직렬로 연결되고, 각 셀이 클록 신호를 1/2 데이타 사이클만큼 지연시키고, LVDS 클록 신호를 수신하여 한 세트의 중심 클록 신호와 한 세트의 전이 클록 신호를 발생시키기 위한 다수의 지연 셀(delay cells)을 더 포함하는 스큐 교정 장치
  10. 제9항에 있어서, 상기 다수의 지연 셀은
    상기 LVDS 클록 신호에 연결되어 제1 전이 클록 신호를 발생시키기 위한 제1 버퍼;
    상기 LVDS 클록 신호에 연결되어 상기 LVDS 클록 신호를 1/2 클록 사이클만큼 지연시키기 위한 제1 지연 장치;
    상기 제1 지연 장치에 연결되어 상기 지연된 클록 신호를 수신하고 제1 중심 클록 신호를 발생시키기 위한 제2 버퍼;
    상기 제1 지연 장치에 연결되어 상기 LVDS 클록 신호를 1/2 클록 사이클만큼 지연시키기 위한 제2 지연 장치; 및
    상기 제2 지연 셀에 연결되어 제2 전이 클록 신호를 발생시키기 위한 제3 버퍼를 더 포함하고,
    지연 장치들과 버퍼들이 반복해서 서로 연결되어 다수의 전이 및 중심 클록 신호를 발생시키는 스큐 교정 장치.
  11. 제9항에 있어서,
    첫번째 중심 클록 신호와 마지막 중심 클록 신호에 연결되어, 상기 클록 신호들의 상승 에지를 비교하고, 상기 첫번째 중심 클록 신호의 상기 상승 에지보다 빠른 상기 마지막 중심 클록 신호의 상기 상승 에지에 응답하여 시프트 다운(shift down) 신호를 발생시키고, 상기 첫번째 중심 클록 신호의 상기 상승 에지보다 느린 상기 마지막 중심 클록 신호의 상기 상승 에지에 응답하여 시프트 업(shift up) 신호를 발생시키는 위상 검출기(phase detector); 및
    입력은 상기 위상 검출기에 연결되고 출력은 상기 지연 셀에 연결되어, 시프트 업 또는 시프트 다운 신호를 수신함에 응답하여 상기 지연 셀의 상기 지연을 조정하기 위한 충전 펌프를 더 포함하고,
    상기 지연 셀에 의하여 제공되는 지연의 크기는 조정가능한 스큐 교정 장치.
  12. 제9항에 있어서, 첫번째 중심 클록 신호와 마지막 중심 클록 신호에 연결되어, 상기 첫번째 중심 클록 신호의 상승 에지가 상기 마지막 중심 클록 신호의 상승 에지와 동기화되어 있음을 검출함에 응답하여 록 신호를 발생시키고, 그렇지 않은 경우에는 노 록(no-lock) 신호를 발생시키기 위한 록 검출기(lock detector)를 더 포함하는 스큐 교정 장치.
  13. 제12항에 있어서, 상기 지연 동기 루프는
    입력은 상기 LVDS 클록 신호에 연결되고 출력은 상기 다수의 지연 셀에 연결되어, 상기 LVDS 클록 신호에 고정된 크기의 지연을 부가하기 위한 복제 스큐 회로(replica skew circuit)를 더 포함하고,
    상기 데이타 복구 채널은
    상기 스큐 조정 회로와 상기 록 검출 회로에 연결되어, 상기 록 검출 회로로부터 노 록(no-lock) 신호를 수신함에 응답하여 상기 스큐 조정 회로가 상기 입력 데이타 신호에 고정된 크기의 지연을 부가하도록 하기 위한 초기 바이어스 회로(initial bias circuit) ―상기 스큐 조정 회로에 의해 부가되는 지연의 상기 고정된 크기는 상기 복제 스큐 회로에 의해 부가되는 지연의 크기와 동일함―
    를 더 포함하는 스큐 교정 장치.
  14. 고속 데이타 신호와 이와 연관된 클록 신호 간의 스큐를 교정하기 위한 장치에 있어서,
    상기 클록 신호에 연결되어 상기 클록 신호로부터 다수의 클록 복구 신호를 발생시키기 위한 지연 동기 루프(DLL: delay locked loop); 및
    상기 데이타 신호와 상기 다수의 클록 복구 신호에 각각 연결되어 있는 데이타 복구 채널들(data recovery channels)
    을 포함하고, 상기 데이타 복구 채널은
    상기 풀 스윙 데이타 신호의 스큐를 조정하기 위한 스큐 조정 회로(skew adjust circuit);
    상기 지연 동기 루프와 상기 스큐 조정 회로에 연결되어 상기 다수의클록 신호에 응답하여 상기 데이타 신호를 오버샘플링하고 샘플링된 데이타 신호와 록 신호를 제공하기 위한 샘플러 어레이(sampler array); 및
    상기 데이타 복구 채널과 상기 스큐 조정 회로에 연결되어, 상기 샘플러 어레이로부터 수신된 상기 오버샘플링된 데이타 신호와 록 신호에 응답하여 상기 스큐 조정 회로에 전송할 스큐 제어 신호를 발생시키기 위한 위상 조정 회로(phase adjusting circuit)
    를 포함하는 스큐 교정 장치.
  15. 제14항에 있어서, 상기 샘플러 어레이는
    데이타의 2개의 인접한 시리얼 비트 사이의 전이를 샘플링하고, 상기 샘플링된 전이에 응답하여 샘플링된 전이 데이타 신호와 록 신호를 발생시키기 위한 다수의 전이 샘플링 회로(transition sampling circuits);
    데이타의 각 시리얼 비트의 중심 위치를 샘플링하고, 상기 샘플에 응답하여 중심 샘플 신호을 발생시키기 위한 중심 샘플링 회로(center sampling circuits); 및
    상기 샘플러 어레이로부터 수신된 샘플링된 상기 전이 데이타 신호, 상기 록 신호 및 상기 중심 샘플 신호에 응답하여 상기 스큐 제어 신호를 발생시키기 위한 위상 조정 회로(phase adjusting circuit)
    를 더 포함하는 스큐 교정 장치.
  16. 제15항에 있어서, 상기 위상 조정 회로는
    상기 전이 샘플링 회로 중 하나에 연결되어 록 신호와 샘플링된 전이 데이타 신호를 수신하고, 상기 중심 샘플링 회로에 연결되어 중심 샘플 신호를 수신하며, 상기 데이타 신호가 상기 클록 신호보다 느리다는 것을 지시하는 상기 샘플 전이 데이타 신호 및 중심 샘플 신호와 노 록(no lock)을 지시하는 록 신호에 응답하여 업 페이스 조정 신호(up-phase-adjust signal)를 발생시키고, 상기 클록 신호가 상기 데이타 신호보다 느리다는 것을 지시하는 상기 전이 데이타 신호 및 중심 샘플 신호와 노 록(no lock)을 지시하는 록 신호에 응답하여 다운 페이스 조정 신호(down-phase-adjust signal)을 발생시키고, 록(lock)을 지시하는 록 신호에 응답하여 노 페이스 조정 신호(no-phase-adjust signal)을 발생시키기 위한 위상검출 셀(phase detection cells); 및
    상기 다수의 위상 검출 셀에 의하여 송신된 상기 업 페이스 조정 신호, 다운 페이스 조정 신호, 및 노 페이스 조정 신호를 비교하여 위상 추천 신호를 발생시키기 위한 위상 추천 회로(phase recommendation circuits)
    를 더 포함하는 스큐 교정 장치.
  17. 고속 차동 스윙 데이타 신호와 이와 연관된 클록 신호 간의 스큐를 교정하기 위한 방법에 있어서,
    상기 클록 신호를 풀 스윙 클록 신호로 변환하는 단계;
    상기 풀 스윙 클록 신호로부터 다수의 클록 복구 신호를 발생시키는 단계;
    상기 차동 데이타 신호를 풀 스윙 데이타 신호로 변환하는 단계;
    오버샘플링된 데이타 신호와 록 신호를 제공하기 위해 상기 다수의 클록 신호에 응답하여 상기 풀 스윙 데이타 신호를 오버샘플링하는 단계;
    상기 오버샘플링된 데이타 신호와 록 신호에 응답하여 스큐 제어 신호를 발생시키는 단계; 및
    상기 스큐 제어 신호에 응답하여 상기 데이타 신호의 상기 스큐를 조정하는 단계
    를 포함하는 스큐 교정 방법.
  18. 제17항에 있어서, 상기 오버샘플링하는 단계는
    데이타의 2개의 인접한 시리얼 비트 사이의 전이를 샘플링하는 단계;
    상기 샘플링된 전이에 응답하여 록 신호와 샘플링된 데이타 신호를 발생시키는 단계;
    데이타의 각 시리얼 비트의 중심 위치를 샘플링하는 단계; 및
    상기 샘플에 응답하여 중심 샘플 신호를 발생시키는 단계
    를 더 포함하고,
    상기 스큐 제어 신호를 발생시키는 단계는
    상기 중심 샘플 신호, 록 신호, 및 샘플링된 전이 데이타 신호에 응답하여 스큐 제어 신호를 발생시키는 단계
    를 더 포함하는 스큐 교정 방법.
  19. 제17항에 있어서, 상기 오버샘플링하는 단계는
    풀 스윙 데이타 신호의 이상적인 논리 임계값과 동일한 전압을 갖는 중간 임계 신호, 저 임계 신호, 고 임계 신호를 발생시키는 단계;
    데이타의 각 시리얼 비트의 상기 샘플링된 중심 위치의 상기 전압을 상기 중간 임계값과 비교하여 현재 스큐 신호 및 다음 스큐 신호를 발생시키는 단계 ―상기 스큐 신호는 상기 중간 임계 신호를 초과하는 상기 샘플링된 위치의 상기 전압에 응답하여 하이(high)임―; 및
    상기 샘플링된 전이 위치의 상기 전압과 상기 중간 전이를 비교하여, 상기 중간 임계 신호의 상기 전압과 동일한 상기 샘플링된 전압에 응답하여 록 신호를발생시키고, 상기 고 임계 신호를 초과하는 상기 샘플링된 전압에 응답하여 하이(high) 신호를 발생시키고, 상기 저 임계 신호보다 낮은 상기 샘플링된 전압에 응답하여 로(low) 신호를 발생시키는 단계
    를 더 포함하는 스큐 교정 방법.
  20. 제17항에 있어서, 상기 스큐 제어 신호를 발생시키는 단계는
    상기 데이타 신호가 상기 클록 신호보다 느리다는 것을 지시하는 상기 샘플 전이 데이타 신호 및 중심 샘플 신호와 노 록(no lock)을 지시하는 록 신호에 응답하여 업 페이스 조정 신호(up-phase-adjust signal)를 발생시키는 단계;
    상기 클록 신호가 상기 데이타 신호보다 느리다는 것을 지시하는 상기 전이 데이타 신호 및 중심 샘플 신호와 노 록(no lock)을 지시하는 록 신호에 응답하여 다운 페이스 조정 신호(down-phase-adjust signal)을 발생시키는 단계;
    록(lock)을 지시하는 록 신호에 응답하여 노 페이스 조정 신호(no-phase-adjust signal)을 발생시키는 단계; 및
    상기 다수의 업 페이스 조정 신호, 다운 페이스 조정 신호, 및 노 페이스 조정 신호를 비교하여 스큐 제어 신호를 발생시키는 단계
    를 더 포함하는 스큐 교정 방법.
  21. 저 전압 차동 스윙(LVDS: low-voltage differential swing) 데이타 신호와 LVDS 클록 신호 간의 스큐를 교정하기 위한 방법에 있어서,
    상기 LVDS 클록 신호를 풀 스윙 클록 신호로 변환하는 단계;
    상기 풀 스윙 클록 신호로부터 다수의 클록 복구 신호를 발생시키는 단계;
    상기 LVDS 데이타 신호를 풀 스윙 데이타 신호로 변환하는 단계;
    오버샘플링된 데이타 신호와 록 신호를 제공하기 위해 상기 다수의 클록 신호에 응답하여 상기 풀 스윙 데이타 신호를 오버샘플링하는 단계;
    상기 오버샘플링된 데이타 신호와 록 신호에 응답하여 스큐 제어 신호를 발생시키는 단계; 및
    상기 스큐 제어 신호에 응답하여 상기 데이타 신호의 상기 스큐를 조정하는 단계
    를 포함하는 스큐 교정 방법.
  22. 제21항에 있어서, 상기 오버샘플링하는 단계는
    데이타의 2개의 인접한 시리얼 비트 사이의 전이를 샘플링하는 단계;
    상기 샘플링된 전이에 응답하여 록 신호와 샘플링된 데이타 신호를 발생시키는 단계;
    데이타의 각 시리얼 비트의 중심 위치를 샘플링하는 단계; 및
    상기 샘플에 응답하여 중심 샘플 신호를 발생시키는 단계
    를 더 포함하고,
    상기 스큐 제어 신호를 발생시키는 단계는
    상기 중심 샘플 신호, 록 신호, 및 샘플링된 전이 데이타 신호에 응답하여스큐 제어 신호를 발생시키는 단계
    를 더 포함하는 스큐 교정 방법.
  23. 제21항에 있어서, 상기 오버샘플링하는 단계는
    풀 스윙 데이타 신호의 이상적인 논리 임계값과 동일한 전압을 갖는 중간 임계 신호, 저 임계 신호, 고 임계 신호를 발생시키는 단계;
    데이타의 각 시리얼 비트의 상기 샘플링된 중심 위치의 상기 전압을 상기 고 임계값과 비교하여 현재 스큐 신호를 발생시키고, 상기 저 임계값과 비교하여 다음 스큐 신호를 발생시키는 단계 ―상기 스큐 신호는 상기 중간 임계 신호를 초과하는 상기 샘플링된 위치의 상기 전압에 응답하여 하이(high)이고, 상기 중간 임계 신호보다 작은 상기 샘플링된 위치의 상기 전압에 응답하여 로(low)임―; 및
    상기 샘플링된 전이 위치의 상기 전압과 상기 중간 전이를 비교하여, 상기 중간 임계 신호의 상기 전압과 동일한 상기 샘플링된 전압에 응답하여 록 신호를 발생시키고, 상기 고 임계 신호를 초과하는 상기 샘플링된 전압에 응답하여 하이(high) 신호를 발생시키고, 상기 저 임계 신호보다 낮은 상기 샘플링된 전압에 응답하여 로(low) 신호를 발생시키는 단계
    를 더 포함하는 스큐 교정 방법.
  24. 제21항에 있어서, 상기 스큐 제어 신호를 발생시키는 단계는
    상기 데이타 신호가 상기 클록 신호보다 느리다는 것을 지시하는 상기 샘플전이 데이타 신호 및 중심 샘플 신호와 노 록(no lock)을 지시하는 록 신호에 응답하여 업 페이스 조정 신호(up-phase-adjust signal)를 발생시키는 단계;
    상기 클록 신호가 상기 데이타 신호보다 느리다는 것을 지시하는 상기 전이 데이타 신호 및 중심 샘플 신호와 노 록(no lock)을 지시하는 록 신호에 응답하여 다운 페이스 조정 신호(down-phase-adjust signal)을 발생시키는 단계;
    록(lock)을 지시하는 록 신호에 응답하여 노 페이스 조정 신호(no-phase-adjust signal)을 발생시키는 단계; 및
    상기 다수의 업 페이스 조정 신호, 다운 페이스 조정 신호, 및 노 페이스 조정 신호를 비교하여 스큐 제어 신호를 발생시키는 단계
    를 더 포함하는 스큐 교정 방법.
  25. 고속 데이타 신호와 이와 연관된 클록 신호 간의 스큐를 교정하기 위한 방법에 있어서,
    상기 클록 신호로부터 다수의 클록 복구 신호를 발생시키는 단계;
    오버샘플링된 데이타 신호와 록 신호를 제공하기 위해 상기 다수의 클록 신호에 응답하여 상기 데이타 신호를 오버샘플링하는 단계;
    상기 오버샘플링된 데이타 신호와 상기 록 신호에 응답하여 상기 스큐 제어 신호를 발생시키는 단계; 및
    상기 스큐 제어 신호에 응답하여 상기 데이타 신호의 상기 스큐를 조정하는 단계
    를 포함하는 스큐 교정 방법.
  26. 제25항에 있어서, 상기 오버샘플링하는 단계는
    데이타의 2개의 인접한 시리얼 비트 사이의 전이를 샘플링하는 단계;
    상기 샘플링된 전이에 응답하여 록 신호와 샘플링된 데이타 신호를 발생시키는 단계;
    데이타의 각 시리얼 비트의 중심 위치를 샘플링하는 단계; 및
    상기 샘플에 응답하여 중심 샘플 신호를 발생시키는 단계
    를 더 포함하고,
    상기 스큐 제어 신호를 발생시키는 단계는
    상기 중심 샘플 신호, 록 신호, 및 샘플링된 전이 데이타 신호에 응답하여 스큐 제어 신호를 발생시키는 단계
    를 더 포함하는 스큐 교정 방법.
  27. 제26항에 있어서, 상기 스큐 제어 신호를 발생시키는 단계는
    상기 데이타 신호가 상기 클록 신호보다 느리다는 것을 지시하는 상기 샘플 전이 데이타 신호 및 중심 샘플 신호와 노 록(no lock)을 지시하는 록 신호에 응답하여 업 페이스 조정 신호(up-phase-adjust signal)를 발생시키는 단계;
    상기 클록 신호가 상기 데이타 신호보다 느리다는 것을 지시하는 상기 전이 데이타 신호 및 중심 샘플 신호와 노 록(no lock)을 지시하는 록 신호에 응답하여다운 페이스 조정 신호(down-phase-adjust signal)을 발생시키는 단계;
    록(lock)을 지시하는 록 신호에 응답하여 노 페이스 조정 신호(no-phase-adjust signal)을 발생시키는 단계; 및
    상기 다수의 업 페이스 조정 신호, 다운 페이스 조정 신호, 및 노 페이스 조정 신호를 비교하여 스큐 제어 신호를 발생시키는 단계
    를 더 포함하는 스큐 교정 방법.
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CA (1) CA2329233A1 (ko)
WO (1) WO1999055000A2 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100563160B1 (ko) * 2001-11-15 2006-03-22 세이코 엡슨 가부시키가이샤 스큐 조정 회로 및 스큐 조정 방법과 데이터 동기 회로 및 데이터 동기 방법
US9196183B2 (en) 2013-06-26 2015-11-24 Samsung Display Co., Ltd. Display device for high-speed data transmission and method of driving the same
KR20190006039A (ko) * 2016-07-25 2019-01-16 애플 인크. 무선 주파수 시간 스큐 교정 시스템들 및 방법들

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5978379A (en) 1997-01-23 1999-11-02 Gadzoox Networks, Inc. Fiber channel learning bridge, learning half bridge, and protocol
US7430171B2 (en) 1998-11-19 2008-09-30 Broadcom Corporation Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost
US6956920B1 (en) * 1999-03-22 2005-10-18 Altera Corporation Apparatus and method for low power routing of signals in a Low Voltage Differential Signaling system
CA2281236C (en) 1999-09-01 2010-02-09 Tajinder Manku Direct conversion rf schemes using a virtually generated local oscillator
US7227918B2 (en) * 2000-03-14 2007-06-05 Altera Corporation Clock data recovery circuitry associated with programmable logic device circuitry
US7333570B2 (en) 2000-03-14 2008-02-19 Altera Corporation Clock data recovery circuitry associated with programmable logic device circuitry
US6748549B1 (en) * 2000-06-26 2004-06-08 Intel Corporation Clocking an I/O buffer, having a selectable phase difference from the system clock, to and from a remote I/O buffer clocked in phase with the system clock
US6735709B1 (en) * 2000-11-09 2004-05-11 Micron Technology, Inc. Method of timing calibration using slower data rate pattern
GB2375274A (en) * 2001-03-27 2002-11-06 Acuid Corp Ltd Receiver with automatic skew compensation
TW513856B (en) * 2001-04-16 2002-12-11 Realtek Semiconductor Corp Data recovery device and method
US6839861B2 (en) * 2001-07-30 2005-01-04 International Business Machines Corporation Method and system for selecting data sampling phase for self timed interface logic
US7221723B2 (en) * 2001-11-27 2007-05-22 Agilent Technologies, Inc. Multi-phase sampling
US6847244B2 (en) * 2002-07-22 2005-01-25 Cirrus Logic, Inc. Variable duty cycle clock generation circuits and methods and systems using the same
JP2004088386A (ja) * 2002-08-27 2004-03-18 Rohm Co Ltd シリアルデータの再生回路及び再生方法
US6983394B1 (en) * 2003-01-24 2006-01-03 Xilinx, Inc. Method and apparatus for clock signal performance measurement
US8130889B2 (en) 2005-04-04 2012-03-06 Texas Instruments Incorporated Receive timing manager
US8520776B2 (en) 2006-01-19 2013-08-27 Judith Ann Rea Data recovery system for source synchronous data channels
US7809085B2 (en) 2006-01-19 2010-10-05 Redmere Technology Ltd. Data recovery system for source synchronous data channels
KR100780952B1 (ko) * 2006-06-27 2007-12-03 삼성전자주식회사 디스큐 장치 및 방법, 그리고 이를 이용한 데이터 수신장치및 방법
US8098692B2 (en) * 2006-08-29 2012-01-17 Koninklijke Philips Electronics N.V. Method and apparatus for high speed LVDS communication
US8397098B2 (en) * 2006-11-21 2013-03-12 Via Technologies, Inc. Method for countervailing clock skew and core logic circuit using the same
US8108710B2 (en) * 2008-01-08 2012-01-31 Mayo Foundation For Medical Education And Research Differential communication link with skew compensation circuit
US8219846B2 (en) * 2008-05-20 2012-07-10 Xilinx, Inc. Circuit for and method of receiving video data
KR20100123138A (ko) * 2009-05-14 2010-11-24 삼성전자주식회사 디스플레이 장치
US8331865B2 (en) * 2009-11-18 2012-12-11 Motorola Solutions, Inc. High speed minimal interference adaptive tranceiver interface and method thereof
US8874999B1 (en) 2012-01-31 2014-10-28 Xilinx, Inc. Pulse width determination for phase detection
JP6504354B2 (ja) 2014-05-22 2019-04-24 パナソニックＩｐマネジメント株式会社 受信装置
JP2017046203A (ja) 2015-08-27 2017-03-02 株式会社東芝 半導体デバイス

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5068628A (en) 1990-11-13 1991-11-26 Level One Communications, Inc. Digitally controlled timing recovery loop
US5400370A (en) 1993-02-24 1995-03-21 Advanced Micro Devices Inc. All digital high speed algorithmic data recovery method and apparatus using locally generated compensated broad band time rulers and data edge position averaging
JPH0818414A (ja) 1994-04-26 1996-01-19 Hitachi Ltd 信号処理用遅延回路
KR970002949B1 (ko) 1994-05-25 1997-03-13 삼성전자 주식회사 디지탈 통신시스템의 클럭발생방법 및 그 회로
US5712884A (en) 1995-03-31 1998-01-27 Samsung Electronics Co., Ltd. Data receiving method and circuit of digital communication system
US5905769A (en) * 1996-05-07 1999-05-18 Silicon Image, Inc. System and method for high-speed skew-insensitive multi-channel data transmission
US5974464A (en) * 1995-10-06 1999-10-26 Silicon Image, Inc. System for high speed serial video signal transmission using DC-balanced coding
JPH10308093A (ja) * 1997-05-07 1998-11-17 Mitsubishi Electric Corp 入力信号位相補償回路
JP3209943B2 (ja) * 1997-06-13 2001-09-17 沖電気工業株式会社 電圧制御遅延回路、直接位相制御型電圧制御発振器、クロック／データ再生回路及びクロック／データ再生装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100563160B1 (ko) * 2001-11-15 2006-03-22 세이코 엡슨 가부시키가이샤 스큐 조정 회로 및 스큐 조정 방법과 데이터 동기 회로 및 데이터 동기 방법
US9196183B2 (en) 2013-06-26 2015-11-24 Samsung Display Co., Ltd. Display device for high-speed data transmission and method of driving the same
KR20190006039A (ko) * 2016-07-25 2019-01-16 애플 인크. 무선 주파수 시간 스큐 교정 시스템들 및 방법들

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