KR20100135552A - 입력 클락과 출력 클락의 듀티를 보정하는 지연 동기 루프 - Google Patents

입력 클락과 출력 클락의 듀티를 보정하는 지연 동기 루프 Download PDF

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KR20100135552A
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김준배
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삼성전자주식회사
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Abstract

본 발명에 따른 지연 동기 루프는 제1 듀티 보정 단계에서 입력 클락 및 다수의 지연된 입력 클락들 중 적어도 하나의 클락의 듀티에 기초하여 입력 클락의 듀티를 보정한 다음, 제2 듀티 보정 단계에서 출력 클락의 듀티에 기초하여 출력 클락의 듀티를 보정할 수 있다.
지연 동기 루프, 듀티, 입력 클락, 출력 클락

Description

입력 클락과 출력 클락의 듀티를 보정하는 지연 동기 루프{delay locked loop correcting duty of input clock and output clock}
본 발명은 지연 동기 루프에 관한 것으로, 보다 상세하게는 출력 클락의 듀티뿐만 아니라 입력 클락의 듀티를 일정하게 유지할 수 있는 지연 동기 루프에 관한 것이다.
일반적으로 지연 동기 루프(DLL: Delayed Locked Loop)는 전자 시스템의 외부로부터 입력되는 외부 클락을 수신하여, 상기 외부 클락에 동기된 출력 클락을 발생하는 회로이다. 지연 동기 루프에서 발생하는 출력 클락은 상기 전자 시스템의 내부 클락으로 이용될 수 있다.
예컨대, 지연 동기 루프의 출력 클락을 내부 클락으로 이용하는 메모리 장치에서, 메모리 장치의 타이밍 마진(timing margin)이 최대로 확보되기 위해서는 출력 클락이 일전한 듀티 비(예컨대, 50%의 듀티 비)로 유지될 필요가 있다.
일반적인 지연 동기 루프는 외부 클락에 동기된 출력 클락을 발생하기 위하여 다수의 지연 셀들(예컨대, 다수의 인버터들)을 포함하는 지연 라인을 구비한다. 지연 동기 루프로 입력되는 외부 클락에 듀티 스큐(duty skew)가 있을 경우 지연 셀들을 지날수록 클락의 듀티 스큐는 점점 누적되며, 결과적으로는 출력 클락의 듀티 비는 일정하게 유지될 수 없다.
이러한 현상은 지연 동기 루프의 동작 주파수가 증가할수록 심하게 나타나며, 지연 동기 루프의 출력 클락을 내부 클락으로 이용하는 전자 시스템의 오동작을 유발하는 원인이 될 수 있다.
본 발명이 이루고자하는 기술적 과제는 출력 클락의 듀티뿐만 아니라 입력 클락의 듀티를 일정하게 보정함으로써 보다 정확한 듀티를 갖는 출력 클락을 발생할 수 있는 지연 동기 루프를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 지연 동기 루프는 지연 라인 및 듀티 보정 블락을 포함할 수 있다. 상기 지연 라인은 입력 클락을 수신하고, 상기 입력 클락에 기초하여 다수의 지연된 입력 클락들을 발생하는 다수의 지연 셀들을 포함할 수 있다. 상기 듀티 보정 블락은 상기 입력 클락의 듀티를 보정하기 위한 제1 듀티 보정 단계에서는 상기 입력 클락 및 상기 다수의 지연된 입력 클락들 중 적어도 하나의 클락의 듀티에 기초하여 상기 입력 클락의 듀티를 보정하고, 출력 클락의 듀티를 보정하기 위한 제2 듀티 보정 단계에서는 상기 출력 클락의 듀티에 기초하여 상기 출력 클락의 듀티를 보정할 수 있다.
상기 듀티 보정 블락은 듀티 검출기, 듀티 컨트롤러, 제1 듀티 보정 블락, 및 제2 듀티 보정 블락을 포함할 수 있다. 상기 듀티 검출기는 상기 제1 듀티 보정 단계에서는 상기 입력 클락 및 상기 다수의 지연된 입력 클락들 중 적어도 하나의 클락의 듀티를 검출하며, 상기 제2 듀티 보정 단계에서는 상기 출력 클락의 듀티를 검출할 수 있다.
상기 듀티 컨트롤러는 상기 제1 듀티 보정 단계에서는 검출된 상기 적어도 하나의 클락의 듀티에 기초하여 제1 제어 신호를 발생하며, 상기 제2 듀티 보정 단계에서는 검출된 상기 출력 클락의 듀티에 기초하여 제2 제어 신호를 발생할 수 있다. 상기 제1 듀티 보정 블락은 상기 제1 듀티 보정 단계에서 상기 제1 제어 신호에 응답하여 상기 입력 클락의 듀티를 제어할 수 있다. 상기 제2 듀티 보정 블락은 상기 제2 듀티 보정 단계에서 상기 제2 제어 신호에 응답하여 상기 출력 클락의 듀티를 제어할 수 있다.
상기 제1 듀티 보정 블락은 차동 증폭기 및 듀티 제어 회로를 포함할 수 있다. 상기 차동 증폭기는 상기 입력 클락을 수신하며, 상기 수신된 입력 클락을 증폭하여 출력할 수 있다. 상기 듀티 제어 회로는 상기 제1 제어 신호에 기초하여 상기 차동 증폭기의 출력 신호들의 공통 레벨을 제어함으로써 상기 입력 클락의 듀티를 제어할 수 있다.
상기 제2 듀티 보정 블락은 차동 증폭기 및 듀티 제어 회로를 포함할 수 있다. 상기 차동 증폭기는 상기 출력 클락을 수신하며, 상기 수신된 출력 클락을 증폭하여 출력할 수 있다. 상기 듀티 제어 회로는 상기 제2 제어 신호에 기초하여 상기 차동 증폭기의 출력 신호들의 공통 레벨을 제어함으로써 상기 출력 클락의 듀티를 제어할 수 있다.
상기 제1 듀티 보정 블락은 적어도 하나의 버퍼 및 듀티 제어 회로를 포함할 수 있다. 상기 적어도 하나의 버퍼는 상기 입력 클락을 수신하고 상기 수신된 입력 클락을 버퍼링할 수 있다. 상기 듀티 제어 회로는 상기 제1 제어 신호에 응답하여 상기 적어도 하나의 버퍼에 의하여 버퍼링되는 입력 클락의 라이징 에지 또는 폴링 에지의 기울기를 제어함으로써 상기 입력 클락의 듀티를 제어할 수 있다.
상기 제2 듀티 보정 블락은 적어도 하나의 버퍼 및 듀티 제어 회로를 포함할 수 있다. 상기 적어도 하나의 버퍼는 상기 출력 클락을 수신하고 상기 수신된 출력 클락을 버퍼링할 수 있다. 상기 듀티 제어 회로는 상기 제2 제어 신호에 응답하여상기 적어도 하나의 버퍼에 의하여 버퍼링되는 출력 클락의 라이징 에지 또는 폴링 에지의 기울기를 제어함으로써 상기 출력 클락의 듀티를 제어할 수 있다.
상기 기술적 과제를 해결하기 위한 지연 동기 루프는 지연 라인, 제1 듀티 보정 블락, 제2 듀티 보정 블락, 및 듀티 컨트롤 블락을 포함할 수 있다. 상기 지연 라인은 입력 클락을 수신하고, 상기 입력 클락에 기초하여 다수의 지연된 입력 클락들을 발생하는 다수의 지연 셀들을 포함할 수 있다. 상기 제1 듀티 보정 블락은 제1 제어 신호에 응답하여 상기 입력 클락의 듀티를 보정할 수 있다. 상기 제2 듀티 보정 블락은 제2 제어 신호에 응답하여 출력 클락의 듀티를 보정할 수 있다.
상기 듀티 컨트롤 블락은 상기 입력 클락의 듀티를 보정하기 위한 제1 듀티 보정 단계에서는 상기 입력 클락 및 상기 다수의 지연된 입력 클락들 중에서 적어도 하나의 클락의 듀티에 기초하여 상기 제1 제어 신호를 발생하며, 상기 출력 클락의 듀티를 보정하기 위한 제2 듀티 보정 단계에서는 상기 출력 클락의 듀티에 기초하여 상기 제2 제어 신호를 발생할 수 있다.
상기 듀티 컨트롤 블락은 듀티 검출기 및 듀티 컨트롤러를 포함할 수 있다. 상기 듀티 검출기는 상기 제1 듀티 보정 단계에서는 상기 입력 클락 및 상기 다수의 지연된 입력 클락들 중 적어도 하나의 클락의 듀티를 검출하며, 상기 제2 듀티 보정 단계에서는 상기 출력 클락의 듀티를 검출할 수 있다. 상기 듀티 컨트롤러는 상기 제1 듀티 보정 단계에서는 검출된 상기 적어도 하나의 클락의 듀티에 기초하여 상기 제1 제어 신호를 발생하며, 상기 제2 듀티 보정 단계에서는 검출된 상기 출력 클락의 듀티에 기초하여 상기 제2 제어 신호를 발생할 수 있다.
상기 제1 듀티 보정 블락은 상기 입력 클락 수신하고 상기 수신된 입력 클락을 증폭하여 출력하는 제1 차동 증폭기 및 상기 제1 제어 신호에 기초하여 상기 제1 차동 증폭기의 출력 신호들의 공통 레벨을 제어함으로써 상기 입력 클락의 듀티를 제어하는 듀티 제어 회로를 포함할 수 있다. 상기 제2 듀티 보정 블락은 상기 출력 클락을 수신하고 상기 수신된 출력 클락을 증폭하여 출력하는 제2 차동 증폭기 및 상기 제2 제어 신호에 기초하여 상기 제2 차동 증폭기의 출력 신호들의 공통 레벨을 제어함으로써 상기 출력 클락의 듀티를 제어하는 듀티 제어 회로를 포함할 수 있다.
상기 제1 듀티 보정 블락은 상기 입력 클락을 수신하고 상기 수신된 입력 클락을 버퍼링하는 적어도 하나의 제1 버퍼 및 상기 제1 제어 신호에 응답하여 상기 적어도 하나의 제1 버퍼에 의하여 버퍼링되는 입력 클락의 라이징 에지 또는 폴링 에지의 기울기를 제어함으로써 상기 입력 클락의 듀티를 제어하는 제1 듀티 제어 회로를 포함할 수 있다. 상기 제2 듀티 보정 블락은 상기 출력 클락을 수신하고 상기 수신된 출력 클락을 버퍼링하는 적어도 하나의 제2 버퍼 및 상기 제2 제어 신호에 응답하여 상기 적어도 하나의 제2 버퍼에 의하여 버퍼링되는 출력 클락의 라이징 에지 또는 폴링 에지의 기울기를 제어함으로써 상기 출력 클락의 듀티를 제어하 는 제2 듀티 제어 회로를 포함할 수 있다.
상술한 바와 같이 본 발명의 실시예에 따른 지연 동기 루프는 출력 클락의 듀티에 대한 보정을 수행하기 이전에 입력 클락의 듀티를 보정하여 입력 클락의 지연에 따라서 누적될 수 있는 듀티 왜곡을 제거함으로써 정확한 듀티 비를 갖는 출력 클락을 발생할 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
본 명세서에 있어서는 어느 하나의 구성요소가 다른 구성요소로 데이터 또는 신호를 '전송'하는 경우에는 상기 구성요소는 상기 다른 구성요소로 직접 상기 데이터 또는 신호를 전송할 수 있고, 적어도 하나의 또 다른 구성요소를 통하여 상기 데이터 또는 신호를 상기 다른 구성요소로 전송할 수 있음을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 지연 동기 루프(100)의 블락도이다. 도 1을 참조하면, 지연 동기 루프(100)는 지연 라인(110), 위상 보간기(120), 리플리카 경로(replica path, 130), 위상 검출기(140), 지연 컨트롤러(150), 및 듀티 보정 블 락(160)을 포함한다.
도 2는 도 1에 도시된 지연 라인(100)의 일 구현예에 따른 회로도이다. 도 1 및 도 2를 참조하면, 지연 라인(110)은 입력 클락(CLKin)을 소정 시간단위씩 각각 지연시킨 다수의 지연된 입력 클락들(미도시)을 발생하는 다수의 지연 셀들(112)을 포함한다. 여기서, 입력 클락(CLKin)은 제1 듀티 보정 블락(180)에 의하여 듀티가 보정된 입력 클락일 수도 있다.
다수의 지연 셀들(112) 각각은 입력되는 클락을 소정 시간 단위로 지연시키는 지연 소자(114) 및 바이어스 전압(BIAS)에 응답하여 구동되는 바이어스 소자(116)를 포함한다. 상기 다수의 지연 셀들(112)로부터 출력되는 다수의 지연된 입력 클락들은 멀티플렉서들(MUX1 및 MUX2)에 의하여 선택적으로 위상 보간기(120)로 출력될 수 있다.
위상 보간기(PI: Phase Interpolator, 120)는 지연 라인(110)으로부터 출력되는 지연된 입력 클락들에 대한 보간 동작을 수행한다. 위상 보간기(120)는 지연 동기 루프(100)가 코어스 라킹(coarse locking)을 완료한 다음 보다 정밀한 미세 라킹(fine locking)을 수행할 경우에만 구동될 수 있다. 예컨대, 위상 보간기(120)는 지연 라인(110)에서 출력되는 지연된 입력 클락들 중에서 상응하는 클락 쌍 사이의 위상을 갖는 클락 신호를 발생할 수 있는데, 이는 출력 클락(CLKout)의 위상을 보다 정밀하게 라킹하는데 이용될 수 있다.
리플리카 경로(130)는 출력 클락(CLKout)이 출력 클락(CLKout)을 내부 클락으로 이용하는 전자 시스템으로 출력되는 경로(예컨대, 버퍼링 경로, 미도시)에서 의 지연을 모델링한 것이다. 도 3은 도 1에 도시된 리플리카 경로(130)의 일 구현예에 따른 회로도이다. 도 3을 참조하면, 리플리카 경로(130)는 서로 직렬로 연결된 다수의 버퍼들로 구현될 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
위상 검출기(140)는 입력 클락(CLKin)과 출력 클락(CLKout) 사이의 위상 차이를 검출하여 지연 컨트롤러(150)로 출력한다. 지연 컨트롤러(150)는 검출된 입력 클락(CLKin)과 출력 클락(CLKout) 사이의 위상 차이에 기초하여 지연 라인(110)의 동작을 제어하기 위한 지연 제어 신호(CS_DELAY)를 발생한다. 그러면 지연 라인(110)은 지연 제어 신호(CS_DELAY)에 응답하여 입력 클락(CLKin)에 대한 지연 동작을 수행할 수 있다.
듀티 보정 블락(160)은 출력 클락(CLKout)에 대한 듀티뿐만 아니라 입력 클락(CLKin)의 듀티를 일정한 듀티로 보정할 수 있다. 이하, 듀티 보정 블락(160)이 입력 클락(CLKin)에 대한 듀티를 보정하는 단계를 제1 듀티 보정 단계라 하고, 출력 클락(CLKout)에 대한 듀티를 보정하는 단계를 제2 듀티 보정 단계라 한다.
듀티 보정 블락(160)은 제1 듀티 보정 단계에서 입력 클락(CLKin)에 기초하여 입력 클락(CLKin)의 듀티를 보정할 수 있다. 또한, 듀티 보정 블락(160)은 제1 듀티 보정 단계 및 지연 라인(110)로부터 출력되는 다수의 지연된 클락들 중 적어도 하나의 클락의 듀티에 기초하여 입력 클락(CLKin)의 듀티를 보정할 수도 있다.
도 1에서는 지연 라인(110)을 통과하면서 지연된 클락이 위상 보간기(120)를 경유하여 듀티 검출기(172)로 입력된다. 제1 듀티 보정 단계 및 제2 듀티 보정 단 계에서는 미세 라킹을 수행하기 위한 위상 보간기(120)는 동작하기 않기 때문에 듀티 검출기(172)로 입력되는 신호는 단순히 지연된 클락일 뿐이다.
상술한 바와 같이, 지연 동기 루프(100)는 제1 듀티 보정 단계를 수행하기 위한 다수의 루프들을 이용할 수 있음을 알 수 있다. 이때, 지연 동기 루프(100)는 제1 듀티 보정 단계를 수행하기 위하여 다수의 루프들 중 둘 이상의 루프를 이용할 수도 있다. 제2 듀티 보정 단계에서도 출력 클락의 발생 경로에 대한 둘 이상의 루프가 이용될 수도 있다.
그러나 듀티 보정 블락(160)은 제2 듀티 보정 단계에서는 출력 클락(CLKout)의 듀티에 기초하여 출력 클락(CLKout)의 듀티를 보정한다. 여기서, 출력 클락(CLKout)은 위상 보간기(120)로부터 출력되어 듀티가 보정되지 않은 클락 또는 제2 듀티 보정 블락(190)에 의하여 듀티가 보정된 출력 클락일 수 있다. 그러나 실재적으로 듀티 보정 블락(160)으로 입력되는 클락은 리플리카 경로(130)를 거친 출력 클락일 수 있는데, 이는 출력 클락(CLKout)의 출력 경로(미도시)를 고려한 것이다.
듀티 보정 블락(160)은 지연 동기 루프(100)가 코어스 라킹을 시작하기 전에 제1 듀티 보정 단계를 완료할 수 있다. 이는 지연 동기 루프(100)의 코어스 라킹 시작 이전에 입력 클락(CLKin)의 듀티를 일정하게 보정함으로써 입력 클락(CLKin)의 듀티 왜곡으로 인한 출력 클락(CLKout)의 듀티 왜곡을 미리 방지하기 위함이다.
듀티 보정 블락(160)은 지연 동기 루프(100)의 코어스 라킹 개시 이전에 제2 듀티 보정 단계를 시작할 수 있다. 이는 입력 클락(CLKin)의 듀티가 보정된 다음 정확한 라킹을 위하여 지연 동기 루프(100)의 코어스 라킹 시작 이전에 지연 라인(110)에 의하여 발생할 수 있는 출력 클락(CLKout)의 듀티를 먼저 보정하는 것이다.
듀티 보정 블락(160)은 듀티 컨트롤 블락(170), 제1 듀티 보정 블락(180), 및 제2 듀티 보정 블락(190)을 포함한다. 듀티 컨트롤 블락(170)은 제1 듀티 보정 단계에서는 입력 클락(CLKin) 및 다수의 지연된 입력 클락들 중에서 적어도 하나의 클락의 듀티에 기초하여 입력 클락(CLKin)의 듀티를 보정하기 위한 제1 제어 신호(CS1)를 발생할 수 있다. 그러나 듀티 컨트롤 블락(170)은 제2 듀티 보정 단계에서는 출력 클락(CLKout)의 듀티에 기초하여 출력 클락(CLKout)의 듀티를 보정하기 위한 제2 제어 신호(CS2)를 발생할 수 있다.
듀티 검출기(172)는 제1 듀티 보정 단계에서는 입력 클락(CLKin) 및 다수의 지연된 입력 클락들 중 적어도 하나의 클락의 듀티를 검출할 수 있으며, 제2 듀티 보정 단계에서는 출력 클락(CLKout)의 듀티를 검출할 수 있다. 듀티 컨트롤러(174)는 제1 듀티 보정 단계에서는 검출된 상기 적어도 하나의 클락의 듀티에 기초하여 제1 제어 신호(CS1)를 발생하며, 제2 듀티 보정 단계에서는 검출된 출력 클락(CLKout)의 듀티에 기초하여 제2 제어 신호(CS2)를 발생할 수 있다.
그러면 제1 듀티 보정 블락(180)은 제1 듀티 보정 단계에서 상기 제1 제어 신호(CS1)에 응답하여 입력 클락(CLKin)의 듀티를 제어하며, 제2 듀티 보정 블락(190)은 제2 듀티 보정 단계에서 제2 제어 신호(CS2)에 응답하여 출력 클락(CLKout)의 듀티를 제어할 수 있다. 제1 제어 신호(CS1) 및 제2 제어 신호(CS2) 각각은 제1 듀티 보정 블락(180) 및 제2 듀티 보정 블락(190)을 제어하기 위한 다수의 비트를 포함하는 신호일 수 있으며, 연속적으로 가변되는 신호일 수도 있다.
입력 클락(CLKin)의 듀티 보정은 제1 듀티 보정 블락(180), 지연 라인(110), 듀티 검출기(172), 듀티 컨트롤러(174)를 포함하는 제1 루프를 통하여 이루어진다. 출력 클락(CLKout)의 듀티 보정은 지연 라인(110), 제2 듀티 보정 블락(190), 듀티 검출기(172), 및 듀티 컨트롤러(174)를 포함하는 제2 루프를 통하여 이루어진다. 상술한 바와 같이, 제1 루프와 제2 루프는 서로 다른 경로를 가진다. 그러나 듀티 검출기(172)와 듀티 컨트롤러(174)는 제1 루프와 제2 루프에 공통으로 포함된다.
도 4는 도 1에 도시된 제1 듀티 보정 블락(180)의 일 구현예에 따른 회로도이다. 도 4를 참조하면, 제1 듀티 보정 블락(180)은 차동 증폭기(181) 및 듀티 제어 회로(182)를 포함한다. 차동 증폭기(181)는 수신된 입력 클락(CLKin)을 증폭하여 출력한다. 차동 증폭기(181)는 차동 트랜지스터 쌍(183 및 184), 바이어스 회로(185), 및 부하 저항 쌍(R)을 포함한다. 좀더 구체적으로 살펴보면, 차동 증폭기(181)는 입력 클락(CLKin)과 반전된 입력 클락(CLKBin)의 차이를 증폭한 차동 출력 신호을 출력 단자 쌍(OUT1 및 OUT2)을 통하여 출력한다.
듀티 제어 회로(182)는 제1 제어 신호(CS1)에 기초하여 차동 증폭기(181)의 출력 신호들의 공통 레벨을 제어함으로써 입력 클락(CLKin)의 듀티를 제어할 수 있다. 듀티 제어 회로(182)는 제1 제어 신호(CS1)에 응답하여 차동 증폭기(181)의 출력 단자들(OUT1 및 OUT2) 중에서 적어도 하나의 출력 단자(OUT1)와 제1 전원 전압 라인(예컨대, 접지 전압 라인) 사이에 형성될 수 있는 적어도 하나의 전류 경로를 포함할 수 있다.
도 4를 참조하면, 듀티 제어 회로(182)는 제1 제어 신호(CS1)의 제1 비트(CS11)에 응답하여 구동되는 제1 스위치(182a), 제1 제어 신호(CS1)의 제2 비트(CS12)에 응답하여 구동되는 제2 스위치(182b)를 포함한다. 도 4에서는 2개의 스위치들(182a 및 182b)만 도시되었으나 본 발명의 범위가 이에 한정되는 것은 아니다.
듀티 제어 회로(182)에서 제1 제어 신호(CS1)에 응답하여 단락되는 스위치가 증가할수록 제1 출력 단자(OUT1)의 전하가 접지 전압 라인으로 전하가 더 많이 방전되므로 제1 출력 단자(OUT1)으로 출력되는 차동 신호의 레벨은 점점 낮아진다.
그러면 출력 단자들(OUT1 및 OUT2)을 통하여 출력되는 차동 신호들의 공통 레벨이 낮아지게 되는 것이다. 차동 증폭기(181)의 차동 출력 신호는 제1 듀티 보정 블락(180) 내에서 싱글-엔디드 신호(single-ended signal)로 변환되는데 싱글-엔디드 신호의 듀티는 차동 신호들의 공통 레벨의 변화에 기초하여 가변된다. 상술한 바와 같은 듀티 제어 회로(182)의 차동 신호들의 공통 레벨 제어 동작에 기초하여 제1 듀티 보정 블락(180)으로부터 출력되는 클락의 듀티는 제어될 수 있다.
도 4에서는 제1 출력 단자(OUT1)에만 듀티 제어 회로(182)가 연결되었으나 본 발명의 범위가 이에 한정되는 것은 아니다. 예컨대, 지연 동기 루프(100)의 동작 특성에 따라서 차동 증폭기(181)의 제2 출력 단자(OUT2)에만 듀티 제어 회로가 연결될 수 있으며, 차동 증폭기(181)의 출력 단자들(OUT1 및 OUT2) 모두에 듀티 제어 회로가 연결될 수도 있다.
만약, 차동 증폭기(181)의 제1 출력 단자(OUT1)와 전원 전압 라인(VDD) 사이에 전류 경로가 형성되는 경우라면 제1 출력 단자(OUT1)의 레벨은 제1 제어 신호(CS1)에 응답하여 단락되는 스위치가 증가할수록 높아진다. 그러면 출력 단자들(OUT1 및 OUT2)을 통하여 출력되는 차동 신호들의 공통 레벨이 높아지게 되어 제1 듀티 보정 블락(180)으로부터 출력되는 클락의 듀티가 제어될 수 있다.
이상에서 살펴본 바와 같이 제1 듀티 보정 블락(180)에 포함된 듀티 제어 회로(182)는 제1 제어 신호(CS1)의 다수의 비트들에 응답하여 입력 클락(CLKin)의 듀티를 제어하였다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 예컨대, 제1 제어 신호(CS1)은 연속적으로 가변되는 신호일 수 있다. 그러면 제1 듀티 보정 블락(180)은 연속적으로 가변되는 제1 제어 신호(CS1)에 응답하여 차동 신호들의 공통 레벨을 제어함으로써 입력 클락(CLKin)의 듀티를 보다 정밀하게 제어할 수 있다.
이상에서는 도 4를 참조하여 제1 듀티 보정 블락(180)의 입력 클락(CLKin)의 듀티 보정 과정을 살펴보았다. 제2 듀티 보정 블락(190)도 도 4에 도시된 바와 같이 차동 증폭기와 듀티 제어 회로를 포함할 수 있다. 그러나 제2 듀티 보정 블락(190)에 있어서, 차동 증폭기로 입력되는 클락은 출력 클락(CLKout)인 점과 듀티 제어 회로가 제2 제어 신호(CS2)에 의하여 제어되는 점은 제1 듀티 보정 블락(180)과 다르다. 이때, 제2 듀티 보정 블락(190)의 동작은 도 4를 참조하여 설명한 제1 듀티 보정 블락(180)의 동작과 유사하므로 제2 듀티 보정 블락(190)의 동작에 대한 상세한 설명은 생략한다.
도 5는 도 1에 도시된 제1 듀티 보정 블락의 다른 구현예에 따른 회로도이다. 도 5를 참조하면, 제1 듀티 보정 블락(180')은 적어도 하나의 버퍼(186) 및 듀티 제어 회로(187a 및 187b)를 포함한다. 상기 적어도 하나의 버퍼(186)는 입력 클락(CLKin)을 수신하여 버퍼링한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 예컨대, 제1 듀티 보정 블락(180')은 도 5에 도시된 바와 같이 인접한 버버로부터 출력되는 클락을 버퍼링하는 다수의 버퍼들(186b 및 186c)을 더 포함할 수도 있으며 다수의 버퍼들(186b 및 186c) 각각은 인버터로 구현될 수 있다.
제1 듀티 제어 회로(187a)는 제1 제어 신호(CS11, CS12, 및 CS13)에 응답하여 적어도 하나의 버퍼(186a, 186b, 및 186c)에 의하여 버퍼링되는 입력 클락의 라이징 에지의 기울기를 제어함으로써 입력 클락(CLKin)의 듀티를 제어할 수 있다. 제2 듀티 제어 회로(187b)는 제2 제어 신호(CS21, CS22, 및 CS23)에 응답하여 적어도 하나의 버퍼(186a, 186b, 및 186c)에 의하여 버퍼링되는 입력 클락의 폴링 에지의 기울기를 제어함으로써 입력 클락(CLKin)의 듀티를 제어할 수 있다.
제1 듀티 제어 회로(187a)에 의한 입력 클락(CLKin)의 라이징 에지(rising edge)의 기울기 변화는 적어도 하나의 버퍼(186a, 186b, 및 186c)로부터 출력되는 클락의 듀티를 변화시킨다. 이하, 상술한 과정에 의하여 제1 듀티 제어 회로(187a)가 제1 제어 신호(CS11, CS12, 및 CS13)에 응답하여 입력 클락(CLKin)의 듀티를 제어하는 과정을 살펴본다.
제1 듀티 제어 회로(187a)는 제1 제어 신호의 제1 비트(CS11)에 응답하여 구동되는 제1 스위치(187a1), 제1 제어 신호의 제2 비트(CS12)에 응답하여 구동되는 제2 스위치(187a2), 제1 제어 신호의 제3 비트(CS13)에 응답하여 구동되는 제3 스위치(187a3)를 포함한다.
제1 듀티 제어 회로(187a)에서 제1 제어 신호(CS11, CS12, 및 CS13)에 응답하여 단락되는 스위치 수가 증가할수록 제1 듀티 보정 블락(180')의 출력 단자(OUT)의 레벨이 높아지므로 버퍼링되는 입력 클락의 라이징 에지의 기울기는 증가하며 폴링 에지의 기울기는 감소한다. 왜냐하면 단락되는 스위치 수가 증가할수록 전원 전압 라인과 출력 단자(OUT) 사이에 형성되는 전류 경로 수가 증가하기 때문이다. 이러한 버퍼링된 입력 클락의 에지들의 기울기 변화에 기초하여 입력 클락(CLKin)의 듀티는 제어될 수 있다.
제2 듀티 제어 회로(187b)에 의한 입력 클락(CLKin)의 폴링 에지(falling edge)의 기울기 변화는 적어도 하나의 버퍼(186a, 186b, 및 186c)로부터 출력되는 클락의 듀티를 변화시킨다. 이하, 제2 듀티 제어 회로(187b)가 제2 제어 신호(CS21, CS22, 및 CS23)에 응답하여 입력 클락(CLKin)의 듀티를 제어하는 과정을 살펴본다.
제2 듀티 제어 회로(187b)는 제2 제어 신호의 제1 비트(CS21)에 응답하여 구동되는 제1 스위치(187b1), 제2 제어 신호의 제2 비트(CS22)에 응답하여 구동되는 제2 스위치(187b2), 제2 제어 신호의 제3 비트(CS23)에 응답하여 구동되는 제3 스위치(187b3)를 포함한다.
제2 듀티 제어 회로(187b)에서 제2 제어 신호(CS21, CS22, 및 CS23)에 응답하여 단락되는 스위치 수가 증가할수록 제1 듀티 보정 블락(180')의 출력 단 자(OUT)의 레벨이 낮아지므로 버퍼링되는 입력 클락의 폴링 에지의 기울기는 증가하며 라이징 에지의 기울기는 감소한다. 왜냐하면 단락되는 스위치 수가 증가할수록 접지 전압 라인과 출력 단자(OUT) 사이에 형성되는 전류 경로 수가 증가하기 때문이다. 이러한 버퍼링된 입력 클락의 에지들이러한 버퍼링된 입력 클락의 에지들의 기울기 변화에 기초하여 입력 클락(CLKin)의 듀티는 제어될 수 있다.
이상에서 살펴본 바와 같이 제1 듀티 보정 블락(180')에 포함된 듀티 제어 회로(187a 및 187b)는 제1 제어 신호(CS11, CS12, 및 CS13) 및 제2 제어 신호(CS21, CS22, 및 CS23) 각각에 응답하여 입력 클락(CLKin)의 듀티를 제어하였다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 예컨대, 제1 제어 신호 및 제2 제어 신호는 연속적으로 가변되는 신호일 수 있다. 그러면 제1 듀티 보정 블락(180')은 연속적으로 가변되는 제1 제어 신호 및 제2 제어 신호에 응답하여 버퍼링되는 입력 클락의 라이징 에지 또는 폴링 에지를 연속적으로 제어함으로써 입력 클락(CLKin)의 듀티를 보다 정밀하게 제어할 수 있다.
도 5에서 제1 듀티 보정 블락(180')은 버퍼링되는 입력 클락의 라이징 에지를 제어하기 위한 제1 듀티 제어 회로(187a) 및 버퍼링되는 입력 클락의 폴링 에지를 제어하기 위한 제2 듀티 제어 회로(187b)를 포함한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 예컨대, 제1 듀티 보정 블락(180')은 지연 동기 루프(100)의 동작 특성에 기초하여 버퍼링되는 입력 클락의 라이징 에지 또는 폴링 에지를 제어하기 위한 하나의 듀티 제어 회로만을 포함할 수도 있다.
도 6은 본 발명의 실시예에 따른 지연 동기 루프(100)의 듀티 보정 동작을 설명하기 위한 타이밍도이다. 이하, 도 1 및 도 6을 참조하여 지연 동기 루프(100)의 듀티 보정 동작을 순차적으로 살펴본다.
지연 동기 루프(100)는 인에이블 신호(DLL_EN)에 응답하여 동작을 시작한다. 지연 동기 루프(100)는 카운트 인에이블 신호(CNT_EN)에 응답하여 입력 클락(CLKin)을 카운팅하며, 카운팅된 입력 클락 수는 지연 동기 루프(100)의 구성 요서들 각각의 동작 구간을 정하는 기준이 될 수 있다.
지연 동기 루프(100)가 제1 듀티 보정 단계를 수행하기 전에 지연 동기 루프(100)는 리셋 신호(RESETB)에 응답하여 리셋된다. 지연 동기 루프(100)에 대한 리셋이 완료된 시점(T0)에서 지연 동기 루프(100)는 제1 듀티 보정 인에이블 신호(DCC1_EN) 신호에 응답하여 입력 클락(CLKin)의 듀티 보정 동작을 수행한다.
입력 클락(CLKin)의 듀티 보정이 완료 시점(T1)에서 지연 동기 루프(100)는 제2 듀티 보정 인에이블 신호(DCC2_EN)에 응답하여 출력 클락(CLKout)의 듀티 보정을 수행한다. 출력 클락(CLKout)의 듀티 보정이 시작된 시점(T1)으로부터 소정의 시간이 경과한 시점(T2)부터 지연 동기 루프(100)는 코어스 라킹 인에이블 신호(CT_EN)에 응답하여 코어스 라킹을 수행한다.
도 7은 본 발명의 실시예에 따른 지연 동기 루프(100)가 입력 클락(CLKin)에 대한 듀티 보정을 수행한 경우의 특정 지연 셀로부터 출력되는 지연 클락을 나타내는 그래프이며, 도 8은 본 발명의 실시예에 따른 지연 동기 루프(100)가 입력 클락(CLKin)에 대한 듀티 보정을 수행하지 않은 경우 특정 지연 셀로부터 출력되는 지연 클락을 나타내는 그래프이다.
도 7 및 도 8에서는 45:55의 듀티를 갖는 입력 클락(CLKin)에 대한 특정 지연 셀의 출력 신호이다. 도 7 및 도 8을 참조하면, 입력 클락(CLKin)에 대한 듀티 보정이 수행된 경우에 특정 지연 셀의 출력 신호의 듀티는 입력 클락(CLKin)의 듀티에서 거의 변하지 않은 45.3:54.7이다. 그러나 입력 클락(CLKin)에 대한 듀티 보정이 수행되지 않은 경우에 특정 지연 셀의 출력 신호의 듀티는 31.9:69.1로 듀티 왜곡이 심해진 것을 알 수 있다.
도면을 통하여 도시된 바는 없으나 지연 셀들에 의한 입력 클락(CLKin)의 듀티 왜곡이 점점 더 심해질 경우에 지연 동기 루프(100)가 코어스 라킹 또는 미세 라킹 자체를 수행할 수 없는 경우도 발생할 수 있다.
본 발명의 실시예에 따른 지연 동기 루프(100) 및 이를 포함하는 전자 장치(예컨대, 메모리 장치)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명의 실시예에 따른 지연 동기 루프(100) 및 이를 포함하는 전자 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 실시예에 따른 지연 동기 루프의 블락도이다.
도 2는 도 1에 도시된 지연 라인의 일 구현예에 따른 회로도이다.
도 3은 도 1에 도시된 리플리카 경로의 일 구현예에 따른 회로도이다.
도 4는 도 1에 도시된 제1 듀티 보정 블락의 일 구현예에 따른 회로도이다.
도 5는 도 1에 도시된 제1 듀티 보정 블락의 다른 구현예에 따른 회로도이다.
도 6은 본 발명의 실시예에 따른 지연 동기 루프의 동작을 듀티 보정 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 실시예에 따른 지연 동기 루프가 입력 클락에 대한 듀티 보정을 수행한 경우의 특정 지연 셀로부터 출력되는 지연 클락을 나타내는 그래프이다.
도 8은 본 발명의 실시예에 따른 지연 동기 루프가 입력 클락에 대한 듀티 보정을 수행하지 않은 경우 특정 지연 셀로부터 출력되는 지연 클락을 나타내는 그래프이다.

Claims (10)

  1. 입력 클락을 수신하고, 상기 입력 클락에 기초하여 다수의 지연된 입력 클락들을 발생하는 다수의 지연 셀들을 포함하는 지연 라인; 및
    상기 입력 클락의 듀티를 보정하기 위한 제1 듀티 보정 단계에서는 상기 입력 클락 및 상기 다수의 지연된 입력 클락들 중 적어도 하나의 클락의 듀티에 기초하여 상기 입력 클락의 듀티를 보정하고, 출력 클락의 듀티를 보정하기 위한 제2 듀티 보정 단계에서는 상기 출력 클락의 듀티에 기초하여 상기 출력 클락의 듀티를 보정하는 듀티 보정 블락을 포함하는 지연 동기 루프.
  2. 제1항에 있어서, 상기 듀티 보정 블락은
    상기 제1 듀티 보정 단계에서는 상기 입력 클락 및 상기 다수의 지연된 입력 클락들 중 적어도 하나의 클락의 듀티를 검출하며, 상기 제2 듀티 보정 단계에서는 상기 출력 클락의 듀티를 검출하는 듀티 검출기;
    상기 제1 듀티 보정 단계에서는 검출된 상기 적어도 하나의 클락의 듀티에 기초하여 제1 제어 신호를 발생하며, 상기 제2 듀티 보정 단계에서는 검출된 상기 출력 클락의 듀티에 기초하여 제2 제어 신호를 발생하는 듀티 컨트롤러;
    상기 제1 듀티 보정 단계에서 상기 제1 제어 신호에 응답하여 상기 입력 클락의 듀티를 제어하는 제1 듀티 보정 블락; 및
    상기 제2 듀티 보정 단계에서 상기 제2 제어 신호에 응답하여 상기 출력 클 락의 듀티를 제어하는 제2 듀티 보정 블락을 포함하는 지연 동기 루프.
  3. 제2항에 있어서, 상기 제1 듀티 보정 블락은
    상기 입력 클락을 수신하며, 상기 수신된 입력 클락을 증폭하여 출력하는 차동 증폭기; 및
    상기 제1 제어 신호에 기초하여 상기 차동 증폭기의 출력 신호들의 공통 레벨을 제어함으로써 상기 입력 클락의 듀티를 제어하는 듀티 제어 회로를 포함하는 지연 동기 루프.
  4. 제2항에 있어서, 상기 제2 듀티 보정 블락은
    상기 출력 클락을 수신하며, 상기 수신된 출력 클락을 증폭하여 출력하는 차동 증폭기; 및
    상기 제2 제어 신호에 기초하여 상기 차동 증폭기의 출력 신호들의 공통 레벨을 제어함으로써 상기 출력 클락의 듀티를 제어하는 듀티 제어 회로를 포함하는 지연 동기 루프.
  5. 제2항에 있어서, 상기 제1 듀티 보정 블락은
    상기 입력 클락을 수신하고 상기 수신된 입력 클락을 버퍼링하는 적어도 하나의 버퍼; 및
    상기 제1 제어 신호에 응답하여 상기 적어도 하나의 버퍼에 의하여 버퍼링되 는 입력 클락의 라이징 에지 또는 폴링 에지의 기울기를 제어함으로써 상기 입력 클락의 듀티를 제어하는 듀티 제어 회로를 포함하는 지연 동기 루프.
  6. 제2항에 있어서, 상기 제2 듀티 보정 블락은
    상기 출력 클락을 수신하고 상기 수신된 출력 클락을 버퍼링하는 적어도 하나의 버퍼; 및
    상기 제2 제어 신호에 응답하여 상기 적어도 하나의 버퍼에 의하여 버퍼링되는 출력 클락의 라이징 에지 또는 폴링 에지의 기울기를 제어함으로써 상기 출력 클락의 듀티를 제어하는 듀티 제어 회로를 포함하는 지연 동기 루프.
  7. 입력 클락을 수신하고, 상기 입력 클락에 기초하여 다수의 지연된 입력 클락들을 발생하는 다수의 지연 셀들을 포함하는 지연 라인;
    제1 제어 신호에 응답하여 상기 입력 클락의 듀티를 보정하기 위한 제1 듀티 보정 블락;
    제2 제어 신호에 응답하여 출력 클락의 듀티를 보정하기 위한 제2 듀티 보정 블락; 및
    상기 입력 클락의 듀티를 보정하기 위한 제1 듀티 보정 단계에서는 상기 입력 클락 및 상기 다수의 지연된 입력 클락들 중에서 적어도 하나의 클락의 듀티에 기초하여 상기 제1 제어 신호를 발생하며, 상기 출력 클락의 듀티를 보정하기 위한 제2 듀티 보정 단계에서는 상기 출력 클락의 듀티에 기초하여 상기 제2 제어 신호 를 발생하는 듀티 컨트롤 블락을 포함하는 지연 동기 루프.
  8. 제8항에 있어서, 상기 듀티 컨트롤 블락은
    상기 제1 듀티 보정 단계에서는 상기 입력 클락 및 상기 다수의 지연된 입력 클락들 중 적어도 하나의 클락의 듀티를 검출하며, 상기 제2 듀티 보정 단계에서는 상기 출력 클락의 듀티를 검출하는 듀티 검출기; 및
    상기 제1 듀티 보정 단계에서는 검출된 상기 적어도 하나의 클락의 듀티에 기초하여 상기 제1 제어 신호를 발생하며, 상기 제2 듀티 보정 단계에서는 검출된 상기 출력 클락의 듀티에 기초하여 상기 제2 제어 신호를 발생하는 듀티 컨트롤러를 포함하는 지연 동기 루프.
  9. 제8항에 있어서, 상기 제1 듀티 보정 블락은
    상기 입력 클락 수신하고 상기 수신된 입력 클락을 증폭하여 출력하는 제1 차동 증폭기; 및
    상기 제1 제어 신호에 기초하여 상기 제1 차동 증폭기의 출력 신호들의 공통 레벨을 제어함으로써 상기 입력 클락의 듀티를 제어하는 듀티 제어 회로를 포함하며,
    상기 제2 듀티 보정 블락은
    상기 출력 클락 수신하고 상기 수신된 출력 클락을 증폭하여 출력하는 제2 차동 증폭기; 및
    상기 제2 제어 신호에 기초하여 상기 제2 차동 증폭기의 출력 신호들의 공통 레벨을 제어함으로써 상기 출력 클락의 듀티를 제어하는 듀티 제어 회로를 포함하는 지연 동기 루프.
  10. 제8항에 있어서, 상기 제1 듀티 보정 블락은
    상기 입력 클락을 수신하고 상기 수신된 입력 클락을 버퍼링하는 적어도 하나의 제1 버퍼; 및
    상기 제1 제어 신호에 응답하여 상기 적어도 하나의 제1 버퍼에 의하여 버퍼링되는 입력 클락의 라이징 에지 또는 폴링 에지의 기울기를 제어함으로써 상기 입력 클락의 듀티를 제어하는 제1 듀티 제어 회로를 포함하며,
    상기 제2 듀티 보정 블락은
    상기 출력 클락을 수신하고 상기 수신된 출력 클락을 버퍼링하는 적어도 하나의 제2 버퍼; 및
    상기 제2 제어 신호에 응답하여 상기 적어도 하나의 제2 버퍼에 의하여 버퍼링되는 출력 클락의 라이징 에지 또는 폴링 에지의 기울기를 제어함으로써 상기 출력 클락의 듀티를 제어하는 제2 듀티 제어 회로를 포함하는 지연 동기 루프.
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