TWI487302B - 串列資料流的取樣時脈選擇方法 - Google Patents

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Description

串列資料流的取樣時脈選擇方法
本發明係關於一種串列資料流的取樣時脈選擇方法，其中該串列資料流具有在一固定時間週期內變化的資料速率。
許多電子產品，例如一微處理器，是以一特定時脈信號來驅動系統的運作。隨著高速和高整合度的電子產品之技術發展，時脈信號可能具有GHz以上的工作頻率。該時脈信號可藉由一晶體震盪器產生穩定的震盪頻率。
然而，晶體震盪器具有很高的Q值，其會使時脈信號的能量集中在一個很窄的基礎頻帶和該頻帶的諧波上。當能量集中在該時脈信號的高頻諧波時會導致電磁干擾(Electro-Magnetic Interference,EMI)的輻射能量超過規範限制，例如美國聯邦通訊委員會(FCC)、日本JEITA及歐洲IEC所制定之規範限制。
近年來，為了減低電磁干擾，業界常使用一種展頻(Spread Spectrum，SS)技術來對時脈信號的頻率進行調變。經過展頻的時脈信號，其頻率不會固定在某一特定頻率，而會在一給定的頻率範圍內變動。因此，可藉由分散特定頻率的能量，使信號具有較低的能量分布或較低的頻率範圍，藉以降低電磁干擾。
圖1A繪示一未經過展頻的時脈信號CLK_ref，其具有一固定頻率fC 。圖1B繪示該時脈信號CLK_ref的頻譜(frequency spectrum)，其在頻率fC 處的能量高於產生電磁干擾的一給定臨界能量P0 。圖1C繪示該時脈信號CLK_ref的頻率隨時間變化的關係。
圖2A繪示一展頻後的時脈信號CLK_SS。圖2B繪示該時脈信號CLK_SS的頻譜。由於展頻後的能量已分散到f1 和f2 的頻率範圍內，因此在頻率fC 處的能量將低於產生電磁干擾的給定臨界能量P0 。圖2C繪示該時脈信號CLK_SS的頻率隨時間的關係。參照圖2C，該時脈信號CLK_SS的輸出頻率以頻率fC 為中心，且於f1 與f2 的頻率範圍內週期循環。
此外，一高速串列資料流也可以使用展頻方式進行傳輸，以降低電磁干擾。當串列資料流以展頻方式傳輸時，時脈信號和資料之間的資料抖動(jitter)或相位扭曲(skew)會影響有效位元的取樣區間。如果以傳統過取樣的方式對展頻後的串列資料流中的位元資料進行取樣，則可能某一取樣時脈相位只能取樣到某一特定頻帶的位元資料。另一方面，當一未展頻的高速串列資料流在經過一雜訊通道傳輸時，可能會受到固定時間間隔的雜訊干擾。此時，如果以傳統過取樣的方式對串列資料流取樣，則可能某一取樣時脈相位會連續取樣到該雜訊。因此，有必要提出一種串列資料流的取樣時脈選擇方法，以解決上述問題。
本發明揭示一種串列資料流的取樣時脈選擇方法，該串列資料流具有在一固定時間週期內變化的資料速率。根據本發明之取樣時脈選擇方法之一實施例包含以下步驟：產生一校正信號，其中該校正信號的一時間間隔大於該串列資料流的該固定時間週期，在該校正信號的該時間間隔內產生一第一時脈序列和跟隨其後的一第二時脈序列，其中該第一時脈序列和該第二時脈序列由相同個數的複數個連續時脈相位所組成，依序選擇該第一時脈序列和該第二時脈序列中的一時脈相位為一取樣時脈相位，以該取樣時脈相位對該串列資料流進行複數次取樣以產生一旗標信號，以及根據不同取樣時脈相位所產生的旗標信號選擇一最終取樣時脈相位。
本發明所揭示之取樣時脈選擇方法可應用於任一資料傳送界面中，例如一平面顯示器的驅動系統之資料傳送界面中。圖3繪示使用本發明所揭示之取樣時脈選擇方法的一平面顯示器之一驅動系統30，其包含一時序控制器32和一源極驅動器34。該時序控制器32接收一低電壓差動訊號(Low-Voltage Differential Signaling,LVDS)後，產生一串列資料流S_DIN，其包含顯示面板所需的訊框(frame)資料。該串列資料流S_DIN再經由一資料傳送界面傳送至該源極驅動器34。在本發明一實施例中，該串列資料流S_DIN的傳送符合一點對點迷你型低電壓差動信號(point to point mini-LVDS)通訊協定。為了符合電磁干擾的規範限制，該串列資料流S_DIN可設計為一具有週期性的展頻資料流。此外，該時序控制器32會傳送一校正信號SYNC至該源極驅動器34。在該校正信號期間，該源極驅動器34會從多個時 脈相位中選擇對於該串列資料流S_DIN而言的最佳取樣時脈相位。
圖4顯示根據本發明一實施例之串列資料流S_DIN的取樣時脈選擇方法之流程圖，其中該串列資料流S_DIN具有在一固定時間週期內變化的資料速率。該取樣時脈選擇方法包含：產生一校正信號，該校正信號的一時間間隔大於該串列資料流的該固定時間週期(步驟S40)，在該校正信號的該時間間隔內產生一第一時脈序列和跟隨其後的一第二時脈序列，該第一時脈序列和該第二時脈序列由相同個數的複數個連續時脈相位所組成(步驟S42)，依序選擇該第一時脈序列和該第二時脈序列中的一時脈相位為一取樣時脈相位(步驟S44)，以該取樣時脈相位對該串列資料流進行複數次取樣，藉以產生一旗標信號(步驟S46)，以及根據不同取樣時脈相位所產生的旗標信號選擇一最終取樣時脈相位(步驟S48)。以下配合圖3、圖5至圖7說明本實施例之取樣時脈選擇方法之細節。
參照圖5，該串列資料流S_DIN在一固定時間週期T內其資料速率以1000M Bits/s為中心，且於700M Bits/s與1300M Bits/s的範圍內變化。換言之，該串列資料流S_DIN具有在一固定時間週期T內變化的資料速率。由於該校正信號SYNC的一時間間隔TS 大於該串列資料流S_DIN的該固定時間週期T，因此在該校正信號SYNC的該時間間隔TS 內，可實施本發明所揭示之取樣時脈選擇方法以取得一最佳取樣時脈相位。
參照圖5，在該校正信號SYNC的該時間間隔TS 內，複數個時脈序列seq1和seq2根據該校正信號SYNC的昇緣而產生，且每一時脈序列包含連續的第一、第二和第三時脈相位PH[0]、PH[1]和PH[2]。圖6顯示該些時脈序列seq1和seq2的時序圖。參照圖6，該時脈序列seq2跟隨該時脈序列seq1，且相較於時脈序列seq1和seq2的昇緣，該時脈序列seq1中的時脈相位PH[0]和該時脈序列seq2中的時脈相位PH[0]具有相同的相位差，該時脈序列seq1中的時脈相位PH[1]和該時脈序列seq2中的時脈相位PH[1]具有相同的相位差，而該時脈序列seq1中的時脈相位PH[2]和該時脈序列seq2中的時脈相位PH[2]具有相同的相位差。為了簡化說明，在本實施例中僅以兩時脈序列seq1和seq2及三個時脈相位PH[0]、PH[1]和PH[2]為例說明。然而，本發明不應以此為限。為了取樣到該串列資料流S_DIN在每一固定時間週期T內以不同資料速率傳送的位元資料，可以在該校正信號SYNC的該時間間隔TS 內建立三個以上的時脈序列以增加取樣次數。
參照圖5，在複數個時脈序列seq1和seq2產生後，依序選擇該時脈序列seq1和seq2中的其中一時脈相位為一取樣時脈相位，藉以根據該取樣時脈相位對該串列資料流S_DIN進行複數次取樣。圖7顯示以不同的取樣時脈相位對該串列資料流S_DIN進行取樣的時序圖。參照圖7，在時間間隔T1期間，該時脈序列seq1中的該時脈相位PH[0]首先被選擇為一取樣時脈相位。因此，在時間間隔T1期間複數個第一取樣值會產生。根據該些第一取樣值和該串列資料流S_DIN的位元資料的比較結果，一第一旗標信號flag[0]的值會被設定。
在本發明一實施例中，當該些第一取樣值相同於該串列資料流S_DIN的位元資料時，產生一第一計數信號。接著，根據該第一計數信號累加一計數值以產生一第一累加值。當該第一累加值超過一第一門檻值(例如，16次)時，將該第一旗標信號flag[0]的邏輯位準設定為1。反之，當該些第一取樣值不同於該串列資料流S_DIN的位元資料時，產生一第二計數信號。接著，根據該第二計數信號累加一計數值以產生一第二累加值。當該第二累加值超過一第二門檻值(例如，5次)時，將該第一旗標信號flag[0]的邏輯位準設定為0。
參照圖7，在時間間隔T2期間，該時脈相位PH[1]接著被選擇為一取樣時脈相位。因此，複數個第二取樣值會產生。根據該些第二取樣值和該串列資料流S_DIN的位元資料的比較結果，一第二旗標信號flag[1]會被設定。依類似運作方式，第三、第四、第五和第六旗標信號flag[2],flag[3],flag[4],flag[5]會依序被設定。
在本發明所揭示的取樣時脈選擇方法中，在該串列資料流S_DIN的該固定時間週期T內，該時脈相位PH[0]會在該串列資料流S_DIN較低的資料速率範圍內(例如700M Bits/s~900M Bits/s)和較高的資料速率範圍內(例如1100M Bits/s~1300M Bits/s)被選擇為取樣時脈相位。同時，旗標信號flag[0]和flag[3]會根據該取樣時脈相位而設定。由於該時脈相位PH[0]會在該串列資料流S_DIN中不同的資料速率範圍內被選擇為取樣時脈相位以獲得不同資料速率下的取樣值，故在選擇最佳的取樣時脈相位時，該些取樣值的完整度和可靠度可大幅的提升。
在本實施例中，由於時脈相位PH[0]會產生兩旗標信號flag[0]和flag[3]，時脈相位PH[1]會產生兩旗標信號flag[1]和flag[4]，且時脈相位PH[2]會產生兩旗標信號flag[2]和flag[5]。為了從時脈相位PH[0]、PH[1]和PH[2]中選擇最終的取樣時脈相位，在時間間隔T6後，會對兩旗標信號flag[0]和flag[3]的值再進行一邏輯運算，對兩旗標信號flag[1]和flag[4]的值再進行一邏輯運算，且對兩旗標信號flag[2]和flag[5]的值再進行一邏輯運算。舉例而言，假設旗標信號flag[0],flag[1],flag[2],flag[3],flag[4],flag[5]依序為1,1,,0,1,1,1，將旗標信號flag[0]和flag[3]的值進行一和(AND)運算後得到1，將旗標信號flag[1]和flag[4]的值進行一和(AND)運算後得到1，將旗標信號flag[2]和flag[5]的值進行一和(AND)運算後得到0。因此，該最終取樣時脈相位會從時脈相位PH[0]和PH[1]中選擇。執行該些邏輯運算的區間可在圖7中的區間opt內完成。
接著，代表該時脈相位PH[0]和PH[1]的旗標值可再藉由一特定演算法以決定何者為最終取樣時脈相位。該特定演算法之一實施例在先申請案「串列資料流的取樣時脈選擇模組」(台灣申請案號(100113490)，申請日(2011年04月19日))中有更詳盡之描述。然而，本發明不應以此為限。
本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為以下之申請專利範圍所涵蓋。
30．．．驅動系統
32．．．時序控制器
34．．．源極驅動器
S40~S48．．．步驟
圖1A-1C繪示一未經過展頻的時脈信號的波形圖；
圖2A-2C繪示一經過展頻的時脈信號的波形圖；
圖3繪示使用本發明所揭示之取樣時脈選擇方法的一平面顯示器之一驅動系統；
圖4顯示根據本發明一實施例之串列資料流的取樣時脈選擇方法之流程圖；
圖5顯示根據本發明一實施例之取樣時脈選擇方法運作的時序圖；
圖6顯示該時脈序列的時序圖；及
圖7顯示以不同的取樣時脈相位對該串列資料流進行取樣的時序圖。
S40~S48．．．步驟

Claims (9)

  1. 一種串列資料流的取樣時脈選擇方法，該串列資料流具有在一固定時間週期內變化的資料速率，該方法包含以下步驟：產生一校正信號，該校正信號的一時間間隔大於該串列資料流的該固定時間週期；在該校正信號的該時間間隔內產生一第一時脈序列和跟隨其後的一第二時脈序列，該第一時脈序列和該第二時脈序列由相同個數的複數個連續時脈相位所組成；依序選擇該第一時脈序列和該第二時脈序列中的一時脈相位為一取樣時脈相位；以該取樣時脈相位對該串列資料流進行複數次取樣，藉以產生一旗標信號；以及根據不同取樣時脈相位所產生的旗標信號選擇一最終取樣時脈相位。
  2. 根據請求項1之取樣時脈選擇方法，其中該依序選擇該第一時脈序列和該第二時脈序列中的該時脈相位為該取樣時脈相位之步驟包含：依序選擇該第一時脈序列中的該等連續時脈相位之其中一者為該取樣時脈相位；以及在該第一時脈序列中的一最終時脈相位被選擇為該取樣時脈相位後，依序選擇該第二時脈序列中的該等連續時脈相位之其中一者為該取樣時脈相位。
  3. 根據請求項1之取樣時脈選擇方法，其中以該取樣時脈相位對該串列資料流進行複數次取樣，藉以產生該旗標信號之步驟包含：判斷複數個取樣值是否相同於該串列資料流的位元資料；當該等取樣值中的其中一者相同於該串列資料流的位元資料時，產生一第一計數信號；當該等取樣值中的其中一者不同於該串列資料流的位元資料時，產生一第二計數信號；以及根據該第一計數信號和該第二計數信號產生該旗標信號。
  4. 根據請求項3之取樣時脈選擇方法，更包含：根據該第一計數信號累加一計數值以產生一第一累加值；在該第一累加值超過一第一門檻值時，產生一第一比較信號；根據該第二計數信號累加一計數值以產生一第二累加值；在該第二累加值超過一第二門檻時，產生一第二比較信號；以及根據該第一和該第二比較信號產生該旗標信號。
  5. 根據請求項1之取樣時脈選擇方法，其中根據不同取樣時脈相位所產生的旗標信號選擇該最終取樣時脈相位之步驟包含：選擇該第一時脈序列中的一第一時脈相位為該取樣時脈相位以產生一第一旗標信號；選擇該第二時脈序列中的與該第一時脈相位具有相同相位差的一時脈相位為該取樣時脈相位以產生一第二旗標信號；對該第一旗標信號和該第二旗標信號進行一邏輯運算，藉以產生一第三旗標信號；以及根據該第三旗標信號自該等時脈相位中選擇該最終取樣時脈相位。
  6. 根據請求項5之取樣時脈選擇方法，其中該邏輯運算為一和運算。
  7. 根據請求項1之取樣時脈選擇方法，更包含：在該校正信號的該時間間隔內產生至少一第三時脈序列，該至少一第三時脈序列跟隨該該第二時脈序列，且該至少一第三時脈序列和該第一時脈序列係由相同個數的複數個連續時脈相位所組成；以及依序選擇該第一時脈序列、該第二時脈序列和該至少一第三時脈序列中的一時脈相位為一取樣時脈相位。
  8. 根據請求項1之取樣時脈選擇方法，其中該串列資料流為一具有週期性的展頻資料流。
  9. 根據請求項1之取樣時脈選擇方法，其中該串列資料流的傳送符合一點對點迷你型低電壓差動信號(point to point mini-LVDS)通訊協定。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105099410B (zh) * 2014-05-16 2018-08-28 瑞昱半导体股份有限公司 时脉资料回复电路与方法以及等化讯号分析电路与方法
US10250418B2 (en) * 2016-08-02 2019-04-02 Keyssa Systems, Inc. EHF receiver architecture with dynamically adjustable discrimination threshold

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7295601B1 (en) * 2002-08-12 2007-11-13 Edgewater Computer Systems, Inc. Method and apparatus for performing digital timing recovery on oversampled 802.11b baseband signals
US7340655B2 (en) * 2001-11-15 2008-03-04 Seiko Epson Corporation Skew adjustment circuit, skew adjustment method, data synchronization circuit, and data synchronization method
US7957455B2 (en) * 2003-07-25 2011-06-07 Infineon Technologies Ag Method and circuit arrangement for calibration of a sampling control signal which influences the sampling time of a received signal from a sampling phase selection element

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031951A (ja) * 1998-07-15 2000-01-28 Fujitsu Ltd バースト同期回路
DE10157437B4 (de) * 2001-11-23 2007-04-26 Infineon Technologies Ag Schaltungsanordnung zur Takt- und Datenrückgewinnung aus einem Empfangssignal
CN1316391C (zh) * 2003-08-28 2007-05-16 旺宏电子股份有限公司 超取样资料恢复装置及方法
US8204166B2 (en) * 2007-10-08 2012-06-19 Freescale Semiconductor, Inc. Clock circuit with clock transfer capability and method
CN101594225B (zh) * 2008-05-30 2012-09-05 晨星软件研发(深圳)有限公司 同步接收电路及方法
CN101901589B (zh) * 2009-06-01 2013-01-02 奇景光电股份有限公司 影像处理系统与内存装置的取样相位校正方法
JPWO2011004580A1 (ja) * 2009-07-06 2012-12-20 パナソニック株式会社 クロックデータリカバリ回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7340655B2 (en) * 2001-11-15 2008-03-04 Seiko Epson Corporation Skew adjustment circuit, skew adjustment method, data synchronization circuit, and data synchronization method
US7295601B1 (en) * 2002-08-12 2007-11-13 Edgewater Computer Systems, Inc. Method and apparatus for performing digital timing recovery on oversampled 802.11b baseband signals
US7957455B2 (en) * 2003-07-25 2011-06-07 Infineon Technologies Ag Method and circuit arrangement for calibration of a sampling control signal which influences the sampling time of a received signal from a sampling phase selection element

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Publication number Publication date
CN103051327A (zh) 2013-04-17
US8787434B2 (en) 2014-07-22
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CN103051327B (zh) 2015-01-28
TW201316702A (zh) 2013-04-16

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