TWI459781B - 串列資料流的取樣時脈選擇方法 - Google Patents

串列資料流的取樣時脈選擇方法 Download PDF

Info

Publication number
TWI459781B
TWI459781B TW100132014A TW100132014A TWI459781B TW I459781 B TWI459781 B TW I459781B TW 100132014 A TW100132014 A TW 100132014A TW 100132014 A TW100132014 A TW 100132014A TW I459781 B TWI459781 B TW I459781B
Authority
TW
Taiwan
Prior art keywords
signal
data stream
sampling
flag
clock
Prior art date
Application number
TW100132014A
Other languages
English (en)
Other versions
TW201312979A (zh
Inventor
ren feng Huang
Hui Wen Miao
Ko Yang Tso
Chin Chieh Chao
Original Assignee
Raydium Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Raydium Semiconductor Corp filed Critical Raydium Semiconductor Corp
Priority to TW100132014A priority Critical patent/TWI459781B/zh
Priority to CN201110308469.8A priority patent/CN102984104B/zh
Priority to US13/603,097 priority patent/US8767899B2/en
Publication of TW201312979A publication Critical patent/TW201312979A/zh
Application granted granted Critical
Publication of TWI459781B publication Critical patent/TWI459781B/zh

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/068—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection by sampling faster than the nominal bit rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

串列資料流的取樣時脈選擇方法
本發明係關於一種串列資料流的取樣時脈選擇方法，其中該串列資料流具有在一固定時間週期內變化的資料速率。
許多電子產品，例如一微處理器，是以一特定時脈信號來驅動系統的運作。隨著高速和高整合度的電子產品之技術發展，時脈信號可能具有GHz以上的工作頻率。該時脈信號可藉由一晶體震盪器產生穩定的震盪頻率。
然而，晶體震盪器具有很高的Q值，其會使時脈信號的能量集中在一個很窄的基礎頻帶和該頻帶的諧波上。當能量集中在該時脈信號的高頻諧波時會導致電磁干擾(Electro-Magnetic Interference,EMI)的輻射能量超過規範限制，例如美國聯邦通訊委員會(FCC)、日本JEITA及歐洲IEC所制定之規範限制。
近年來，為了減低電磁干擾，業界常使用一種展頻(Spread Spectrum，SS)技術來對時脈信號的頻率進行調變。經過展頻的時脈信號，其頻率不會固定在某一特定頻率，而會在一給定的頻率範圍內變動。因此，可藉由分散特定頻率的能量，使信號具有較低的能量分布或較低的頻率範圍，藉以降低電磁干擾。
圖1A繪示一未經過展頻的時脈信號CLK_ref，其具有一固定頻率fC 。圖1B繪示該時脈信號CLK_ref的頻譜(frequency spectrum)，其在頻率fC 處的能量高於產生電磁干擾的一給定臨界能量P0 。圖1C繪示該時脈信號CLK_ref的頻率隨時間變化的關係。
圖2A繪示一展頻後的時脈信號CLK_SS。圖2B繪示該時脈信號CLK_SS的頻譜。由於展頻後的能量已分散到f1 和f2 的頻率範圍內，因此在頻率fC 處的能量將低於產生電磁干擾的給定臨界能量P0 。圖2C繪示該時脈信號CLK_SS的頻率隨時間的關係。參照圖2C，該時脈信號CLK_SS的輸出頻率以頻率fC 為中心，且於f1 與f2 的頻率範圍內週期循環。
此外，一高速串列資料流也可以使用展頻方式進行傳輸，以降低電磁干擾。當串列資料流以展頻方式傳輸時，時脈信號和資料之間的資料抖動(jitter)或相位扭曲(skew)會影響有效位元的取樣區間。如果以傳統過取樣的方式對展頻後的串列資料流中的位元資料進行取樣，則可能某一取樣時脈相位只能取樣到某一特定頻帶的位元資料。另一方面，當一未展頻的高速串列資料流在經過一雜訊通道傳輸時，可能會受到固定時間間隔的雜訊干擾。此時，如果以傳統過取樣的方式對串列資料流取樣，則可能某一取樣時脈相位會連續取樣到該雜訊。因此，有必要提出一種串列資料流的取樣時脈選擇方法，以解決上述問題。
本發明揭示一種串列資料流的取樣時脈選擇方法，該串列資料流具有在一固定時間週期內變化的資料速率。根據本發明之取樣時脈選擇方法之一實施例包含以下步驟：在該串列資料流的該固定時間週期內產生M個具有相同時間間隔的區間信號，根據每一區間信號的一上升緣產生N個連續的時脈相位，依序選擇對應不同區間信號的N個連續的時脈相位中之其中一者為一取樣時脈相位，以該取樣時脈相位對該串列資料流進行複數次取樣，藉以產生一旗標信號，重複該選擇和取樣步驟以產生對應不同區間信號的N個旗標信號，以及根據對應不同區間信號的N個旗標信號選擇一最終取樣時脈相位。
本發明另揭示一種串列資料流的取樣時脈選擇方法，該串列資料流具有在一固定時間週期內變化的資料速率。根據本發明之取樣時脈選擇方法之一實施例包含以下步驟：產生複數個與該串列資料流同步的校正信號，計數該等校正信號的上升緣數目以產生複數個上升緣計數值，根據該等上升緣計數值以產生複數個具有不同延遲時間的時脈序列，每一時脈序列具有複數個連續時脈相位，在該等具有不同延遲時間的時脈序列中，依序選擇N個連續時脈相位中的其中一者為一取樣時脈相位，以該取樣時脈相位對該串列資料流進行複數次取樣，藉以產生一旗標信號，重複該選擇和取樣步驟以產生對應不同時脈序列的複數個旗標信號，以及根據對應不同時脈序列的該等旗標信號選擇一最終取樣時脈相位。
本發明所揭示之取樣時脈選擇方法可應用於任一資料傳送界面中，例如一平面顯示器的驅動系統之資料傳送界面中。圖3繪示使用本發明所揭示之取樣時脈選擇方法的一平面顯示器之一驅動系統30，其包含一時序控制器32和一源極驅動器34。該時序控制器32接收一低電壓差動信號LVDS後，產生一串列資料流S_DIN，其包含顯示面板所需的訊框(frame)資料。該串列資料流S_DIN再經由一資料傳送界面傳送至該源極驅動器34。在本發明一實施例中，該串列資料流S_DIN的傳送符合一點對點迷你型低電壓差動信號(point to point mini-LVDS)通訊協定。為了符合電磁干擾的規範限制，該串列資料流S_DIN可設計為一具有週期性的展頻資料流。此外，該時序控制器32會傳送一校正信號SYNC至該源極驅動器34。在該校正信號期間，該源極驅動器34會從多個時脈相位中選擇對於該串列資料流S_DIN而言的最佳取樣時脈相位。
圖4顯示根據本發明一實施例之串列資料流S_DIN的取樣時脈選擇方法之流程圖，其中該串列資料流S_DIN具有在一固定時間週期內變化的資料速率。該取樣時脈選擇方法包含：在該串列資料流的該固定時間週期內產生M個具有相同時間間隔的區間信號(步驟S40)，根據每一區間信號的一上升緣產生N個連續的時脈相位(步驟S42)，依序選擇對應不同區間信號的N個連續的時脈相位中之其中一者為一取樣時脈相位(步驟S44)，以該取樣時脈相位對該串列資料流進行複數次取樣，藉以產生一旗標信號(步驟S46)，重複該選擇和取樣步驟以產生對應不同區間信號的N個旗標信號(步驟S48)，以及根據對應不同區間信號的N個旗標信號選擇一最終取樣時脈相位(步驟S50)。以下配合圖5至圖6說明本實施例之取樣時脈選擇方法之細節。
參照圖5，該串列資料流S_DIN在一固定時間週期T內其資料速率以1000M Bits/s為中心，且於700M Bits/s與1300M Bits/s的範圍內變化。換言之，該串列資料流S_DIN具有在一固定時間週期T內變化的資料速率。為了取樣到該串列資料流S_DIN在每一固定時間週期T內以不同資料速率傳送的位元資料，在該串列資料流S_DIN的該固定時間週期T內首先產生複數個具有相同時間間隔T1 的區間信號SEC1,SEC2,SEC3和SEC4。
接著，根據每一區間信號SEC1,SEC2,SEC3和SEC4，複數個連續的時脈相位會產生。參照圖6，在每一區間信號SEC1,SEC2,SEC3和SEC4的上升緣處，複數個時脈相位PH[0]、PH[1]、PH[2]和PH[3]會交替地產生。接著，依序選擇對應不同區間信號SEC1,SEC2,SEC3和SEC4的複數個連續的時脈相位中之其中一者為一取樣時脈相位。在本實施例中，首先選擇對應該區間信號SEC1的時脈相位PH[0]為該取樣時脈相位。接著，依序選擇對應該區間信號SEC1的時脈相位PH[1]、PH[2]和PH[3]為下一取樣時脈相位。其後，依序選擇對應該區間信號SEC2的時脈相位PH[0]、PH[1]、PH[2]和PH[3]，依序選擇對應該區間信號SEC2的時脈相位PH[0]、PH[1]、PH[2]和PH[3]，及依序選擇對應該區間信號SEC2的時脈相位PH[0]、PH[1]、PH[2]和PH[3]為下一取樣時脈相位。在產生取樣時脈相位後，以該取樣時脈相位對該串列資料流S_DIN進行取樣，以取得該串列資料流S_DIN的複數個取樣值。
參照圖6，在本實施例中，當選擇對應該區間信號SEC1的時脈相位PH[0]為該取樣時脈相位時，則該取樣時脈相位會在該串列資料流S_DIN較低的資料速率範圍內(例如700M Bits/s~1000M Bits/s)取得複數個取樣值。當選擇對應該區間信號SEC2的時脈相位PH[0]為另一取樣時脈相位時，則該取樣時脈相位會在該串列資料流S_DIN較高的資料速率範圍內(例如1000M Bits/s~1300M Bits/s)取得複數個取樣值。在本發明所揭示的取樣時脈選擇方法中，由於該時脈相位PH[0]會在該串列資料流S_DIN不同的資料速率範圍內被選擇為取樣時脈相位，因此可獲得該時脈相位PH[0]在該串列資料流S_DIN不同資料速率下的取樣值。據此，可大幅提升取樣值的取樣完整度和可靠度。
此外，為了取樣到該串列資料流S_DIN在每一固定時間週期T內以不同資料速率傳送的位元資料，本發明另揭示一種串列資料流S_DIN的取樣時脈選擇方法，該方法包含如圖7所示的步驟：產生複數個與該串列資料流同步的校正信號(步驟S70)，計數該等校正信號的上升緣數目以產生複數個上升緣計數值(步驟S72)，根據該等上升緣計數值以產生複數個具有不同延遲時間的時脈序列，每一時脈序列具有複數個連續時脈相位(步驟S74)，在該等具有不同延遲時間的時脈序列中，依序選擇N個連續時脈相位中的其中一者為一取樣時脈相位(步驟S76)，以該取樣時脈相位對該串列資料流進行複數次取樣，藉以產生一旗標信號(步驟S78)，重複該選擇和取樣步驟以產生對應不同時脈序列的複數個旗標信號(步驟S80)，以及根據對應不同時脈序列的該等旗標信號選擇一最終取樣時脈相位(步驟S82)。以下配合圖8說明本發明一實施例之取樣時脈選擇方法之細節。
參照圖8，首先，複數個與該串列資料流S_DIN同步的校正信號CAL1,CAL2,CAL3和CAL4會產生。接著，對該等校正信號CAL1,CAL2,CAL3和CAL4的上升緣進行計數以產生一上升緣計數值。在本實施例中，由於校正信號CAL1為第一次出現的校正信號，故一計數器(未繪出)會根據該校正信號CAL1的一上升緣產生計數值“1”，根據該校正信號CAL2的一上升緣產生計數值“2”，根據該校正信號CAL3的一上升緣產生計數值“3”，並根據該校正信號CAL4的一上升緣產生計數值“4”。
接著，複數個具有不同延遲時間的時脈序列seq1,seq2,seq3和seq4會根據該計數器產生的計數值和一預設時間間隔而產生。在本發明一實施例中，該串列資料流S_DIN的該固定時間週期T會被分割為複數個相同的時間間隔T2 ，且該預設時間間隔會等於該時間間隔T2 。依此方式，該時脈序列seq1相較於該校正信號CAL1的延遲時間會設定為0，該時脈序列seq2相較於該校正信號CAL1的延遲時間會設定為T2 ，該時脈序列seq3相較於該校正信號CAL1的延遲時間會設定為2×T2 ，而該時脈序列seq4相較於該校正信號CAL1的延遲時間會設定為3×T2 。然而，本發明不應以此為限。
參照圖8，每一時脈序列由複數個連續的時脈相位PH[0]、PH[1]、PH[2]和PH[3]所組成。在產生該些時脈序列seq1,seq2,seq3和seq4後，每一時脈序列中的時脈相位PH[0]、Pn[1]、PH[2]和PH[3]會依序被選擇為一取樣時脈相位。接著，根據該取樣時脈相位對該串列資料流S_DIN進行取樣，以取得該串列資料流S_DIN的複數個取樣值。
參照圖8，在本實施例中，當時脈序列seq1中的時脈相位PH[0]被選擇為該取樣時脈相位時，則在該串列資料流S_DIN較低的資料速率範圍內(例如700M Bits/s~1000M Bits/s)會獲得複數個取樣值。此外，當時脈序列seq2中的時脈相位PH[0]被選擇為該取樣時脈相位時，則在該串列資料流S_DIN較高的資料速率範圍內(例如1000M Bits/s~1300M Bits/s)會獲得得複數個取樣值。根據本實施例所揭示的取樣時脈選擇方法，由於該時脈相位PH[0]會在該串列資料流S_DIN中不同的資料速率範圍內被選擇為取樣時脈相位，因此，可大幅地提升取樣值的完整度和可靠度。
參照圖6和圖8，在設定該取樣時脈相位後以該取樣時脈相位對該串列資料流S_DIN進行複數次取樣，藉以產生一旗標信號。參照圖8，該時脈序列seq1中的時脈相位PH[0]首先被選擇為該取樣時脈相位。接著，以該取樣時脈相位對該串列資料流S_DIN進行複數次取樣以產生複數個第一取樣值。根據該些第一取樣值和該串列資料流S_DIN的位元資料的比較結果，一旗標信號flag[0]的值會被設定。依類似運作方式，該時脈序列seq1中的該時脈相位PH[1]、PH[2]和PH[3]的旗標信號flag[1]、flag[2]和flag[3]的值會依序被設定。
在本發明一實施例中，當該些第一取樣值相同於該串列資料流S_DIN的位元資料時，產生一第一計數信號。接著，根據該第一計數信號累加一計數值以產生一第一累加值。當該第一累加值超過一第一門檻值(例如，16次)時，將該旗標信號flag[0]的值設定為1。反之，當該些第一取樣值不同於該串列資料流S_DIN的位元資料時，產生一第二計數信號。接著，根據該第二計數信號累加一計數值以產生一第二累加值。當該第二累加值超過一第二門檻值(例如，5次)時，將該旗標信號flag[0]的值設定為0。依類似運作方式，不同時脈序列中的旗標信號flag[1]至flag[15]的值可依序被設定。
在設定旗標信號flag[1]至flag[15]的值後，為了選擇一最佳取樣時脈相位，該些旗標信號flag[1]至flag[15]會再進行一邏輯運算以產生對應該些時脈相位PH[0]、PH[1]、PH[2]和PH[3]的最終旗標信號。如圖9所示，假設對應時脈相位PH[0]的旗標信號flag[0]、flag[4]、flag[8]和flag[12]設定為(0 1 1 1)，對應時脈相位PH[1]的旗標信號flag[1]、flag[5]、flag[9]和flag[13]設定為(1 0 1 1)，對應時脈相位PH[2]的旗標信號flag[2]、flag[6]、flag[10]和flag[14]設定為(1 1 1 1)，而對應時脈相位PH[3]的旗標信號flag[3]、flag[7]、flag[11]和flag[15]設定為(1 1 1 1)，則該些旗標信號可再執行一次和(AND)運算以取得對應該些時脈相位PH[0]、PH[1]、PH[2]和PH[3]的最終旗標信號(0 0 1 1)。最後，代表該時脈相位PH[2]和PH[3]的最終旗標信號可再藉由一特定演算法以決定何者為最終取樣時脈相位。該特定演算法之一實施例在先申請案「串列資料流的取樣時脈選擇模組」(台灣申請案號(100113490)，申請日(2011年04月19日))中有更詳盡之描述。然而，本發明不應以此為限。
本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為以下之申請專利範圍所涵蓋。
30．．．驅動系統
32．．．時序控制器
34．．．源極驅動器
S40~S50．．．步驟
S70~S82．．．步驟
圖1A-1C繪示一未經過展頻的時脈信號的波形圖；
圖2A-2C繪示一經過展頻的時脈信號的波形圖；
圖3繪示使用本發明所揭示之取樣時脈選擇方法的一平面顯示器之一驅動系統；
圖4顯示根據本發明一實施例之串列資料流的取樣時脈選擇方法之流程圖；
圖5顯示根據本發明一實施例之取樣時脈選擇方法運作的時序圖；
圖6顯示根據本發明一實施例之取樣時脈選擇方法運作的時序圖；
圖7顯示根據本發明另一實施例之串列資料流的取樣時脈選擇方法之流程圖；
圖8顯示根據本發明一實施例之取樣時脈選擇方法運作的時序圖；及
圖9顯示根據本發明一實施例之最終旗標信號的產生方式。
S40~S50．．．步驟

Claims (11)

  1. 一種串列資料流的取樣時脈選擇方法，該串列資料流具有在一固定時間週期內變化的資料速率，該方法包含以下步驟：在該串列資料流的該固定時間週期內產生M個具有相同時間間隔的區間信號；根據每一區間信號的一上升緣產生N個連續的時脈相位；依序選擇對應不同區間信號的N個連續的時脈相位中之其中一者為一取樣時脈相位；以該取樣時脈相位對該串列資料流進行複數次取樣，藉以產生一旗標信號；重複該選擇和取樣步驟以產生對應不同區間信號的N個旗標信號；以及根據對應不同區間信號的N個旗標信號選擇一最終取樣時脈相位。
  2. 根據請求項1所述之取樣時脈選擇方法，其中重複該選擇和取樣步驟以產生對應不同區間信號的N個旗標信號之步驟包含：選擇對應一第M個區間信號的一第一時脈相位為一第一取樣時脈相位；以該第一取樣時脈相位對該串列資料流進行複數次取樣；判斷以該第一取樣時脈相位所取樣的複數個取樣值是否相同於該串列資料流的位元資料，藉以產生對應該第M 個區間信號的一第一旗標信號；選擇該第一時脈相位其後的一第二時脈相位為一第二取樣時脈相位；以該第二取樣時脈相位對該串列資料流進行複數次取樣；以及判斷以該第二取樣時脈相位所取樣的複數個取樣值是否相同於該串列資料流的位元資料，藉以產生對應該第M個區間信號的一第二旗標信號。
  3. 根據請求項2所述之取樣時脈選擇方法，其中判斷以該第一取樣時脈相位所取樣的複數個取樣值是否相同於該串列資料流的位元資料，藉以產生該第一旗標信號之步驟包含：判斷該等取樣值是否相同於該串列資料流的位元資料；當該等取樣值中的其中一者相同於該串列資料流的位元資料時，產生一第一計數信號；當該等取樣值中的其中一者不同於該串列資料流的位元資料時，產生一第二計數信號；以及根據該第一計數信號和該第二計數信號產生該第一旗標信號。
  4. 根據請求項3所述之取樣時脈選擇方法，更包含：根據該第一計數信號累加一第一計數值以產生一第一累加值；在該第一累加值超過一第一門檻值時，產生一第一比較信號； 根據該第二計數信號累加一第二計數值以產生一第二累加值；在該第二累加值超過一第二門檻時，產生一第二比較信號；以及根據該第一和該第二比較信號產生該第一旗標信號。
  5. 根據請求項1所述之取樣時脈選擇方法，其中根據對應不同區間信號的N個旗標信號選擇一最終取樣時脈相位之步驟包含：對於對應不同區間信號的N個旗標信號進行一邏輯運算，藉以產生N個最終旗標信號；以及根據該N個最終旗標信號選擇該最終取樣時脈相位。
  6. 一種串列資料流的取樣時脈選擇方法，該串列資料流具有在一固定時間週期內變化的資料速率，該方法包含以下步驟：產生複數個與該串列資料流同步的校正信號；計數該等校正信號的上升緣數目以產生複數個上升緣計數值；根據該等上升緣計數值以產生複數個具有不同延遲時間的時脈序列，每一時脈序列具有複數個連續時脈相位；在該等具有不同延遲時間的時脈序列中，依序選擇N個連續時脈相位中的其中一者為一取樣時脈相位；以該取樣時脈相位對該串列資料流進行複數次取樣，藉以產生一旗標信號；重複該選擇和取樣步驟以產生對應不同時脈序列的複數個旗標信號；以及 根據對應不同時脈序列的該等旗標信號選擇一最終取樣時脈相位。
  7. 根據請求項6所述之取樣時脈選擇方法，其中更包含：將該串列資料流的該固定時間週期分割成複數個相同的時間間隔；以及根據該等上升緣計數值和該時間間隔設定不同時脈序列的延遲時間。
  8. 根據請求項6所述之取樣時脈選擇方法，其中以該取樣時脈相位對該串列資料流進行複數次取樣，藉以產生該旗標信號之步驟包含：判斷以該取樣時脈相位所取樣的複數個取樣值是否相同於該串列資料流的位元資料；當該等取樣值中的其中一者相同於該串列資料流的位元資料時，產生一第一計數信號；當該等取樣值中的其中一者不同於該串列資料流的位元資料時，產生一第二計數信號；以及根據該第一計數信號和該第二計數信號產生該旗標信號。
  9. 根據請求項8所述之取樣時脈選擇方法，更包含：根據該第一計數信號累加一第一計數值以產生一第一累加值；在該第一累加值超過一第一門檻值時，產生一第一比較信號；根據該第二計數信號累加一第一計數值以產生一第二累加值； 在該第二累加值超過一第二門檻時，產生一第二比較信號；以及根據該第一和該第二比較信號產生該旗標信號。
  10. 根據請求項6所述之取樣時脈選擇方法，其中重複該選擇和取樣步驟以產生對應不同時脈序列的複數個旗標信號之步驟包含：選擇對應一第一時脈序列的一第一時脈相位為一第一取樣時脈相位；以該第一取樣時脈相位對該串列資料流進行複數次取樣；判斷以該第一取樣時脈相位所取樣的複數個取樣值是否相同於該串列資料流的位元資料，藉以產生對應該第一時脈序列的一第一旗標信號；選擇該第一時脈相位其後的一第二時脈相位為一第二取樣時脈相位；以該第二取樣時脈相位對該串列資料流進行複數次取樣；以及判斷以該第二取樣時脈相位所取樣的複數個取樣值是否相同於該串列資料流的位元資料，藉以產生對應該第一時脈序列的的一第二旗標信號。
  11. 根據請求項6所述之取樣時脈選擇方法，其中根據對應不同時脈序列的該等旗標信號選擇一最終取樣時脈相位之步驟包含：對於對應不同時脈序列的該等旗標信號進行一邏輯運算，藉以產生複數個最終旗標信號；以及 根據該等最終旗標信號選擇該最終取樣時脈相位。
TW100132014A 2011-09-06 2011-09-06 串列資料流的取樣時脈選擇方法 TWI459781B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW100132014A TWI459781B (zh) 2011-09-06 2011-09-06 串列資料流的取樣時脈選擇方法
CN201110308469.8A CN102984104B (zh) 2011-09-06 2011-10-09 串行数据流的取样频率选择方法
US13/603,097 US8767899B2 (en) 2011-09-06 2012-09-04 Sampling phase selection method for a stream of data bits

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW100132014A TWI459781B (zh) 2011-09-06 2011-09-06 串列資料流的取樣時脈選擇方法

Publications (2)

Publication Number Publication Date
TW201312979A TW201312979A (zh) 2013-03-16
TWI459781B true TWI459781B (zh) 2014-11-01

Family

ID=47753180

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100132014A TWI459781B (zh) 2011-09-06 2011-09-06 串列資料流的取樣時脈選擇方法

Country Status (3)

Country Link
US (1) US8767899B2 (zh)
CN (1) CN102984104B (zh)
TW (1) TWI459781B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10250418B2 (en) * 2016-08-02 2019-04-02 Keyssa Systems, Inc. EHF receiver architecture with dynamically adjustable discrimination threshold

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE158461T1 (de) * 1990-01-02 1997-10-15 Motorola Inc Zeitmultiplex-signalisierungssystem für selektivruf
US6307905B1 (en) * 1998-11-09 2001-10-23 Broadcom Corporation Switching noise reduction in a multi-clock domain transceiver
US6990161B2 (en) * 2001-01-09 2006-01-24 International Business Machines Corporation Phase selection mechanism for optimal sampling of source synchronous clocking interface data
US6839861B2 (en) * 2001-07-30 2005-01-04 International Business Machines Corporation Method and system for selecting data sampling phase for self timed interface logic
DE10334064B3 (de) * 2003-07-25 2005-04-14 Infineon Technologies Ag Verfahren und Schaltungsanordnung zum Kalibrieren eines den Abtastzeitpunkt eines Empfangssignals beeinflussenden Abtastungssteuersignales eines Abtastphasenauswahlelements
US7236553B1 (en) * 2004-01-23 2007-06-26 Silicon Image, Inc. Reduced dead-cycle, adaptive phase tracking method and apparatus
JP4557947B2 (ja) * 2006-10-11 2010-10-06 ザインエレクトロニクス株式会社 クロックデータ復元装置

Also Published As

Publication number Publication date
CN102984104A (zh) 2013-03-20
CN102984104B (zh) 2015-06-17
US20130058445A1 (en) 2013-03-07
TW201312979A (zh) 2013-03-16
US8767899B2 (en) 2014-07-01

Similar Documents

Publication Publication Date Title
JP5066121B2 (ja) クロック情報とデータを伝送する装置及び方法
US9036755B2 (en) Circuits and methods for time-average frequency based clock data recovery
TW201714425A (zh) 用於三相介面之多相位時脈資料回復
US9832094B2 (en) Multi-wire electrical parameter measurements via test patterns
TWI436219B (zh) 串列資料流的取樣時脈選擇模組
TWI487302B (zh) 串列資料流的取樣時脈選擇方法
TWI459781B (zh) 串列資料流的取樣時脈選擇方法
US8798076B2 (en) Method of transporting data with embedded clock
JP2008071349A (ja) クロック信号発生方法及び装置、それを利用したクロック周波数制御方法及び装置
CN101719765B (zh) 一种低抖动时钟的产生方法和装置
KR101619693B1 (ko) 디스플레이 장치 및 그 구동 방법
US8169347B2 (en) Parallel-to-serial converter and parallel data output device
JP6483329B2 (ja) 高速プログラマブルクロック分周器
US9509491B2 (en) Data reception apparatus and method of determining identical-value bit length in received bit string
Kubíček et al. Blind oversampling data recovery with low hardware complexity
JP2012227693A (ja) Ｐｗｍ信号生成装置
CN118566703B (zh) 一种亚稳态实时监测并动态校正的系统及方法
CN102981995B (zh) Usb设备接口的内建晶振实现电路及方法
JP2014003375A (ja) データ受信回路
CN102378431B (zh) 发光二极管的驱动电路、解码电路与其解码方法
CN113746477A (zh) 精确定时方法、装置以及信号空位预留方法、装置
JP2013143577A (ja) 受信側装置および通信システム
JP5665709B2 (ja) ビットクロック同期回路及び受信装置
JP2015065629A (ja) クロックデータ復元装置
JP2010206735A (ja) 位相制御装置及び位相制御方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees