JP5665709B2 - ビットクロック同期回路及び受信装置 - Google Patents
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Description
このため、送信装置のビットクロックで決まる信号の1クロックの時間長と、受信装置のビットクロックで決まるデータ判定制御に用いる1クロックの時間長が異なることがある。
このように、1クロックの時間長が異なると、受信装置がデータの判定用に生成するビットクロックのタイミングが、受信信号の本来のビットの区切りのタイミングと少しずつずれてゆく問題が発生する。
また、マンチェスタ符号化されている変調信号である受信信号が歪んでいる場合や、その受信信号のSN比が劣化している場合、ビット区切り位置を示す信号(再生ビットクロック)が正しいビットの区切り位置の前後で揺らいでしまうため(受信信号が歪んでいる場合や、受信信号に雑音が重畳されている場合、正しいビットの区切り位置ではないタイミングの相関値の絶対値が最大になることがあるために、ビット区切り位置を示す信号が正しいビットの区切り位置の前後で揺らいでしまうことがある)、適正なビットクロックが安定的に得られない課題があった。
また、この発明は、少ない計算量で、適正なビットクロックを安定的に得ることができるビットクロック同期回路を用いて、データを正確に復号することができる受信装置を得ることを目的とする。
図1はこの発明の実施の形態1による受信装置を示す構成図である。
図1において、受信回路1は例えばアンテナや復調回路などから構成されており、アンテナが図示せぬ送信装置から送信された送信信号(マンチェスタ符号化されている変調信号)を受信すると、復調回路が当該変調信号を復調して、その復調信号である受信信号をビットクロック同期回路2に出力する処理を実施する。
ただし、送信装置における送信信号の変調方式は特に問わず、どのような方式で変調されていてもよい。また、送信装置が送信信号を変調しないで送信する場合には、受信回路1は当該送信信号を受信すればよく、その送信信号に対する復調処理は行わない。
この実施の形態1では、信号レベルが「LレベルからHレベル」に遷移する場合、変調信号が“0”のデータを表し、信号レベルが「HレベルからLレベル」に遷移する場合、変調信号が“1”のデータを表しているものとする。
ビットクロック同期回路2の相関器11は例えばCPUを実装している半導体集積回路、あるいは、ワンチップマイコンなどから構成されており、分周制御部18からビットクロックを受ける毎に、受信回路1から出力された受信信号と参照信号A(第1の参照信号)との相関値Aを算出し、その相関値Aを比較器12に出力する処理を実施する。
例えば、参照信号Aは、図2に示すように、“0”のデータに対応するマンチェスタ符号化変調信号に相当し、1ビットの前半が“+1”で、1ビットの後半が“−1”の信号である。
なお、相関器11及び比較器12から第1の相関値算出手段が構成されている。
参照信号Bは、参照信号Aとの相関値がゼロの信号であり、例えば、図2に示すように、1ビットの第一四半が“+1”、1ビットの第二四半及び第三四半が“−1”、1ビットの第四四半が“+1”の信号である。
比較器14は例えばCPUを実装している半導体集積回路、あるいは、ワンチップマイコンなどから構成されており、相関器13から出力された相関値Bと所定の閾値(例えば、“0”)を比較し、その比較結果に対応するデータを論理回路15に出力する処理を実施する。
なお、相関器13及び比較器14から第2の相関値算出手段が構成されている。
後述のように、相関値Aの符号と相関値Bの符号が等しい場合、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より進んでいる。逆に、相関値Aの符号と相関値Bの符号が異なる場合、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より遅れている。
フィルタはパルス出力手段が出力する同符号/異符号を示すパルスを平均化する。フィルタの実現例と具体的な動作は後述する。
このように構成することによって、相関値Aの符号と相関値Bの符号が同符号か異符号かによって、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より進んでいるか遅れているかを判定し、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より進んでいる場合は発振信号の分周数を減らすことでビットクロックの位相を進め、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より遅れている場合は発振信号の分周数を減らすことでビットクロックの位相を遅らせる。このように制御することで、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置になり、受信信号に正しく同期したビットクロックが得られる。
一方、論理回路15からカウントアップパルスUPが出力された場合、カウント値Cをカウントアップ(“1”だけインクリメント)し、そのカウントアップに伴って、そのカウント値Cの繰り上がりが発生すれば、キャリー信号CARRYを分周制御部18に出力する処理を実施する。
なお、U/Dカウンタ16はカウント手段を構成している。
分周制御部18は例えばCPUを実装している半導体集積回路、あるいは、ワンチップマイコンなどから構成されており、発振器17から出力される発振信号をN分周してビットクロックを生成し、そのビットクロックを相関器11,13に出力する処理を実施する。
ただし、分周制御部18は発振信号を分周する際、U/Dカウンタ16からボロー信号BORROWが出力されれば、その発振信号の分周数をNからN−1に減らし、その発振信号をN−1分周してビットクロックを生成する。
一方、U/Dカウンタ16からキャリー信号CARRYが出力されれば、その発振信号の分周数をNからN+1に増やし、その発振信号をN+1分周してビットクロックを生成する。
なお、分周制御部18はビットクロック生成手段を構成している。
ビットクロック同期回路2がコンピュータで構成される場合、相関器11、比較器12、相関器13、比較器14、論理回路15、U/Dカウンタ16、発振器17及び分周制御部18の処理内容を記述しているプログラムをコンピュータのメモリに格納し、当該コンピュータのCPUが当該メモリに格納されているプログラムを実行するようにすればよい。
ただし、図2の例では、雑音や歪みがないときの理想的なマンチェスタ符号化変調信号の受信波形を示している。
マンチェスタ符号化変調信号は、上述したように、ビットクロックと同期している場合、そのビットクロックの中央で、信号レベルが「LレベルからHレベル」または「HレベルからLレベル」に遷移するものである。
また、この実施の形態1では、参照信号Aと参照信号Bは、相関値が“0”となるように選択されている。
具体的には、参照信号Aは、“0”のデータに対応するマンチェスタ符号化変調信号に相当し、1ビットの前半が“+1”で、1ビットの後半が“−1”になる信号が選択されている。
また、参照信号Bは、1ビットの第一四半が“+1”、1ビットの第二四半及び第三四半が“−1”、1ビットの第四四半が“+1”になる信号が選択されている。
受信回路1は、図示せぬ送信装置がマンチェスタ符号化変調信号を送信すると、そのマンチェスタ符号化変調信号を受信する。
受信回路1は、送信装置から送信されたマンチェスタ符号化変調信号を受信すると、そのマンチェスタ符号化変調信号を復調し、その復調信号である受信信号をビットクロック同期回路2に出力する。
送信装置における変調処理や、受信回路1における復調処理自体は公知の技術であるため詳細な説明は省略する。
具体的には、相関器11は、オーバーサンプルクロック(1ビットをオーバーサンプルするクロック)の標本化時刻毎に、その受信信号と参照信号Aの値を乗算するとともに、その乗算結果である積を1ビットに亘って加算し、その加算結果を相関値Aとして比較器12に出力する。
ただし、参照信号Aが、図2に示すように、“+1”から“−1”に遷移する信号であって、“+1”と“−1”のみからなる信号である場合、受信信号と参照信号Aを乗算しても、その乗算結果の絶対値は受信信号の絶対値と変わりがなく、符号のみが変化するものであるため、受信信号と参照信号Aの乗算処理を実施することなく、加減算処理だけで相関値Aを算出することが可能である。
具体的には、相関器13は、相関器11と同様に、オーバーサンプルクロックの標本化時刻毎に、その受信信号と参照信号Bの値を乗算するとともに、その乗算結果である積を1ビットに亘って加算し、その加算結果を相関値Bとして比較器14に出力する。
ただし、参照信号Bが、図2に示すように、“+1”から“−1”に遷移してから“+1”に遷移する信号であって、“+1”と“−1”のみからなる信号である場合、受信信号と参照信号Bを乗算しても、その乗算結果の絶対値は受信信号の絶対値と変わりがなく、符号のみが変化するものであるため、受信信号と参照信号Bの乗算処理を実施することなく、加減算処理だけで相関値Bを算出することが可能である。
[1]マンチェスタ符号化変調信号の信号レベルが「LレベルからHレベル」に遷移する場合(“0”のデータを表している場合)
(a)マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置にある場合(図2の左列を参照)
→ 受信信号と参照信号Aとの相関値Aは「負」になる。
受信信号と参照信号Bとの相関値Bは「0」になる。
(b)マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より進んでいる場合(図2の中央列を参照)
→ 受信信号と参照信号Aとの相関値Aは「負」になる。
受信信号と参照信号Bとの相関値Bは「負」になる。
(c)マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より遅れている場合(図2の右列を参照)
→ 受信信号と参照信号Aとの相関値Aは「負」になる。
受信信号と参照信号Bとの相関値Bは「正」になる。
(a)マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置にある場合(図2の左列を参照)
→ 受信信号と参照信号Aとの相関値Aは「正」になる。
受信信号と参照信号Bとの相関値Bは「0」になる。
(b)マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より進んでいる場合(図2の中央列を参照)
→ 受信信号と参照信号Aとの相関値Aは「正」になる。
受信信号と参照信号Bとの相関値Bは「正」になる。
(c)マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置より遅れている場合(図2の右列を参照)
→ 受信信号と参照信号Aとの相関値Aは「正」になる。
受信信号と参照信号Bとの相関値Bは「負」になる。
この実施の形態1で用いている参照信号Aは、1ビットの前半が“+1”で、1ビットの後半が“−1”になる信号であり、1ビットに亘って参照信号Aを加算すると、その加算結果が“0”となる。
このため、参照信号Aを用いる場合、その相関値Aと比較する閾値として“0”を用いることができる。
一方、相関器11から出力された相関値Aが「正」であれば(図2に示すように、マンチェスタ符号化変調信号が“1”のデータを表している場合、相関値Aは、クロック位相の進み遅れに関係なく、常に「正」になる)、“0”の閾値より大きいため、比較結果として、“1”のデータを出力する。
この実施の形態1で用いている参照信号Bは、“+1”から“−1”に遷移してから“+1”に遷移する信号であり、1ビットに亘って参照信号Bを加算すると、その加算結果が“0”となる。
このため、参照信号Bを用いる場合、その相関値Bと比較する閾値として“0”を用いることができる。
一方、相関器13から出力された相関値Bが「正」であれば、“0”の閾値より大きいため、比較結果として、“1”のデータを出力する。
なお、相関器13から出力された相関値Bが「0」である場合、“0”,“1”以外のデータ(例えば、“2”のデータ)を出力する。あるいは、データの出力を行わないようにする。
即ち、論理回路15は、比較器12,14から出力されたデータが“0”であれば、相関値A,Bの符号が「負」、比較器12,14から出力されたデータが“1”であれば、相関値A,Bの符号が「正」であると把握する。
なお、比較器14から出力されたデータが“0”,“1”以外、あるいは、データが出力されない場合、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置にあるため、カウントダウンパルスDOWN,カウントアップパルスUPのいずれも出力しない。
U/Dカウンタ16は、論理回路15からカウントダウンパルスDOWNが出力された場合、カウント値Cをカウントダウン(カウント値Cを“1”だけデクリメント)する。
また、論理回路15からカウントアップパルスUPが出力された場合、カウント値Cをカウントアップ(カウント値Cを“1”だけインクリメント)する。
そして、U/Dカウンタ16のカウント値Cが“0”までカウントダウンされた後、論理回路15からカウントダウンパルスDOWNが出力されると、カウント値Cの繰り下がりが発生するため、そのときだけ、U/Dカウンタ16がボロー信号BORROWを分周制御部18に出力する。
そして、U/Dカウンタ16のカウント値Cが“2K−1”までカウントアップされた後、論理回路15からカウントアップパルスUPが出力されると、カウント値Cの繰り上がりが発生するため、そのときだけ、U/Dカウンタ16がキャリー信号CARRYを分周制御部18に出力する。
分周制御部18は、発振器17から出力される発振信号をN分周してビットクロック(発振信号の周波数の1/Nの信号)を生成し、そのビットクロックを相関器11,13に出力する。
これにより、分周制御部18から相関器11,13に出力されるビットクロックの周波数が高くなるため、そのビットクロックの位相が進み、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置に近づくようになる。
これにより、分周制御部18から相関器11,13に出力されるビットクロックの周波数が低くなるため、そのビットクロックの位相が遅れ、マンチェスタ符号化変調信号の信号レベルの変化点がビット中央の位置に近づくようになる。
また、受信信号が歪んでいる場合や受信信号のSN比が劣化している場合であっても、ビット区切り位置を示す信号(再生ビットクロック)が正しいビットの区切り位置の前後で揺らぐのをランダムウォークフィルタによって防ぐことができるため、適正なビットクロックを安定的に得ることができる。
参照信号Aが、1ビットの前半が“+1”、1ビットの後半が“−1”の信号であり、参照信号Bが、1ビットの第一四半が“−1”、1ビットの第二四半及び第三四半が“+1”、1ビットの第四四半が“−1”の信号である場合には、
この実施の形態1において、同符号と判定していた判定を異符号と判定し、異符号と判定していた判定を同符号と判定することで、同一の効果が得られるビットクロック同期回路を構成することができる。
Claims (11)
- ビットクロックを受ける毎に、マンチェスタ符号化されている受信信号と第1の参照信号との相関値を算出する第1の相関値算出手段と、上記ビットクロックを受ける毎に、上記第1の参照信号との相関値がゼロである第2の参照信号と上記受信信号との相関値を算出する第2の相関値算出手段と、上記第1及び第2の相関値算出手段により算出された相関値の符号が等しいか異なるかによって同符号又は異符号である旨を示すパルス情報を出力するパルス出力手段と、上記パルス出力手段が出力するパルス情報を平均化するフィルタと、発振器から出力される発振信号を分周してビットクロックを生成するビットクロック生成手段とを備え、
上記ビットクロック生成手段は上記発振信号を分周する際、上記フィルタの出力によって、上記発振信号の分周数を増やしたり、あるいは、減らしたりすることでビットクロックの位相を進めたり、あるいは、遅らせたりすることを特徴とするビットクロック同期回路。 - ビットクロックを受ける毎に、マンチェスタ符号化されている受信信号と第1の参照信号との相関値を算出する第1の相関値算出手段と、上記ビットクロックを受ける毎に、上記第1の参照信号との相関値がゼロである第2の参照信号と上記受信信号との相関値を算出する第2の相関値算出手段と、上記第1及び第2の相関値算出手段により算出された相関値の符号が等しいか異なるかによって同符号又は異符号である旨を示すパルス情報を出力するパルス出力手段と、上記パルス出力手段が出力するパルス情報を平均化するフィルタと、発振器から出力される発振信号を分周してビットクロックを生成するビットクロック生成手段とを備え、
上記ビットクロック生成手段は上記発振信号を分周する際、上記フィルタの出力を参照して、或る時間内において、異符号となる場合の数と同符号となる場合の数を把握し、異符号となる場合の数より同符号となる場合の数が多ければ、上記発振信号の分周数を減らすことでビットクロックの位相を進め、同符号となる場合の数より異符号となる場合の数が多ければ、上記発振信号の分周数を増やすことでビットクロックの位相を遅らせることを特徴とするビットクロック同期回路。 - 上記第1の相関値算出手段は、上記受信信号と上記第1の参照信号との相関値を閾値と比較し、その比較結果に対応するデータを出力することを特徴とする請求項1または請求項2記載のビットクロック同期回路。
- 上記第1の参照信号は、1ビットの前半が“+1”、1ビットの後半が“−1”の信号であり、
上記第2の参照信号は、1ビットの第一四半が“+1”、1ビットの第二四半及び第三四半が“−1”、1ビットの第四四半が“+1”の信号である
ことを特徴とする請求項1から請求項3のうちのいずれか1項記載のビットクロック同期回路。 - 上記第1の参照信号は、1ビットの前半が“−1”、1ビットの後半が“+1”の信号であり、
上記第2の参照信号は、1ビットの第一四半が“−1”、1ビットの第二四半及び第三四半が“+1”、1ビットの第四四半が“−1”の信号である
ことを特徴とする請求項1から請求項3のうちのいずれか1項記載のビットクロック同期回路。 - 上記第1の参照信号は、1ビットの前半が“−1”、1ビットの後半が“+1”の信号であり、
上記第2の参照信号は、1ビットの第一四半が“+1”、1ビットの第二四半及び第三四半が“−1”、1ビットの第四四半が“+1”の信号である
ことを特徴とする請求項1記載のビットクロック同期回路。 - 上記第1の参照信号は、1ビットの前半が“+1”、1ビットの後半が“−1”の信号であり、
上記第2の参照信号は、1ビットの第一四半が“−1”、1ビットの第二四半及び第三四半が“+1”、1ビットの第四四半が“−1”の信号である
ことを特徴とする請求項1記載のビットクロック同期回路。 - 上記第1の参照信号は、1ビットの前半が“−1”、1ビットの後半が“+1”の信号であり、
上記第2の参照信号は、1ビットの第一四半が“+1”、1ビットの第二四半及び第三四半が“−1”、1ビットの第四四半が“+1”の信号である場合、
上記パルス出力手段は、上記第1及び第2の相関値算出手段により算出された相関値の符号が等しければ異符号である旨を示し、上記相関値の符号が異なれば同符号である旨を示すパルス情報を出力することを特徴とする請求項2または請求項3記載のビットクロック同期回路。 - 上記第1の参照信号は、1ビットの前半が“+1”、1ビットの後半が“−1”の信号であり、
上記第2の参照信号は、1ビットの第一四半が“−1”、1ビットの第二四半及び第三四半が“+1”、1ビットの第四四半が“−1”の信号である場合、
上記パルス出力手段は、上記第1及び第2の相関値算出手段により算出された相関値の符号が等しければ異符号である旨を示し、上記相関値の符号が異なれば同符号である旨を示すパルス情報を出力することを特徴とする請求項2または請求項3記載のビットクロック同期回路。 - マンチェスタ符号化されている変調信号を受信する受信回路と、上記受信回路により受信された変調信号である受信信号と第1の参照信号との相関値を算出する第1の相関値算出手段と、ビットクロックを受ける毎に、上記第1の参照信号との相関値がゼロである第2の参照信号と上記受信信号との相関値を算出する第2の相関値算出手段と、上記第1及び第2の相関値算出手段により算出された相関値の符号が等しいか異なるかによって同符号又は異符号である旨を示すパルス情報を出力するパルス出力手段と、上記パルス出力手段が出力するパルス情報を平均化するフィルタと、発振器から出力される発振信号を分周してビットクロックを生成するビットクロック生成手段とを備え、
上記ビットクロック生成手段は上記発振信号を分周する際、上記フィルタの出力によって、上記発振信号の分周数を増やしたり、あるいは、減らしたりすることでビットクロックの位相を進めたり、あるいは、遅らせたりすることを特徴とする受信装置。 - マンチェスタ符号化されている変調信号を受信する受信回路と、上記受信回路により受信された変調信号である受信信号と第1の参照信号との相関値を算出する第1の相関値算出手段と、ビットクロックを受ける毎に、上記第1の参照信号との相関値がゼロである第2の参照信号と上記受信信号との相関値を算出する第2の相関値算出手段と、上記第1及び第2の相関値算出手段により算出された相関値の符号が等しいか異なるかによって同符号又は異符号である旨を示すパルス情報を出力するパルス出力手段と、発振器から出力される発振信号を分周してビットクロックを生成し、そのビットクロックを上記第1及び第2の相関値算出手段に出力するビットクロック生成手段とを備え、
上記ビットクロック生成手段は上記発振信号を分周する際、上記フィルタの出力を参照して、或る時間内において、異符号となる場合の数と同符号となる場合の数を把握し、異符号となる場合の数より同符号となる場合の数が多ければ、上記発振信号の分周数を減らすことでビットクロックの位相を進め、同符号となる場合の数より異符号となる場合の数が多ければ、上記発振信号の分周数を増やすことでビットクロックの位相を遅らせることを特徴とする受信装置。
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