JP4968910B2 - ビット同期回路 - Google Patents

Description

本発明は、無線通信用受信機においてデータビットを識別判定するタイミング信号を生成するビット同期回路に関し、特にＦＳＫ（周波数シフトキーイング）変調を利用する無線通信用受信機において用いられるビット同期回路に関するものである。

図７は、従来のＦＳＫ復調回路の構成図であり、本発明者が既に出願したものである（特願２００５−３２１６４７号）。図７におけるＦＳＫ復調回路は、入力端子３１、ＦＭ検波回路３２、サンプリング・極性判定回路３３、ビット同期回路３４、積分回路３５、判定回路３６、出力端子３７より構成される。

図８は、図７のビット同期回路３４として使用される従来のビット同期回路３４Ｄの構成図である。図８におけるビット同期回路３４Ｄは、入力端子４１、相関回路４２、閾値判定回路４３、出力端子４４より構成される。

図９は、図８の相関回路４２の構成図である。図９における相関回路４２は、入力端子５１、遅延回路５２１，５２２，・・・，５２７、係数乗算回路５３０，５３１，・・・，５３７、加算回路５４、出力端子５５より構成される。図９は、一例として、タップ数が８の場合の構成を示している。遅延回路５２１，５２２，・・・，５２７におけるＤは、サンプリング・極性判定回路３３でのサンプリング周期に対応する遅延時間を示す。また、係数乗算回路５３０，５３１，・・・，５３７における＋１または−１は、乗算係数を示す。

図１０は、図８のビット同期回路３４Ｄを用いた図７のＦＳＫ復調回路の動作の説明図であり、横軸は時間を示している。（ａ）はＦＭ検波回路３２の出力例、（ｂ）はサンプリング・極性判定回路３３の出力例、（ｃ）はビット同期回路３４Ｄ内の相関回路４２の出力例、（ｄ）は判定回路３６で信号振幅の閾値判定を行うビット同期点の例、（ｅ）は積分回路３５の出力例を示している。図１０は、一例として、サンプリング・極性判定回路３３でビット期間当り４サンプルのサンプリング処理を行う場合を示しており、また、雑音がない場合の典型的な波形例を示している。

受信されたＦＳＫ変調信号は、図７には示されていないミキサを用いてＩＦ（中間周波数）帯域に変換され、入力端子３１から入力される。ＦＭ検波回路３２は、図１０の（ａ）に示すような元のＦＳＫ信号の周波数に対応した振幅を有する連続信号を出力する。サンプリング・極性判定回路３３は、この連続信号をサンプリング後に極性判定を行い、図１０の（ｂ）に示すような２値ディジタル信号を出力する。

ビット同期回路３４Ｄは、この２値ディジタル信号からビット同期信号を出力する。ビット同期回路３４Ｄ内の相関回路４２は、図９に示されるようなＦＩＲフィルタとして構成され、図１０の（ｃ）に示すようなビット同期点付近にピーク値を有するディジタル信号を出力する。閾値判定回路４３は、相関回路４２の出力振幅を閾値判定し、図１０の（ｄ）に示すようなビット同期点を表す信号を出力する。

図７における積分回路３５は、図１０の（ｄ）に示す前後のビット同期点の期間、図１０の（ｂ）に示すサンプリング・極性判定回路３３の出力信号を積分し、図１０の（ｅ）に示すようなディジタル信号を出力する。判定回路３６は、図１０の（ｄ）に示すビット同期点において、図１０の（ｅ）に示す積分回路３５の出力の極性を識別判定し、データビットを復元する。

無線通信においては、一般に、受信機内のローカル発振器の周波数を送信側と正確に合わせることは難しく、周波数誤差が残る。ＦＳＫ変調信号をＦＭ検波する場合、この周波数誤差は振幅誤差に変換されるため、特に大きな問題にならない。しかし、受信機においてデータビットを復元するための時間基準になるビット同期信号もまたローカル発振器の周波数を基準にするため、送信側のデータレートと完全に一致させることが難しく、タイミング誤差が生じる。

図１０は、例えばデータの前にビット同期を得る目的で付けられるプリアンブル信号に用いられる０と１の交番パターンのときの例を示しているが、データ部分においては、プリアンブル信号で得られたビット同期点のタイミング情報を基に周期的にビット同期点を発生し、データビットの復元のための識別判定を行うことになる。受信機と送信側の間にタイミング誤差が残る場合、データ信号が長くなるとビット同期点が正しい位置からずれ、受信性能の劣化を招くという問題があった。

本発明は以上のような点に鑑みてなされたものであり、その目的は、受信機と送信側の間にタイミング誤差が残るような状況で長いデータを受信する場合でも、正しいビット同期点を表す信号を発生し続けることができるビット同期回路を提供することである。

上記目的を達成するために、請求項１にかかる発明のビット同期回路は、ＦＳＫ変調信号の周波数情報を振幅情報に変換するＦＭ検波回路と、該ＦＭ検波回路の出力をサンプリングかつ極性判定することで２値ディジタル信号に変換するサンプリング・極性判定回路と、該サンプリング・極性判定回路の出力からビット同期点を表す信号を出力するビット同期回路と、該ビット同期回路から出力されるビット同期点を表す信号に基づきビット周期に対応する期間だけ前記サンプリング・極性判定回路の出力を積分する積分回路と、該積分回路の出力を閾値判定してデータを復元する判定回路とを含むＦＳＫ復調回路に用いる前記ビット同期回路において、前記サンプリング・極性判定回路の出力とデータの変化点付近の信号との相関を計算する相関回路と、該相関回路の出力の絶対値を出力する絶対値回路と、該絶対値回路の出力を予め決められた数のデータ周期分だけデータ周期内の時間位置を合わせて積分する積分回路と、該積分回路の出力のピーク位置から前記ビット同期点を求めるピーク判定回路とを有することを特徴とする。
請求項２にかかる発明は、請求項１に記載のビット同期回路において、前記積分回路を、前記予め決められた数と同じタップ数で、遅延回路の遅延時間がビット周期であるようなＦＩＲフィルタに置き換えたことを特徴とする。
請求項３にかかる発明は、請求項１に記載のビット同期回路において、前記積分回路は、データ判定後の信号からデータの変化の有無を堆定した結果に応じて、データが変化するときのみ積分処理を行うことを特徴とする。
請求項４にかかる発明は、請求項１、２又は３に記載のビット同期回路において、前記絶対値回路を、二乗処理のような入力の大きさに対応する量を求める回路に置き換えたことを特徴とする。

本発明によれば、マンチェスタ符号化における周期的な信号の変化を利用し、信号変化点でピークを出力するような相関処理と、雑音の影響を緩和するためのマンチェスタ符号の信号の変化の周期に合わせた積分処理を行うことで、受信機と送信側の間にタイミング誤差がある場合でも安定したビット同期点を表す信号を得ることができるビット同期回路を実現できる。また、積分処理をＦＩＲフィルタで実現することにより、更にきめ細かいビット同期制御が可能となるビット同期回路を実現できる。また、復元後のデータ情報に基づき、データの符号変化があったときのみ積分処理を行うことで、マンチェスタ符号化がされていない場合でも特に問題なく動作できるビット同期回路を構成できる。

＜第１の実施例＞
図１は、本発明の第１の実施例のビット同期回路３４Ａの構成例を示すブロック図である。図１におけるビット同期回路３４Ａは、図７のＦＳＫ復調回路内のビット同期回路３４として使用され、入力端子１１、相関回路１２、絶対値回路１３、積分回路１４、ピーク判定回路１５、ビット同期カウンタ１６、出力端子１７より構成される。

図２は、第１の実施例のビット同期回路３４Ａを用いた図７のＦＳＫ復調回路の動作の説明図であり、横軸は時間を示している。（ａ）はＦＭ検波回路３２の出力例、（ｂ）はサンプリング・極性判定回路３３の出力例、（ｃ）は図１のビット同期回路３４Ａ内の相関回路１２の出力例、（ｄ）は絶対値回路１３の出力例、（ｅ）は積分回路１４の出力例、（ｆ）はピーク判定回路１５の出力例で、積分回路１４の出力のピーク値判定を行うビット同期点のタイミング誤差がない場合の例、（ｇ）はタイミング誤差がある場合の例を示している。図２は、一例として、雑音がない場合の典型的な波形例を示している。

受信されたＦＳＫ変調信号は、図７には示されていないミキサを用いてＩＦ帯域に変換され、入力端子３１から入力される。ＦＭ検波回路３２は、図２の（ａ）に示すような元のＦＳＫ信号の周波数に対応した振幅を有する連続信号を出力する。サンプリング・極性判定回路３２は、この連続信号をサンプリング後に極性判定を行い、図２の（ｂ）に示すようにビット当り４サンプルの２値ディジタル信号を出力する。

ビット同期回路３４Ａは、この２値ディジタル信号からビット同期信号を出力する。ビット同期回路３４Ａ内の相関回路１２は、図９に示されるようなＦＩＲフィルタとして構成され、図２の（ｃ）に示すような符号変化点から１ビット遅れた付近にピーク値を有するディジタル信号を出力する。絶対値回路１３は、相関回路１２の出力信号の絶対値をとり、図２の（ｄ）に示すようなディジタル信号を出力する。

ＦＳＫ変調を用いる場合、データの０を０１、データの１を１０のような１ビットから２ビットヘのマッピングを行うマンチェスタ符号化を行うことが多い。図２は、１１００１のデータ列をマンチェスタ符号化した場合の例（１０１００１０１１０）と考えることができる。マンチェスタ符号においては、マンチェスタ符号化前の元のデータ周期で必ず符号変化が起こるため、元のデータ周期に合わせて、絶対値回路１３の出力（ｄ）にピークが現れる。

積分回路１４は、雑音の影響を緩和するため、予め決められた数の元のデータ周期分だけ、データ周期内の時間位置（サンプリング位置）を合わせて信号を積分する。図２の（ｅ）は、この予め決められた数を３にした場合の積分回路１４の出力を示す。すなわち、８サンプルおきに３サンプル分を積分した出力を示す。ピーク判定回路１５は、積分回路１４の積分が終了した時点で、その出力に閾値以上のピーク値があればこれを検出し、ビット同期点を調整するビット同期カウンタ１６に、そのピーク値判定信号を出力する。

ビット同期カウンタ１６は、サンプリング・極性判定回路３３でサンプリングを行うサンプリングパルスに同期してカウントを行い、ピーク判定回路１５から出力するピーク値判定信号に合わせてカウンタ値がリセットされ、例えばカウント値０でビット同期信号を出力するカウンタである。図２の場合、ビット同期カウンタ１６は、０から３までカウントしたら０に戻るようなカウント動作をする。図２の（ｆ）に示すようにタイミング誤差がない場合は、３までカウントした時点でピーク判定回路１５で得られるピーク値判定信号でリセットされ、あるいはピーク値判定信号が無いときはそのまま０１２３０１２３・・・とサンプリグパルスにより自走するので、ビット同期カウンタ１６は以上のカウント動作を続けるだけである。しかし、図２の（ｇ）の左側に示すようにタイミング誤差が１サンプリング期間だけ生じている場合、例えば点線の矢印の次に得られるピーク値判定信号でリセットされ、ビット同期カウンタ１６のカウント値が０に強制的に戻されることで、出力端子１７に正しいビット同期点を表す信号を出力することができる。

なお、絶対値回路１３は、相関回路１２の出力の大きさに対応する量を出力する回路であれば、例えば二乗処理などの回路であっても同様の機能を実現でき、実現上の都合に応じて最適な処理を選択可能である。

＜第２の実施例＞
図３は、本発明の第２の実施例のビット同期回路３４Ｂの構成例を示すブロック図である。図３において、１４ＡはＦＩＲフィルタであり、図１と同じ構成要素には同一の参照符号が付されている。

図４は、図３内のＦＩＲフィルタ１４Ａの構成例を示すブロック図である。図４におけるＦＩＲフィルタ１４Ａは、入力端子２１、遅延回路２２１，２２２、加算回路２３、出力端子２４より構成される。図４は、一例として、タップ数が３の場合の構成を示している。遅延回路２２１，２２２におけるＴは、マンチェスタ符号化前の元のデータ周期に対応する遅延時間を示す。

図５は、第２の実施例のビット同期回路３４Ｂを用いた図７のＦＳＫ復調回路の動作の説明図であり、横軸は時間を示している。（ａ）は図７のＦＭ検波回路３２の出力例、（ｂ）は図７のサンプリング・極性判定回路３３の出力例、（ｃ）は図３のビット同期回路３４Ｂ内の相関回路１２の出力例、（ｄ）は絶対値回路１３の出力例、（ｅ）はＦＩＲフィルタ１４Ａの出力例、（ｆ）はピーク判定回路１５の出力例で、ＦＩＲフィルタ１４Ａの出力のピーク値判定を行うビット同期点のタイミング誤差がない場合の例、（ｇ）はタイミング誤差がある場合の例を示している。図５は、一例として、雑音がない場合の典型的な波形例を示している。

図３は、図１における積分回路１４をＦＩＲフィルタ１４Ａで置き換えたものである。ＦＩＲフィルタ１４Ａは、図５の（ｅ）に示すように、移動積分演算を行うものである。積分回路１４は積分期間が終わった時点（２４サンプル目）でのみピーク値を出力するが、ＦＩＲフィルタ１４Ａはデータ周期（図５では８サンプル）毎にピーク値を出力するので、ビット同期を調整する頻度が増加し、きめ細かいビット同期制御が可能となる。

＜第３の実施例＞
図６は、本発明の第３の実施例のビット同期回路３４Ｃの構成例を示すブロック図である。図６において、１８は判定データ端子、１４Ｂは積分回路であり、図１と同じ構成要素には同一の参照符号が付されている。

マンチェスタ符号化が行われない場合は、図２の場合のように、周期的に必ず符号変化があるとは限らず、図１の場合のように、絶対値回路１３の出力をデータ周期に合わせて単純に積分することは適切でない。そこで、図６では、復元後のデータ情報を判定データ端子１８から積分回路１４Ｂに与え、データの符号変化（エッジ）があったときのみ、すなわち、絶対値回路１３の出力にピーク値が期待されるときのみ、積分回路１４Ｂで積分処理を行うものである。このようにすることで、マンチェスタ符号化がなされていない場合でも、特に問題なく動作できるビット同期回路を構成できる。

本発明の第１の実施例のビット同期回路の構成例を示すブロック図である。 図１のビット同期回路を用いたＦＳＫ復調回路の動作の説明図である。 本発明の第２の実施例のビット同期回路の構成例を示すブロック図である。 図３のＦＩＲフィルタの構成例を示すブロック図である。 図３のビット同期回路を用いたＦＳＫ復調回路の動作の説明図である。 本発明の第３の実施例のビット同期回路の構成例を示すブロック図である。 従来のＦＳＫ復調回路の構成図である。 従来のビット同期回路の構成図である。 相関回路の構成図である。 従来のビット同期回路を用いたＦＳＫ復調回路の動作の説明図である。

符号の説明

１１：入力端子、１２：相関回路、１３：絶対値回路、１４、１４Ｂ：積分回路、１４Ａ：ＦＩＲフィルタ、１５：ピーク判定回路、１６：ビット同期カウンタ、１７：出力端子、１８：判定データ端子
２１：入力端子、２２１、２２２：遅延回路、２３：加算回路、２４：出力端子
３１：入力端子、３２：ＦＭ検波回路、３３：サンプリング・極性判定回路、３４、３４Ａ，３４Ｂ，３４Ｃ，３４Ｄ：ビット同期回路、３５：積分回路、３６：判定回路、３７：出力端子
４１：入力端子、４２：相関回路、４３：閾値判定回路、４４：出力端子
５１：入力端子、５２１，５２２，・・・，５２７：遅延回路、５３０，５３１，・・・，５３７：係数乗算回路、５４：加算回路、５５：出力端子

Claims (4)

1. ＦＳＫ変調信号の周波数情報を振幅情報に変換するＦＭ検波回路と、該ＦＭ検波回路の出力をサンプリングかつ極性判定することで２値ディジタル信号に変換するサンプリング・極性判定回路と、該サンプリング・極性判定回路の出力からビット同期点を表す信号を出力するビット同期回路と、該ビット同期回路から出力されるビット同期点を表す信号に基づきビット周期に対応する期間だけ前記サンプリング・極性判定回路の出力を積分する積分回路と、該積分回路の出力を閾値判定してデータを復元する判定回路とを含むＦＳＫ復調回路に用いる前記ビット同期回路において、
   前記サンプリング・極性判定回路の出力とデータの変化点付近の信号との相関を計算する相関回路と、該相関回路の出力の絶対値を出力する絶対値回路と、該絶対値回路の出力を予め決められた数のデータ周期分だけデータ周期内の時間位置を合わせて積分する積分回路と、該積分回路の出力のピーク位置から前記ビット同期点を求めるピーク判定回路とを有することを特徴とするビット同期回路。
2. 請求項１に記載のビット同期回路において、
   前記積分回路を、前記予め決められた数と同じタップ数で、遅延回路の遅延時間がビット周期であるようなＦＩＲフィルタに置き換えたことを特徴とするビット同期回路。
3. 請求項１に記載のビット同期回路において、
   前記積分回路は、データ判定後の信号からデータの変化の有無を堆定した結果に応じて、データが変化するときのみ積分処理を行うことを特徴とするビヅト同期回路。
4. 請求項１、２又は３に記載のビット同期回路において、
   前記絶対値回路を、二乗処理のような入力の大きさに対応する量を求める回路に置き換えたことを特徴とするビット同期回路。

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