JP2001333055A - クロック同期補正方法及び同期クロック生成装置 - Google Patents

Abstract

(57)【要約】 【課題】 同期させるべき処理対象信号が歪みを受けて
いる場合に、生成クロックに対して無意味な位相補正や
有害な位相補正が施されることのないクロック同期補正
方法及び同期クロック生成装置を提供する。 【解決手段】 ２符号周期に相当するカウント値をカウ
ントする毎にカウント値がリセットされるカウンタを用
いて受信クロックの生成を行い、リセット後、１符号周
期に相当するカウント値をカウントした時点で、受信信
号と受信クロックとの位相比較を行い、その位相比較結
果に従い、リセットするカウント値を増減することによ
り、受信クロックの位相を調整する。両信号レベルが必
ず含まれる２符号期間ごとに位相比較を行っているの
で、受信信号がデューティ比を変化させる波形歪みを受
けていても波形歪みの影響が相殺され、位相比較時に波
形歪みの影響を受けることがなく、波形歪みに対する無
駄な位相補正を防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基準クロックを分
周してなる生成クロックの位相を、１符号内の特定タイ
ミングにて必ず信号レベルが反転する符号により符号化
された処理対象信号の位相に同期させるために、生成ク
ロックの位相を補正するクロック同期補正方法、及び同
期クロック生成装置に関する。

【０００２】

【従来の技術】従来より、デジタル信号をベースバンド
伝送する通信系においては、送信信号波形と伝送路の帯
域との整合性やタイミング抽出の容易性等の伝送特性上
の要求条件を満たすために、送信側では、ＮＲＺ（Non-
Return-Zero ）符号にて表されたデジタル信号を、上述
の要求条件を満たすような伝送路符号に変換（エンコー
ド）して送信し、受信側では伝送路符号で表された受信
データを、元のＮＲＺ符号に変換（デコード）すること
が行われている。

【０００３】また、受信側では、受信データのデコード
やデコードされたＮＲＺ符号の処理に用いるため、伝送
路符号からタイミング情報を抽出して、この抽出された
タイミング情報に基づいて受信データに同期したクロッ
クを生成することも行われている。

【０００４】このようなタイミング情報を多く含む伝送
路符号として、１符号内の決められた箇所にて必ず信号
レベルが反転するようにされたマンチェスタ符号，ＦＭ
０符号，ＦＭ１符号等が知られている。即ち、これら伝
送路符号の信号レベルが反転するエッジがタイミング情
報として用いられるのである。

【０００５】また、受信側にて、伝送路符号に符号化さ
れている受信信号のエッジを検出して、受信データに同
期したクロックを生成する方法の一つとして、伝送路符
号の１符号周期の１／２^m 倍（通常、ｍ＝３〜５程度）
の周期を有する基準クロックを用い、この基準クロック
を分周することにより受信信号に同期したクロックを生
成する同期クロック生成装置が知られている。この装置
は、生成クロックのエッジタイミングと受信信号のエッ
ジを検出してなるエッジ検出信号のタイミングとを比較
し、これらが一致するように生成クロックの位相を基準
クロック単位で調整するようにされている。

【０００６】なお、この種の同期クロック生成装置を用
いる場合、通常、送信側での符号化及び受信側での復号
化に用いるクロックは、いずれも水晶発振器を用いて生
成され、送受間におけるクロック周波数のずれが数十ｐ
ｐｍ程度と極めて小さくなるようにされている。このた
め、受信側に設けられる同期クロック生成装置は、発振
周波数の調整を行うことなく、基準クロックを分周して
なる生成クロックの位相調整を行うだけで、受信信号に
同期したクロックを簡単に生成することができるのであ
る。

【０００７】ここで、同期クロック生成装置の動作を、
信号レベルが符号の中央にてロウレベルからハイレベル
に変化する符号をビットデータ‘０’に対応させ、逆に
ハイレベルからロウレベルに変化する符号をビットデー
タ‘１’に対応させたマンチェスタ符号を伝送路符号と
して用いる場合について具体的に説明する。但し、ここ
では、基準クロックを１／８分周したものを受信クロッ
クとし、この受信クロックの周期が１符号周期と一致す
るものとする。

【０００８】即ち、受信信号と受信クロックとの間に位
相ずれが生じた場合、それぞれの信号レベルが変化する
エッジタイミングを比較（位相比較）した結果、図９
（ａ）に示すように、受信信号に対して受信クロックの
位相が進んでいれば、受信クロックの次のエッジタイミ
ングを、本来のタイミングより基準クロックの１クロッ
ク分だけ遅らせるように位相補正し、逆に、図９（ｂ）
に示すように、受信信号に対して受信クロックの位相が
遅れていれば、受信クロックの次のエッジタイミング
を、本来のタイミングより基準クロックの１クロック分
だけ早めるように位相補正する。これにより、位相補正
後の受信信号及び受信クロックのエッジタイミングが一
致し、位相ずれは解消されることになる。

【０００９】

【発明が解決しようとする課題】ところで、受信信号の
信号波形は、伝送によって減衰と歪みを受け、特に信号
レベルが急峻に変化するエッジ部分になまりが生じる。
このなまった波形を波形整形（２値化）する際に適当な
しきい値が用いられないと、２値信号の一方の信号レベ
ルが広がり、その分だけ他方のレベルが狭くなるような
歪みを生じ、受信信号における各符号のデューティ比が
１／２から外れたものとなる。

【００１０】そして、このような歪みを受けた受信信号
では、位相ずれが生じているわけではないため、本来、
位相補正を行う必要がないのであるが、受信信号と受信
クロックとの間に、エッジタイミングのずれが生じてし
まうため、無意味な同期補正が繰り返されてしまうとい
う問題があった。

【００１１】即ち、図１０（ａ）に示すように、受信信
号が、波形歪みを受けることにより、本来のエッジタイ
ミングより早く立ち上がり、遅く立ち下がるような波形
（以下単に「歪み波形」という）となっている場合、受
信クロックに対して上述のような位相補正を行うと、図
１０（ｂ）に示すように、立ち下がりエッジが含まれた
区間では、受信クロックの位相が進んでいると判断され
るため、受信クロックが本来のタイミングより基準クロ
ックの１クロック分だけ遅れるように位相補正され、続
く立ち上がりエッジが含まれた区間では、逆に受信クロ
ックの位相が遅れていると判断されるため、受信クロッ
クが本来のタイミングより基準クロックの１クロック分
だけ早まるように補正される。つまり、この時点で最初
の位相補正がされていない状態に戻るため、以下、同様
の位相補正が無意味に繰り返されることになるのであ
る。

【００１２】また、図１０（ｂ）に示すように、ある区
間にて、立ち下がりエッジを受信クロックのエッジに一
致させるような位相補正を行うと、続く区間では、受信
信号の立ち上がりエッジに対して、基準クロック２個分
だけ受信クロックの位相が遅れることになる。つまり、
波形歪みの影響を受けたエッジに基づいて位相補正を行
うと、却って位相ずれを生じさせてしまうことになり、
同期エラーが発生し易くなってしまうという問題もあっ
た。

【００１３】例えば、マンチェスタ符号のデコードを行
う場合、通常、１符号内の前半部分及び後半部分の信号
レベルをサンプリングする必要があり、受信クロックの
２倍の周波数を有するデコード用のクロックにて各部分
の中心にてサンプリングを行うとすると、受信信号に対
するデコード用のクロックの位相ずれの許容量は１／４
符号周期以下となる。

【００１４】そして、基準クロック８個分が１符号周期
に相当する場合には、基準クロック２個分が１／４符号
周期に相当するため、波形歪みに対して位相補正が行わ
れ、例えば基準クロックの１クロック分のずれが生じた
場合には、実際の位相ずれに対する許容量が１／４符号
周期から１／８符号周期に半減してしまい、また２クロ
ック分のずれが生じた場合には、位相ずれを許容できな
い状態となってしまうのである。

【００１５】本発明は、上記問題点を解決するために、
同期させるべき処理対象信号が歪みを受けている場合
に、生成クロックに対して無意味な位相補正や有害な位
相補正が施されることのないクロック同期補正方法及び
同期クロック生成装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】上記目的を達成するため
の発明である請求項１記載のクロック同期補正方法で
は、基準クロックが、予め設定された１符号周期の１／
Ｎ（Ｎ＝ｍ×ｎ；ｍ，ｎは正整数且つｎは２以上）倍の
周期を有している。つまり、基準クロックを１／ｎ分周
してなる生成クロックは、任意のエッジから１符号周期
後のタイミングに必ずエッジが存在する。

【００１７】また、この生成クロックを同期させるべき
処理対象信号は、１符号内の特定タイミングにて必ず信
号レベルが反転する符号にて符号化されたものが用いら
れる。そして、生成クロックと処理対象信号との位相関
係を調べるために、生成クロック及び処理対象信号の各
エッジタイミングに基づいて位相比較を行うが、本発明
では、この位相比較を２符号周期毎に１回行い、その位
相比較の結果が不一致である場合に、基準クロック単位
で位相補正を行う。

【００１８】つまり、処理対象信号が歪みを受けて上述
の歪み波形（図１０（ａ）参照）を有している場合、隣
接するエッジ同士のエッジ間隔は１符号周期と一致しな
くなるが、１つ間をおいたエッジ同士のエッジ間隔は２
符号周期と一致したものとなる。

【００１９】これは、処理対象信号が歪みを受けた場
合、デューティが変化するだけであるため、着目した期
間中にハイレベルとロウレベルとが出現すれば歪みが相
殺されることになる。そして、１符号周期の特定タイミ
ングにて必ず信号レベルが反転する符号（例えばマンチ
ェスタ符号）では、どのようなビット列を符号化したと
しても、任意の２符号周期の間には、必ずハイレベル及
びロウレベルの両方が出現するため、この符号により符
号化された処理対象信号は、歪みを受けた場合でも、位
相ずれが生じていない限り、任意のエッジから２符号周
期後のタイミングにエッジが存在することになる。

【００２０】従って、本発明によれば、処理対象信号が
歪みを受けている場合、歪んだエッジタイミングに生成
クロックの位相がロックされることになるものの、以
後、この歪みの影響によって無駄な位相補正が繰り返さ
れてしまうことを確実に防止できる。

【００２１】次に請求項２記載のクロック同期補正方法
では、請求項１の場合と同様の基準クロック，生成クロ
ック，処理対象信号が用いられ、生成クロック及び処理
対象信号間の位相比較を行った結果が不一致となる毎
に、その時のずれ量を、生成クロックの位相が進んでい
る場合と遅れている場合とで逆符号を付して積算し、こ
の積算値が予め設定された許容値を越えた場合に位相補
正を行う。

【００２２】例えば、処理対象信号に対して生成クロッ
クが進むような位相ずれが生じた場合（図８（ａ）参
照）や、逆に処理対象信号に対して生成クロックが遅れ
るような位相ずれが生じた場合（図８（ｂ）参照）に
は、位相比較を行う毎に、同じ位相ずれ（ずれ量＋１又
は−１）が検出されるため積算値が増大して規定値（図
１０では±３）に達するため、位相補正が実行されるこ
とになる。

【００２３】一方、処理対象信号に歪みが生じている場
合には、図８（ｃ）に示すように、位相比較を行う毎
に、逆方向の位相ずれが交互に検出されるため、積算値
は規定値を越えることがなく、位相補正が実行されない
ことになる。このように、本発明によれば、処理対象信
号に歪みが生じている場合に、歪みの影響によって位相
補正が行われてしまうことを確実に防止できる。

【００２４】しかも、何等かの原因により、処理対象信
号の歪の影響を受けたエッジタイミングと生成クロック
のエッジタイミングとが一致した状態となったとして
も、その場合には、歪みが集中するエッジのみで位相ず
れが検出され積算値が増大するため、結果的に、歪みが
各符号周期に均等に分配される方向に位相補正が行われ
ることになる。

【００２５】従って、本発明によれば、生成クロック
に、歪みの影響が部分的に集中してしまうことがなく、
位相ずれの許容量を必要以上に低下させてしまうことが
ないため、処理対象信号に対するデコード等の処理を精
度よく行うことができる。なお、位相ずれがある合に
は、直ちに位相補正を行った方がよいことは言うまでも
ないが、処理対象信号及び基準クロックのいずれもが水
晶発振器の出力に基づいて生成されている場合、両者の
周波数誤差（位相ずれ）は、せいぜい１００ｐｐｍ程度
であるため、数ビット程度補正が遅れたとしても、その
影響は殆ど無視し得る程度である。但し、このような補
正の遅れが無視できない場合には、処理対象信号をシフ
トレジスタに保持しておき、位相ずれが検出された場合
には数ビット分遡って位相補正を施すようにしてもよ
い。

【００２６】次に請求項３記載の同期クロック生成装置
では、予め設定された１符号周期の１／Ｎ（Ｎ＝ｍ×
ｎ；ｍ，ｎは正整数且つｎは２以上）倍の周期を有する
基準クロックにより駆動されるカウンタを備えており、
このカウンタのカウント値に従って、クロック生成手段
が、基準クロックを１／ｎ分周してなる生成クロックを
生成する。

【００２７】また、エッジ検出手段が、１符号内の特定
タイミングにて必ず信号レベルが反転する符号にて符号
化された処理対象信号のエッジを検出し、位相比較手段
が、カウンタのカウント値が１符号周期に相当した第１
カウント値となる予想タイミング、即ち現生成クロック
のエッジタイミングと、変化点検出手段にてエッジが検
出される検出タイミングとを比較する。

【００２８】そして、リセット手段は、位相比較手段で
の比較の結果、両タイミングが一致した場合、即ち位相
が一致しており位相補正を行う必要がない場合には、カ
ウンタのカウント値が２符号周期に相当する第２カウン
ト値を越えた時点でカウンタをリセットする。

【００２９】また、リセット手段は、位相比較手段での
比較の結果、検出タイミングが予想タイミング以前の前
方期間内のタイミングと一致した場合、即ち、処理対象
信号に対して生成クロックの位相が遅れている場合に
は、カウンタのカウント値が、第２カウント値より予め
設定された補正値だけ小さい減カウント値を越えた時点
でカウンタをリセットする。

【００３０】更に、リセット手段は、検出タイミングが
予想タイミング以後の後方期間内のタイミングと一致し
た場合、即ち、処理対象信号に対して生成クロックの位
相が進んでいる場合には、カウンタのカウント値が、第
２カウント値より補正値だけ大きい増カウント値を越え
た時点でカウンタをリセットする。

【００３１】つまり、カウンタのリセット後、１符号周
期が経過した時点で位相比較を行い、その結果に基づい
て、更に１符号周期を経過後に行うリセットのタイミン
グを変化させており、換言すれば、位相比較を２符号周
期毎に１回行い、その位相比較の結果が不一致である場
合に基準クロック単位で位相補正を行う請求項１記載の
方法を実現するようにされている。

【００３２】従って、本発明の同期クロック生成装置に
よれば、請求項１記載の発明と同様の効果を得ることが
できる。また次に、請求項４記載の同期クロック生成装
置では、請求項３記載の装置と同様のカウンタ、クロッ
ク生成手段、エッジ検出手段、位相比較手段に加えて、
位相比較手段での比較の結果、検出タイミングが予想タ
イミング以前の前方期間内のタイミングと一致した場合
にダウンカウントされ、検出タイミングが予想タイミン
グ以後の後方期間内のタイミングと一致した場合にアッ
プカウントされるアップダウンカウンタを備えている。

【００３３】そして、リセット手段は、アップダウンカ
ウンタのカウント値が予め設定された正の規定値に達し
た場合には、処理対象信号に対して生成クロックの位相
が進んでいるものとして、カウンタのカウント値が２符
号周期に相当する第２カウント値より補正値だけ大きい
増カウント値を越えた時点でカウンタをリセットする。

【００３４】また、アップダウンカウンタのカウント値
が予め設定された負の規定値に達した場合には、処理対
象信号に対して生成クロックの位相が遅れているものと
して、カウンタのカウント値が第２カウント値より補正
値だけ小さい減カウント値を越えた時点でカウンタをリ
セットする。

【００３５】更に、それ以外の場合には、位相補正を行
う必要がないものとして、カウンタのカウント値が第２
カウント値を越えた時点でカウンタをリセットする。つ
まり、位相比較の結果に基づいて、そのずれ量をアップ
ダウンカウンタにて積算し、積算値（カウント値）が規
定値に達した場合に、基準クロック単位で位相補正を行
っており、請求項２記載の方法を実現するようにされて
いる。

【００３６】従って、本発明の同期クロック生成装置に
よれば、請求項２記載の発明と同様の効果を得ることが
できる。なお、位相比較結果とダウンカウント及びアッ
プカウントとの関係は、当然、反対に設定してもよい。
ところで、基準クロックの周波数は高いほど、処理対象
信号に対して生成クロックの位相を精度よく一致させる
ことができ、また位相ずれに対する許容量を大きく確保
することができるが、回路の動作周波数の制限等から、
基準クロックとして使用できるクロック周波数にも限界
がある。

【００３７】そこで、請求項５記載の同期クロック生成
装置のように、一対の同期クロック生成部のそれぞれ
が、請求項３又は請求項４記載の同期クロック生成装置
からなり、一方に前記基準クロック、他方に該基準クロ
ックを反転させた反転基準クロックを供給して動作さ
せ、クロック選択手段が、各同期クロック生成部にて行
われる位相補正の種類に応じて、前記一対の同機クロッ
ク生成部がそれぞれ生成する生成クロックのいずれかを
選択して出力するように構成してもよい。

【００３８】即ち、各同期クロック生成部を、基準クロ
ックと反転基準クロックとで動作させることにより、同
じ処理対象信号に対して各同期クロック生成部がそれぞ
れ生成する生成クロックは、基準クロックの半クロック
分だけ互いに位相のずれたものとなる。

【００３９】そして、位相補正が行われた際に、補正実
行側或いは補正非実行側のいずれの生成クロックを選択
すべきかは、位相補正の種類（遅れ補正／進み補正）及
び回路構成によって異なってくるため、これらの条件に
応じて、処理対象信号の位相とのずれがより小さくなる
側の生成クロックを適宜決定すればよい。

【００４０】この場合、基準クロックの半周期単位で、
生成クロックの位相が制御されることになるため、過剰
な補正により、位相ずれに対する許容量が大幅に低下し
てしまうことを防止できる。また、本発明の同期クロッ
ク生成装置によれば、基準クロック単位で生成クロック
の位相を制御する請求項３又は請求項４記載の装置と比
較して、同じ周波数の基準クロックを用いるのであれば
２倍の精度を実現でき、また、同じ精度を実現するので
あれば、基準クロックの周波数を半分に低下させること
ができるため、安価かつ容易に装置を作製できる。

【００４１】

【発明の実施の形態】以下に本発明の実施形態を図面と
共に説明する。 ［第１実施形態］図１は、本発明が適用された第１実施
形態のデコーダの全体構成図である。

【００４２】なお、本実施形態のデコーダ２は、マンチ
ェスタ符号に符号化されたデジタル信号をＮＲＺ符号に
復号化するものであり、伝送路等を介して受信された受
信信号ＤＩ、及び水晶発振器の出力を分周することによ
り生成された基準クロックＦＣＫを入力とし、受信信号
ＤＩを復号してなるデジタル信号ＤＯ、これに同期した
受信クロックＲＣＫ（ＮＲＺ符号の中央が立ち上がりエ
ッジとなる）、及び同期エラーが生じた場合にアクティ
ブとなるエラー信号ＥＲＲを出力するように構成されて
いる。

【００４３】なお、基準クロックＦＣＫの周期は、受信
信号ＤＩを構成するマンチェスタ符号の１符号周期の１
／１６倍に設定されている。また、受信信号ＤＩは、そ
の送信元にて、水晶発振器の出力を分周することにより
生成された送信クロックを用いて生成されるものとす
る。

【００４４】図１に示すように、本実施形態のデコーダ
２は、入力された受信信号ＤＩを基準クロックＦＣＫを
用いてサンプリングすると共に、デジタル信号ＤＩに重
畳されたノイズの除去を行うフィルタ回路１０と、フィ
ルタ回路１０の出力を基準クロックＦＣＫのタイミング
でラッチするフリップフロップ（ＦＦ）回路１２と、Ｆ
Ｆ回路１４ａ及び排他的論理和（ＸＯＲ）回路１４ｂか
らなり、ＦＦ回路１２の出力であるサンプリング信号Ｓ
Ｄの立ち上がり及び立ち下がりの両エッジを検出し、基
準クロックＦＣＫの１クロックの間アクティブとなるエ
ッジ検出信号ＤＩＦ（図２参照）を出力するエッジ検出
回路１４と、エッジ検出信号ＤＩＦ及び基準クロックＦ
ＣＫに基づき、エッジ検出信号ＤＩＦに同期したデコー
ドクロックＤＣＫ及び反転受信クロックＲＲＣＫ（図２
参照）を生成するクロック生成回路１６と、反転受信ク
ロックＲＲＣＫを反転させ、受信クロックＲＣＫとして
出力する反転回路１８とを備えている。

【００４５】フィルタ回路１０は、３段のシフトレジス
タ（図示せず）を備えており、図２に示すように、初段
のレジスタにて受信信号ＤＩを基準クロックＦＣＫのタ
イミングでサンプリングすると共に、そのサンプリング
した信号レベルを、基準クロックＦＣＫに従って順次シ
フトする。従って、マンチェスタ符号では、信号レベル
が反転する符号の前半と後半とでそれぞれ８回ずつ、符
号当たり合計１６回のサンプリングが行われることにな
る。

【００４６】また、フィルタ回路１０は、シフトレジス
タの各段にラッチされた３つの信号レベルに基づき多数
決によって出力する信号レベルを決定する多数決回路
（図示せず）を備えている。そして、この多数決回路に
て決定された信号レベルが、フィルタ回路１０の出力と
して、基準クロックＦＣＫに従って順次出力される。ま
た、図２中のＫ区間に示すように、誤った信号レベル
（斜線で示されたデータＢ）が混入したとしても、多数
決回路の作用により除去されることになる。

【００４７】なお、図２において、エッジ検出信号ＤＩ
Ｆが点線となっている部分は、符号の境界を表してお
り、‘１１’又は‘００’のように同じ値を表す符号が
続く場合には、符号の境界で信号レベルが反転するため
ハイレベルとなり、‘１０’又は‘０１’のように異な
る値を表す符号が続く場合には、符号の境界で信号レベ
ルが反転しないためロウレベルとなることを表してい
る。

【００４８】また、本実施形態のデコーダ２は、基準ク
ロックＦＣＫを反転させた反転基準クロックを生成する
反転回路２０と、ＦＦ回路１２からのサンプリング信号
ＳＤを、反転回路２０からの反転基準クロックのタイミ
ングでラッチするＦＦ回路２２と、ＦＦ回路２２の出力
であるサンプリング信号ＳＤＨをデコードクロックＤＣ
Ｋに従ってＮＲＺ符号に復号化するデコード回路２４
と、デコード回路２４からの出力を、クロック生成回路
１６からの反転受信クロックＲＲＣＫにてラッチするＦ
Ｆ回路２６とを備えており、ＦＦ回路２６の出力がＮＲ
Ｚ符号に復号化されたデジタル信号ＤＯとして出力され
る。

【００４９】デコード回路２４は、サンプリング信号Ｓ
ＤＨをデコードクロックＤＣＫに従ってラッチするＦＦ
回路２４ａ，ＦＦ回路２４ａの出力をデコードクロック
ＤＣＫに従ってラッチするＦＦ回路２４ｂ，ＦＦ回路２
４ａの出力がロウレベル且つＦＦ回路２４ｂの出力がハ
イレベルの時に出力がハイレベルとなる論理積（ＡＮ
Ｄ）回路２４ｃからなる。

【００５０】そして、デコード回路２４は、図２に示す
ように、サンプリング信号ＳＤＨを、デコードクロック
ＤＣＫにより、各符号の前半のほぼ中心及び後半のほぼ
中心のタイミングでサンプリングし、サンプリング信号
ＳＤＨの信号レベルが、ハイレベルからロウレベルに変
化した場合に、これを‘１’にデコードし、それ以外の
場合は全て‘０’にデコードして出力する。

【００５１】なお、デコード回路２４の出力は、デコー
ド回路２４を構成するＦＦ回路２４ａ，２４ｂに同一符
号の前半と後半とが揃うタイミングで、反転受信クロッ
クＲＲＣＫにより、ＦＦ回路２６にラッチされる。次
に、図３は、本発明の主要部であるクロック生成回路１
６の構成を表すブロック図である。

【００５２】図３に示すように、クロック生成回路１６
は、当該クロック生成回路１６の内部にて生成されるリ
セット信号ＲＳＴによりカウント値がゼロクリアされ、
基準クロックＦＣＫに従ってカウント値がカウントアッ
プされるカウンタ３０と、カウンタ３０のカウント値
が、３，７，１１〜１９，２３，２７，３０〜３２の場
合に、それぞれ基準クロックＦＣＫの１クロックの間だ
けアクティブとなるタイミング信号Ｎ３，Ｎ７，Ｎ１１
〜Ｎ１９，Ｎ２３，Ｎ２７，Ｎ３０〜Ｎ３２を生成する
タイミング生成回路３２とを備えている。

【００５３】また、クロック生成回路１６は、タイミン
グ信号Ｎ３，Ｎ１１，Ｎ１９，Ｎ２７に従ったタイミン
グで立ち上がり、タイミング信号Ｎ７，Ｎ１５，Ｎ２３
及びリセット信号ＲＳＴに従ったタイミングで立ち下が
るデコードクロックＤＣＫ（図４参照，以下同様）を生
成するＤＣＫ生成回路３４と、タイミング信号Ｎ７，Ｎ
２３に従ったタイミングで立ち上がり、タイミング信号
Ｎ１５及びリセット信号ＲＳＴに従ったタイミングで立
ち下がる反転受信クロックＲＲＣＫを生成するＲＲＣＫ
生成回路３６とを備えている。

【００５４】なお、タイミング信号に従ったタイミング
とは、タイミング信号のアクティブ中における基準クロ
ックの立ち上がりタイミングのことを表す。但し、図４
では、基準クロックの立ち上がりタイミングでタイミン
グ信号が変化するように示されているが、実際には、回
路の遅延により、基準クロックに対してタイミング信号
の方が遅延したものとなり、例えばタイミング信号Ｎ３
に従ったタイミングとは、カウント値３及び４の間の基
準クロックの立ち上がりタイミングとなる。

【００５５】また、クロック生成回路１６は、タイミン
グ信号Ｎ１５がアクティブである間にエッジ検出信号Ｄ
ＩＦがアクティブに変化するとアクティブとなる保持信
号Ｊｋ、タイミング信号Ｎ１１〜Ｎ１４のいずれかがア
クティブである間（以下「前方期間」ともいう）にエッ
ジ検出信号ＤＩＦがアクティブに変化するとアクティブ
となるダウン信号Ｊｄ、タイミング信号Ｎ１６〜Ｎ１９
のいずれかがアクティブである間（以下「後方期間」と
もいう）にエッジ検出信号ＤＩＦがアクティブに変化す
るとアクティブとなるアップ信号Ｊｕを生成する位相比
較回路３８を備えている。

【００５６】但し、保持信号Ｊｋ，ダウン信号Ｊｄ，ア
ップ信号Ｊｕは、いずれもタイミング信号Ｎ７に従った
タイミングで非アクティブとなるようにされている。更
に、クロック生成回路１６は、保持信号Ｊｋがアクティ
ブの場合には、タイミング信号Ｎ３１に従ったタイミン
グでアクティブとなり、ダウン信号Ｊｄがアクティブの
場合には、タイミング信号Ｎ３０に従ったタイミングで
アクティブとなり、アップ信号Ｊｕがアクティブの場合
には、タイミング信号Ｎ３２に従ったタイミングでアク
ティブとなるリセット信号ＲＳＴを生成すると共に、保
持信号Ｊｋ，ダウン信号Ｊｄ，アップ信号Ｊｕのいずれ
もが非アクティブである場合に、タイミング信号Ｎ２３
に従ったタイミングでアクティブとなり、その後最初の
エッジ検出信号ＤＩＦに従ったタイミングで非アクティ
ブに戻るエラー信号ＥＲＲを生成する生成するリセット
信号生成回路４０を備えている。

【００５７】このように構成されたクロック生成回路１
６では、タイミング信号Ｎ１５が、本発明における予想
タイミングに相当し、このタイミング信号Ｎ１５がアク
ティブである間にエッジ検出信号ＤＩＦがアクティブに
変化した場合には、クロックＤＣＫ，ＲＲＣＫは位相ず
れを起こしていないものとして、図４中に実線にて示す
ように、保持信号Ｊｋがアクティブとなり、タイミング
信号Ｎ３１に等しいリセット信号ＲＳＴが生成される。
このリセット信号ＲＳＴのタイミングに従って、カウン
タ３０のカウント値がクリアされると共に、ＤＣＫ生成
回路３４及びＲＲＣＫ生成回路３６がリセットされるこ
とにより、クロックＤＣＫ，ＲＣＫの位相は現状のまま
維持されることになる。

【００５８】また、前方期間（Ｎ１１〜Ｎ１４）内にエ
ッジ検出信号ＤＩＦがアクティブに変化した場合には、
クロックＤＣＫ，ＲＣＫの位相は遅れているものとし
て、図４中一点鎖線にて示すように、ダウン信号Ｊｄが
アクティブとなり、通常より１クロックだけ早いタイミ
ング信号Ｎ３０に等しいリセット信号ＲＳＴが生成され
る。このリセット信号ＲＳＴのタイミングに従って、カ
ウンタ３０のカウント値がクリアされると共に、ＤＣＫ
生成回路３４及びＲＲＣＫ生成回路３６がリセットされ
ることにより、クロックＤＣＫ，ＲＣＫの位相が基準ク
ロックＦＣＫの１クロック分だけ進むことになる。

【００５９】また、後方期間（Ｎ１６〜Ｎ１９）内にエ
ッジ検出信号ＤＩＦがアクティブに変化した場合には、
クロックＤＣＫ，ＲＣＫの位相が進んでいるものとし
て、図４中二点鎖線にて示すように、アップ信号Ｊｕが
アクティブとなり、通常より１クロックだけ遅いタイミ
ング信号Ｎ３２に等しいリセット信号ＲＳＴが生成され
る。このリセット信号ＲＳＴのタイミングに従って、カ
ウンタ３０のカウント値がクリアされると共に、ＤＣＫ
生成回路３４及びＲＲＣＫ生成回路３６がリセットされ
ることにより、クロックＤＣＫ，ＲＣＫの位相が基準ク
ロックＦＣＫの１クロック分だけ遅れることになる。

【００６０】一方、タイミング信号Ｎ１１〜Ｎ１９のい
ずれかがアクティブである間に、エッジ検出信号ＤＩＦ
がアクティブに変化しなかった場合には、同期エラーで
あるとして、タイミング信号Ｎ２３に従ったタイミング
でエラー信号ＥＲＲがアクティブとなり、その後、エッ
ジ検出信号ＤＩＦがアクティブに変化した時点で、リセ
ット信号ＲＳＴが送出されると共に、エラー信号ＥＲＲ
が解除される。

【００６１】つまり、受信信号とクロックＤＣＫ，ＲＲ
ＣＫ（ＲＣＫ）との間に位相ずれが生じた場合、図５
（ａ）に示すように、受信信号に対してクロックＤＣ
Ｋ，ＲＲＣＫの位相が進んでいれば、位相比較を行った
１符号周期後のエッジタイミングが、本来のタイミング
より基準クロックの１クロック分だけ遅れるように変化
し、逆に、図５（ｂ）に示すように、受信信号に対して
クロックＤＣＫ，ＲＲＣＫの位相が遅れていれば、位相
比較を行った１符号周期後のエッジタイミングが、本来
のタイミングより基準クロックの１クロック分だけ早ま
るように変化し、その結果、位相補正後の受信信号及び
クロックＤＣＫ，ＲＲＣＫのエッジタイミングが一致し
て、位相ずれは解消されることになる。

【００６２】また、受信信号が波形歪みを受けている場
合、図５（ｃ）に示すように、立ち下がりエッジで位相
比較が行われたとすると、ここではクロックＤＣＫ，Ｒ
ＲＣＫの位相が遅れていると判断されるため、その１符
号周期後のエッジタイミングが、本来のタイミングより
基準クロックの１クロック分だけ遅れるように変化す
る。以後、最初の位相比較から、２符号周期毎に位相比
較が行われるが、位相比較が行われるタイミングの間に
は、ロウレベルとハイレベルとが１回ずつ存在している
ため、歪みの影響が相殺されることになる。つまり、位
相比較のタイミングでは、歪みの影響によるエッジタイ
ミングのずれが生じてしまうことがなく、従って、無駄
な位相補正が繰り返し行われることがない。

【００６３】以上説明したように、本実施形態のデコー
ダ２においては、基準クロックＦＣＫによりカウンタ３
０を動作させ、このカウンタ３０のカウント値に基づい
て生成されるタイミング信号に従ってクロックＤＣＫ，
ＲＲＣＫを生成している。そして、カウンタ３０のリセ
ット後、１符号周期の経過に相当したタイミング信号Ｎ
１５の前後にて、エッジ検出信号ＤＩＦとの位相比較を
行い、位相比較の結果に基づいて、更に１符号周期が経
過した時点で生成されるリセット信号のタイミングを調
整することにより、クロックＤＣＫ，ＲＲＣＫの位相を
調整している。

【００６４】つまり、基準クロックＦＣＫにて動作する
カウンタ３０に従って生成されるタイミング、ひいては
クロックＤＣＫ，ＲＲＣＫのエッジタイミングと、処理
対象信号（ここでは受信信号ＤＩをサンプリングしてな
るサンプリング信号ＳＤＨ）のエッジタイミング（エッ
ジ検出信号ＤＩＦ）との比較（即ち位相比較）、及びそ
の比較結果に基づくカウンタ３０，ＤＣＫ生成回路３
４，ＲＲＣＫ生成回路３６のリセット（即ち位相補正）
を、２符号周期毎に１回行うようにされている。

【００６５】従って、本実施形態のデコーダ２によれ
ば、受信信号が歪みを受けている場合、歪んだエッジタ
イミングに生成クロックの位相がロックされることにな
るものの、以後、この歪みの影響によって無駄な位相補
正が繰り返されてしまうことを確実に防止できる。

【００６６】なお、本実施形態において、ＤＣＫ生成回
路３４，ＲＲＣＫ生成回路３６がクロック生成手段、エ
ッジ検出回路１４がエッジ検出手段、位相比較回路３８
が位相比較手段、リセット信号生成回路４０がリセット
手段に相当する。 ［第２実施形態］次に第２実施形態について説明する。

【００６７】本実施形態は、第１実施形態とは、クロッ
ク生成回路１６のリセット信号生成回路４０及びその周
辺の構成が異なるだけであるため、この点についてのみ
説明する。即ち、図６に示すように、本実施形態におい
ては、第１実施形態のクロック生成回路１６にはない新
たな構成として、位相比較回路３８から供給されるダウ
ン信号Ｊｄ及びアップ信号Ｊｕのいずれかがアクティブ
の時にアクティブとなる位相ずれ検出信号Ｊｚを生成す
る論理和（ＯＲ）回路４１と、ダウン信号Ｊｄによりダ
ウンカウントされ、アップ信号Ｊｕによりアップカウン
トされるアップダウンカウンタ４２とを備えている。

【００６８】また、本実施形態のリセット信号生成回路
４０ａは、ダウン信号Ｊｄ，アップ信号Ｊｕの代わり
に、論理和（ＲＯ）回路４１が生成する位相ずれ検出信
号Ｊｚ、及びアップダウンカウンタ４２のカウント値Ｃ
udが入力され、アップダウンカウンタ４２のカウント値
をクリアするクリア信号ＣＲを出力するようにされてい
る。

【００６９】そして、このリセット信号生成回路４０ａ
は、保持信号Ｊｋがアクティブであるか、位相ずれ検出
信号Ｊｚがアクティブであり且つカウント値Ｃudが規定
値に達していない場合には、タイミング信号Ｎ３１に従
ったタイミングでアクティブとなり、位相ずれ検出信号
Ｊｚがアクティブであり且つカウント値Ｃudが負の規定
値に達している場合には、タイミング信号Ｎ３０に従っ
たタイミングでアクティブとなり、位相すれ検出信号Ｊ
ｚがアクティブであり且つカウント値Ｃudが正の規定値
に達している場合には、タイミング信号Ｎ３２に従った
タイミングでアクティブとなるリセット信号ＲＳＴを生
成するように構成されている。

【００７０】また、リセット信号生成回路４０ａは、保
持信号Ｊｋ，位相ずれ検出信号Ｊｚのいずれもが非アク
ティブである場合に、タイミング信号Ｎ２３に従ったタ
イミングでアクティブとなり、その後最初のエッジ検出
信号ＤＩＦに従ったタイミングで非アクティブに戻るエ
ラー信号ＥＲＲを生成すると共に、カウント値Ｃudが規
定値に達した場合には、その後のリセット信号ＲＳＴと
同じタイミングでアクティブとなるクリア信号ＣＲを生
成するように構成されている。

【００７１】このように構成された本実施形態のデコー
ダ２では、クロックＤＣＫ，ＲＲＣＫの位相が進んでい
る（アップ信号Ｊｕがアクティブ）場合には、アップダ
ウンカウンタ４２のカウント値Ｃudがアップカウントさ
れ、位相が遅れている（ダウン信号Ｊｄがアクティブ）
場合にはカウント値Ｃudがダウンカウントされ、カウン
ト値Ｃcdが規定値に達した場合にのみ、位相補正（リセ
ット信号ＲＳＴのタイミング調整）が行われる。

【００７２】従って、本実施形態のデコーダ２によれ
ば、受信信号ＤＩが歪みを受けている場合には、アップ
カウントとダウンカウントとが交互に繰り返され（図８
（ｃ）参照）、規定値に達することがないため、歪みの
影響を受けて不要な位相補正を行ってしまい、その位相
補正によって却って位相ずれを生じさせてしまうという
事態を確実に防止でき、装置の信頼性を向上させること
ができる。 ［第３実施形態］次に第３実施形態について説明する。

【００７３】本実施形態のデコーダ３は、それぞれが第
１実施形態のデコーダ２と全く同じ構成を有する第１及
び第２処理部２ａ，２ｂを備えており、両処理部２ａ，
２ｂには、同じ受信信号ＤＩが供給されると共に、第１
処理部２ａには、基準クロックＦＣＫを反転回路４を介
して反転させてなる反転基準クロックが供給され、第２
処理部２ｂには、基準クロックＦＣＫがそのまま供給さ
れるように構成されている。

【００７４】また、デコーダ３は、選択信号ＳＥＬに従
って、いずれか一方の処理部２ａ，２ｂからの信号Ｄ
Ｏ，ＲＣＫ，ＥＲＲを選択して出力するセレクタ６と、
両処理部２ａ，２ｂ内で生成される各種信号に基づき、
選択信号ＳＥＬを生成する切替制御部８とを備えてい
る。

【００７５】このように構成された本実施形態のデコー
ダ３では、両処理部２ａ，２ｂが、互いに基準クロック
ＦＣＫの半クロックだけずれた信号ＤＯ，ＲＣＫを生成
するため、両処理部２ａ，２ｂが生成する信号を適宜選
択して用いることにより、基準クロックＦＣＫの半周期
単位で位相補正を行うことができる。

【００７６】その結果、基準クロックＦＣＫの１周期単
位で位相補正を行う場合と比較して、同じ周波数の基準
クロックＦＣＫを用いるのであれば２倍の精度を実現で
き、また、同じ精度を実現するのであれば、基準クロッ
クＦＣＫの周波数を半分に低下させることができるた
め、安価かつ容易に装置を作製できる。

【００７７】なお、本実施形態では、処理部２ａ，２ｂ
として、第１実施形態のデコーダを用いたが、第２実施
形態のデコーダを用いてもよい。

【図面の簡単な説明】

【図１】 第１実施形態のデコーダの全体構成図であ
る。

【図２】 デコーダの各部の動作を表すタイミング図で
ある。

【図３】 クロック生成回路の構成を表すブロック図で
ある。

【図４】 クロック生成回路の動作を表すタイミング図
である。

【図５】 位相ずれ及び波形歪みに対する動作を表す説
明図である。

【図６】 第２実施形態におけるクロック生成回路周辺
の構成を表すブロック図である。

【図７】 第３実施形態のデコーダの全体構成図であ
る。

【図８】 発明の効果を表す説明図である。

【図９】 従来装置の動作を表す説明図である。

【図１０】 従来装置の問題点を表す説明図である。

【符号の説明】

２，３…デコーダ、２ａ…第１処理部、２ｂ…第２処理
部、４，１８，２０，２６…反転回路、６…セレクタ、
８…切替制御部、１０…フィルタ回路、１２，２２…フ
リップフロップ（ＦＦ）回路、１４…エッジ検出回路、
１６…クロック生成回路、２４…デコード回路、３０…
カウンタ、３２…タイミング生成回路、３４…ＤＣＫ生
成回路、３６…ＲＲＣＫ生成回路、３８…位相比較回
路、４０，４０ａ…リセット信号生成回路、４１…論理
和（ＯＲ）回路、４２…アップダウンカウンタ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA03 BB02 CC25 DD17 DD23 DD42 DD46 EE01 GG09 HH09 JJ07 KK36 KK39 5K029 AA01 CC01 CC04 DD02 FF10 GG03 HH08 HH11 HH14 HH21 HH27 LL19 5K047 AA12 FF02 FF05 GG02 GG09 GG11 GG24 GG29 MM55 MM56 MM58 MM63

Claims (5)

【特許請求の範囲】
1. 【請求項１】 予め設定された１符号周期の１／Ｎ（Ｎ
   ＝ｍ×ｎ；ｍ，ｎは正整数且つｎは２以上）倍の周期を
   有する基準クロックを１／ｎ分周してなる生成クロック
   の位相を、１符号内の特定タイミングにて必ず信号レベ
   ルが反転する符号にて符号化された処理対象信号の位相
   に同期させるため、前記生成クロック及び前記処理対象
   信号の各エッジタイミングに基づいて位相比較を行い、
   該位相比較の結果に従って、前記生成クロックを前記基
   準クロック単位で位相補正するクロック同期補正方法に
   おいて、 前記位相比較を２符号周期毎に１回行い、該位相比較の
   結果が不一致である場合に前記位相補正を行うことを特
   徴とするクロック同期補正方法。
2. 【請求項２】 予め設定された１符号周期の１／Ｎ（Ｎ
   ＝ｍ×ｎ；ｍ，ｎは正整数且つｎは２以上）倍の周期を
   有する基準クロックを、１／ｎ分周してなる生成クロッ
   クの位相を、１符号内の特定タイミングにて必ず信号レ
   ベルが反転する符号にて符号化された処理対象信号の位
   相に同期させるため、前記生成クロック及び前記処理対
   象信号の各エッジタイミングに基づいて位相比較を行
   い、該位相比較の結果に従って、前記生成クロックを前
   記基準クロック単位で位相補正するクロック同期補正方
   法において、 前記位相比較の結果が不一致となる毎に、前記生成クロ
   ックの位相が進んでいる場合と遅れている場合とで逆符
   号を付したずれ量を積算し、該ずれ量の積算値が予め設
   定された許容値を越えた場合に、前記位相補正を行うこ
   とを特徴とするクロック同期補正方法。
3. 【請求項３】 １符号内の特定タイミングにて必ず信号
   レベルが反転する符号にて符号化された処理対象信号を
   処理する際に必要な該処理対象信号に同期したクロック
   を生成する同期クロック生成装置であって、 予め設定された１符号周期の１／Ｎ（Ｎ＝ｍ×ｎ；ｍ，
   ｎは正整数且つｎは２以上）倍の周期を有する基準クロ
   ックにより駆動されるカウンタと、 該カウンタのカウント値に従って、前記基準クロックを
   １／ｎ分周してなる生成クロックを生成するクロック生
   成手段と、 前記処理対象信号のエッジを検出するエッジ検出手段
   と、 前記カウンタのカウント値が１符号周期に相当した第１
   カウント値となる予想タイミングと、前記変化点検出手
   段にてエッジが検出される検出タイミングとを比較する
   位相比較手段と、 該位相比較手段での比較の結果、両タイミングが一致し
   た場合、前記カウンタのカウント値が２符号周期に相当
   する第２カウント値を越えた時点で前記カウンタをリセ
   ットし、前記検出タイミングが前記予想タイミング以前
   の前方期間内のタイミングと一致した場合、予め設定さ
   れた補正値だけ前記第２カウント値より小さい減カウン
   ト値を越えた時点で前記カウンタをリセットし、前記検
   出タイミングが前記予想タイミング以後の後方期間内の
   タイミングと一致した場合、前記第２カウント値より前
   記補正値だけ大きい増カウント値を越えた時点で前記カ
   ウンタをリセットするリセット手段と、 を備えることを特徴とする同期クロック生成装置。
4. 【請求項４】 １符号内の特定タイミングにて必ず信号
   レベルが反転する符号にて符号化された処理対象信号を
   処理する際に必要な該処理対象信号に同期したクロック
   を生成する同期クロック生成装置であって、 予め設定された１符号周期の１／Ｎ（Ｎ＝ｍ×ｎ；ｍ，
   ｎは正整数且つｎは２以上）倍の周期を有する基準クロ
   ックにより駆動されるカウンタと、 該カウンタのカウント値に従って、前記基準クロックを
   １／ｎ分周してなる生成クロックを生成するクロック生
   成手段と、 前記処理対象信号のエッジを検出するエッジ検出手段
   と、 前記カウンタのカウント値が１符号周期に相当した第１
   カウント値となる予想タイミングと、前記変化点検出手
   段にてエッジが検出される検出タイミングとを比較する
   位相比較手段と、 該位相比較手段での比較の結果、前記検出タイミングが
   前記予想タイミング以前の前方期間内のタイミングと一
   致した場合にダウンカウントされ、前記検出タイミング
   が前記予想タイミング以後の後方期間内のタイミングと
   一致した場合にアップカウントされるアップダウンカウ
   ンタと、 該アップダウンカウンタのカウント値が予め設定された
   正の規定値に達した場合には、前記カウンタのカウント
   値が２符号周期に相当する第２カウント値より予め設定
   された補正値だけ大きい増カウント値を越えた時点で前
   記カウンタ及び前記アップダウンカウンタをリセット
   し、前記アップダウンカウンタのカウント値が予め設定
   された負の規定値に達した場合には、前記カウンタのカ
   ウント値が前記第２カウント値より前記補正値だけ小さ
   い減カウント値を越えた時点で前記カウンタ及び前記ア
   ップダウンカウンタをリセットし、それ以外の場合に
   は、前記第２カウント値を越えた時点で前記カウンタを
   リセットするリセット手段と、 を備えることを特徴とする同期クロック生成装置。
5. 【請求項５】 それぞれが請求項３又は請求項４記載の
   同期クロック生成装置からなり、一方に前記基準クロッ
   ク、他方に該基準クロックを反転させた反転基準クロッ
   クが供給される一対の同期クロック生成部と、 各同期クロック生成部にて行われる位相補正の種類に応
   じて、前記一対の同機クロック生成部がそれぞれ生成す
   る生成クロックのいずれかを選択して出力するクロック
   選択手段と、 を備えることを特徴とする同期クロック生成装置。