JP2011205366A - 受信回路 - Google Patents

Abstract

【課題】エラーの発生率を改善し目標とする発生率にする際の遅延量を低減した受信装置を提供する。
【解決手段】発生確率が時間に応じて正規分布するランダムジッタを含む信号を入力し、この入力信号をデジタルデータに変換して出力する受信装置において、位相を設定可能なクロック信号を生成するクロック回路と、前記入力信号を前記クロック信号に基づくタイミングでデジタルデータに変換して出力するとともに、前記変換の際にエラーが生じた場合にはエラー信号を出力する第１受信回路と、前記入力信号を遅延させた信号を、前記クロック信号に基づくタイミングでデジタルデータに変換して出力するとともに、前記変換の際にエラーが生じた場合エラー信号を出力する第２受信回路と、第１、第２受信回路のエラー信号に基づいて、第１受信回路または第２の受信回路のいずれか一方からのデジタルデータを選択して出力するデータ出力制御部を備えた。
【選択図】図１

Description

本発明は、デジタルデータを受信する受信装置に関し、更に詳しくは、少ない遅延で受信時のエラー発生率を低減する受信装置に関する。

データを送受信する際に受信装置でのエラーの発生率を改善して目標とする発生率にするために、従来では送信側でエラー訂正符号を付加して送信し、受信側では誤りのあるデータをエラー訂正符号によりエラー訂正する構成をとる。エラーの発生率は、例えばＢＥＲ（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ、送信した総ビット数に対して、誤りのあった受信ビット数の割合）等の指標によっても表現される。

このような従来の伝送路系における、受信回路の構成を、図面を用いて説明する。
図４は従来の受信回路の例を示した構成図である。
ここではシリアルデータの送受信においてよく用いられる８Ｂ１０Ｂ変換を使用してデータ送受信する例を説明する。

８Ｂ１０Ｂ変換によるデータ送受信とは、送信側で、８ビットの並列データ（元データ）を８Ｂ１０Ｂ変換テーブルに基づいて１０ビットのデータに変換（８Ｂ１０Ｂエンコード）後、直列データに変換して送信し、受信側で、送信された１０ビットの直列データを並列データに変換後、８Ｂ１０Ｂ変換テーブルに基づいて元の８ビットの並列データに変換（８Ｂ１０Ｂデコード）することでデータの送受信を行う通信方式である。

８Ｂ１０Ｂなどのシリアル通信で用いられるエンコードは、生成される直列データに含まれる、１または０の連続数を一定以下に抑えるようになっている。これは、受信側で受信データからクロックを再生しやすくするためである。

図４において、図示しない送信装置が、元データにエラー訂正符号を付加した後に、８Ｂ１０Ｂエンコードした信号を生成し、直列データに変換して、図示しない伝送路へ送信しているものとする。
入力端１は、図示しない送信装置からの信号を伝送路を介して入力する。
クロック回路２は、クロックデータリカバリ回路（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ回路、以下ＣＤＲ）等で、入力端１に接続され、入力端１からクロック信号を再生して、位相を調整し出力する。

受信回路３はラッチ手段３１と変換手段３２を備える。
ラッチ手段３１は、フリップフロップ回路等で、入力端１からの入力信号をクロック回路２からのクロック信号に基づくタイミングでラッチして出力する。

変換手段３２は、８Ｂ１０Ｂデコーダ等で、ラッチ手段３１の出力結果を入力して８Ｂ１０Ｂ変換でデコードして結果をデータ線３３から出力するとともに、デコードする際にエラーが生じた場合はエラー信号をエラー信号線３４から出力する。

エラー訂正回路４は、データバッファ４１と訂正手段４２を備える。データバッファ４１は変換手段３２から出力されるデータを一旦蓄積する。
訂正手段４２は、データバッファ４１に蓄積されたデータに含まれているエラー訂正符号を使いエラー訂正し、確定データとして出力する。

このような従来の受信装置の動作例を、図面を用いて説明する。
図４において、クロック回路２は、入力信号にからクロック信号を再生し出力する。
ラッチ手段３１は、クロック信号の立ち上がりエッジで入力信号をラッチして出力する。
変換手段３２は、ラッチ手段３１の出力結果を８Ｂ１０Ｂ変換でデコードして結果を出力するとともに、デコードする際にエラーが生じた場合はエラー信号をエラー信号線３４から出力する。

データバッファ４１は、変換手段４２から出力されるデータを定められた数だけ蓄積する。訂正手段４２は、変換手段３２からのエラー信号に基づいて、データバッファ４１に蓄積されたデータのエラーを訂正して出力する。

図５は、図４に示す受信装置により、元データ４単位（例えばデータ「Ａ〜Ｄ」）に対して訂正符号が１単位付加されている場合の動作を模式的に示したタイムチャートである。
（ａ）は変換手段３２の出力、（ｂ）はデータバッファ４１への蓄積処理、（ｃ）は訂正手段４２のエラー訂正処理、（ｄ）はエラー訂正回路４からの出力（データの確定）を示す。この例のように、図４に示す受信装置では、データ「Ａ〜Ｄ」が変換手段３２から出力されデータが確定するまでに、図５の「ＤＬＹ」で示される遅延が生じる。

特許文献１には、
入力信号をデコーダによりデコードしてデータを出力する受信装置の構成が詳細に記載されている。

特開２００２−０８４２４７号公報

このような従来の受信装置は、エラーの発生率（あるいはＢＥＲ）の改善をエラー訂正符号によるエラー訂正処理によって実現するので、デジタルデータをデータバッファ４１に格納する処理と、データバッファに格納されたデータに対し訂正手段４２のエラー訂正処理等が必要となり、変換手段３２が出力してからデータの確定までに遅延（図５に示す「ＤＬＹ」）が生じてしまうという課題があった。

そこで本発明は、エラーの発生率（あるいはＢＥＲ）を改善し目標とする発生率にする際の遅延量を従来装置よりも低減した受信装置を実現することを目的とする。

このような課題を解決するために、本発明のうち請求項１記載の発明は、
外部の送信装置によって出力され、発生確率が時間に応じて正規分布するランダムジッタを含む信号を入力し、この入力信号をデジタルデータに変換して出力する受信装置において、
位相を設定可能なクロック信号を生成するクロック回路と、
前記入力信号を前記クロック信号に基づくタイミングでデジタルデータに変換して出力するとともに、前記変換の際にエラーが生じた場合にはエラー信号を出力する第１の受信回路と、
前記入力信号に、遅延を付加して出力する遅延回路と、
前記遅延回路により遅延が付加された前記入力信号を、前記クロック信号に基づくタイミングでデジタルデータに変換して出力するとともに、前記変換の際にエラーが生じた場合エラー信号を出力する第２の受信回路と、
第１の受信回路および第２の受信回路のエラー信号に基づいて、第１の受信回路または第２の受信回路のいずれか一方からのデジタルデータを選択して出力するデータ出力制御部と、
を備えたことを特徴とする。

請求項２記載の発明は、請求項１記載の発明であって、
前記第１の受信回路および前記第２の受信回路は、入力信号の波形がその内側を通過した際にエラーとなるアイマスクをそれぞれ定義し、
前記入力信号のランダムジッタの発生確率分布と、前記第１の受信回路および前記第２の受信回路のアイマスクとの関係に基づいて、前記クロック回路の位相と前記遅延回路の遅延量を調整する遅延調整手段を備えることを特徴とする。

請求項３記載の発明は、請求項１または２記載の発明であって、
前記クロック回路は、前記入力信号に重畳するクロック信号を抽出し、このクロック信号の位相を可変に調整して出力するクロックデータリカバリ回路であることを特徴とする。

請求項４記載の発明は、請求項１〜３のいずれかに記載の発明であって、
前記第１の受信回路は、第１のラッチ手段と第１の変換手段を有し、
前記第１のラッチ手段は前記入力信号を前記クロック信号に基づくタイミングでラッチして出力し、
第１の変換手段は前記第１のラッチ手段からの出力をデジタルデータに変換して出力し、前記変換の際にエラーが生じた場合にはエラー信号を出力し、
前記第２の受信回路は、第２のラッチ手段と第２の変換手段により構成され、
前記第２のラッチ手段は、前記遅延回路により遅延が付加された前記入力信号を前記クロック信号に基づくタイミングでラッチして出力し、
前記第２の変換手段は前記第２のラッチ手段からの出力をデジタルデータに変換して出力し、前記変換の際にエラーが生じた場合にはエラー信号を出力することを特徴とする。

請求項５記載の発明は、請求項１〜４のいずれかに記載の発明であって、
前記データ出力制御部は、回路選択手段とマルチプレクサにより構成され、
前記回路選択手段は、前記第１の受信回路および第２の受信回路が出力するエラー信号に基づいて、前記第１の受信回路および第２の受信回路のうちいずれのデジタルデータを選択したらよいかを判定し、
前記マルチプレクサは、前記回路選択手段の判定結果に基づいて、前記第１の受信回路または第２の受信回路のいずれか一方のデジタルデータを選択して出力することを特徴とする。

請求項６記載の発明は、請求項４または５のいずれかに記載の発明であって、
前記第１の変換手段および第２の変換手段は、それぞれ第１のラッチ手段および第２のラッチ手段の出力と、所定のデコードテーブルと、に基づいてデジタルデータを生成して出力することを特徴とする。

請求項７記載の発明は、請求項４〜６のいずれかに記載の発明であって、
前記第１の変換手段および第２の変換手段は、８Ｂ１０Ｂデコーダであることを特徴とする。

本発明によれば、外部の送信装置によって出力され、発生確率が時間に応じて正規分布するランダムジッタを含む信号を入力し、第１の受信回路および第２の受信回路は、入力信号の波形がその内側を通過した際にエラーとなるアイマスクをそれぞれ定義し、遅延調整手段が、入力信号のランダムジッタの発生確率分布と第１の受信回路および第２の受信回路のアイマスクとの関係に基づいて、クロック回路の位相と遅延回路の遅延を調整し、第１の受信回路が入力信号をクロック回路からのクロック信号に基づくタイミングでデジタルデータに変換して出力するとともに変換の際にエラーが生じた場合にはエラー信号を出力し、第２の受信回路が、遅延回路により遅延が付加された入力信号をクロック信号に基づくタイミングでデジタルデータに変換して出力するとともに変換の際にエラーが生じた場合エラー信号を出力し、データ出力制御部が、第１の受信回路および第２の受信回路のエラー信号に基づいて第１の受信回路または第２の受信回路のいずれか一方からのデジタルデータを選択して出力するので、従来のように受信回路を単独で用いた場合に比べ、少ない遅延量でエラーの発生率（あるいはＢＥＲ）を改善することができる。

本発明の一実施例の構成図である。 図１の実施例において受信回路を単独で使用した場合のアイマスクおよびランダムジッタの発生確率を示したタイムチャートである。 図１の装置において、遅延調整手段６によりシフトされたアイマスクを示す図である。 従来の受信装置の構成例を示した図である。 図４の装置のエラー訂正に関する動作を示すタイミングチャートである。

以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。ここで、図４と同一のものは、同一符号を付して説明を省略する。

送信装置（図示せず）は図４の例における説明と同一である。
図１において、クロック回路２は、図示しない伝送路からの信号を入力し、信号からクロック信号を再生して、位相を調整して出力する。
遅延回路５は、伝送路からの信号を入力し、遅延を付加して出力する。この遅延量は、固定でも可変でもよい。

遅延調整手段６は、クロック回路２と遅延回路５に接続され、クロック回路２のクロック信号の位相と、遅延回路５において付加する遅延と、を調整して設定する。

受信回路３は、ラッチ手段３１と変換手段３２を備え、また受信回路７は、ラッチ手段７１と変換手段７２を備える。
ラッチ手段３１は、クロック回路２と入力端１に接続され、クロック回路２のクロック信号の立ち上がりエッジのタイミングで、入力信号をラッチして出力する。
ラッチ手段７１は、クロック回路２と遅延回路５に接続され、クロック回路２のクロック信号の立ち上がりエッジのタイミングで、遅延回路５により遅延が付加された入力信号をラッチして出力する。

変換手段３２、７２は、８Ｂ１０Ｂデコーダ等で、それぞれラッチ手段３１、７１のラッチ結果を入力し、８Ｂ１０Ｂ変換によりデコードを行い、デコード結果をそれぞれデータ信号線３３、３４から出力すると共に、デコードする際にエラーが生じた場合はエラー信号をそれぞれエラー信号線３４、７４から出力する。

データ出力制御部８は、回路選択手段８１とマルチプレクサ８２を備える。
回路選択手段８１は、エラー信号線３４、７４と接続され、変換手段３２、７２からのエラー信号に基づいて、受信回路３、７のうちいずれかを選択したらよいかを示す回路選択信号を出力する。
マルチプレクサ８２は、受信回路３、７のデータ信号線と接続されており、回路選択手段８１から出力される回路選択信号に基づいて、受信回路３、７のいずれか一方のデータを確定データとして出力する。

このような受信回路の動作について、図面を用い詳細に説明する。
遅延調整手段６は、クロック回路２のクロック信号の位相と、遅延回路５の遅延を調整し設定する。
クロック回路２は、遅延調整手段６の設定に従い、入力信号からクロック信号を再生して、位相を調整して出力する。
遅延回路５は、遅延調整手段６の設定に従い、入力信号に、遅延を付加して出力する。
遅延調整手段６によって、クロック回路２と遅延回路５を調整することにより、同一の波形を受信回路３、７とで異なるタイミングでラッチすることが可能となる。例えば、クロック回路２の位相をクロック信号を入力信号のレートよりも５ｐｓ後方にずらし、遅延回路５に１０ｐｓの遅延を付加させると、受信回路３は元の波形よりも５ｐｓ前方でラッチし、受信回路７は元の波形よりも５ｐｓ後方でラッチすることになる。

変換手段３２、７２は、それぞれラッチ手段３１、７１のラッチ結果を入力し、８Ｂ１０Ｂ変換によりデコードを行い、デコード結果をそれぞれデータ信号線３３、７３から出力すると共に、デコードする際にエラーが生じた場合はエラー信号をそれぞれエラー信号線３４、７４から出力する。

回路選択手段８１は、エラー信号線３４、７４からのエラー信号に基づいて、受信回路３、７のうちいずれを選択したらよいかを示す回路選択信号を出力する。
マルチプレクサ８２は、回路選択手段８１から出力される回路選択信号に基づいて、受信回路３、７のうちいずれか一方から出力されるデータを確定データとして出力する。したがって、受信回路３または受信回路７のうちいずれかで正常に受信できれば、正常な（エラーのない）確定データを得ることができる。

一般に、信号のエラーはジッタやノイズなどによって発生する。ここで言うジッタとは、信号の時間方向の変位、ノイズは信号の電圧方向の変位である。ジッタとノイズは、ディターミニスティックな成分(有限な成分)と、ランダムな成分に分類できる。ディターミニスティックな成分は、変位量が有限の値をとるもので、いくらサンプル数を増やしても変位量は有限の値のままである。一方、ランダムな成分は、変位量を横軸に、発生数を縦軸にしてヒストグラムを作ると、その形が正規分布になり、サンプル数を増やしていくと、それに応じて、発生頻度の低い大きな変位量をもったサンプルが確率的に現れてくる。このためサンプル数を増やせば増やしただけ、より大きな変位量のサンプルが現れるため、変位量は無限の値になる。実際の信号には、ディターミニスティックな成分とランダムな成分の和が含まれることになる。

受信回路は、仕様として時間方向と電圧方向の、必要なマージンが規定されていて、これを満たせないときエラーが生じる。よって、ジッタやノイズの影響で必要なマージンを満たせないときにエラーが生じると考える。なお、説明の簡略化のために、以後の説明ではジッタによる影響に絞る。

エラー発生率は、送信した総ビット数に対して、誤りのあった受信ビット数の割合等で表現できる。ディターミニスティックジッタによる変位量は一定であるため、これだけでエラーになってしまうような場合は比較的高いエラー発生率になる。低いエラーレートを議論する場合は、ランダムジッタによる影響が支配的になるような状況である必要がある。

つまり、ディターミニスティックジッタのみではエラーが発生せず、それにランダムジッタが加算されて、サンプル数の増加に伴い確率的にエラーが発生するということである。よって、以後の説明では、信号周期(Unit Interval : ＵＩ)からディターミニスティックな成分を定数として引き算した残りをUIと定義し直し、ジッタはランダムジッタのみが存在するとして説明する。

次に、エラー発生確率がどのように改善されるかを、図２および図３を用いて説明する。
図２の「Ｅ１」は、図１に示す受信装置において、ＵＩの中央にラッチのタイミングエッジがある場合の受信回路３のアイマスクである。アイマスクとは、受信回路３が必要とするタイミングマージン（最小のセットアップ・ホールド時間）と電圧マージンを模式的に（図２では菱形で）示した領域である。つまり、入力波形がアイマスクＥ１の内側を通過した場合には、受信回路においてデータ誤判定が生じる領域を示している。

また、図２の「Ｐ１」、「Ｐ２」は、図１の受信装置に入力する信号に９σ（つまりランダムジッタ発生確率分布の標準偏差σに対して９倍の振幅の確率）でランダムジッタが発生する位置を示す。

受信回路を単独で用いる場合、送信されるデータが１ビットのときに、そのアイマスクが「Ｅ１」の位置の場合のエラー率は、９σ（＝１．０Ｅ−１９）となる。送信されるデータが１０ビットでは、１．０Ｅ−１９×１０＝１．０Ｅ−１８となる。

前述の通り、ラッチ手段３１は、ＵＩの中央に対し５ｐｓ前のタイミングで入力信号をラッチし、一方、ラッチ手段７１は、ＵＩの中央に対し５ｐｓ後のタイミングで、入力信号をラッチして出力するようにしている。したがって、見かけ上、受信回路３のアイマスクは５ｐｓつまり１σ前方に移動し、受信回路７のアイマスクは５ｐｓつまり１σ後方に移動するので、それぞれのアイマスクは、図３の「Ｅ２」および「Ｅ３」ようになる。「Ｅ２」は受信回路３のもの、「Ｅ３」は受信回路７のものである。「Ｐ３」、「Ｐ４」は、それぞれ８σでランダムジッタが発生する位置を示す。比較のため図２で示すＵＩの中心に位置する、元のアイマスク「Ｅ１」も示す。

本発明の受信装置は、受信回路３と受信回路７のいずれかで正常に受信できればよく、図３に示すアイマスクが「Ｅ２」、「Ｅ３」の位置で、波形Ｗ１が発生する場合、受信回路３ではエラーとなるが、受信回路７では正常に受信でき、また、波形Ｗ２が発生する場合は、受信回路７ではエラーとなるが、受信回路３では正常に受信できることとなる。

例えば、８Ｂ１０Ｂでは、１０ビット単位でデコードを行うため、１０ビット中でＷ１とＷ２が発生しない限り、本発明の受信装置はＷ１、Ｗ２共に正常な受信データを得ることができる。
波形Ｗ１および波形Ｗ２の発生確率は、「Ｐ３」、「Ｐ４」で示される通り、ともに８σ（＝約６．２Ｅ−１６）であるとすると、本発明の受信装置でエラーとなるには、Ｗ１とＷ２が１０ビット中で発生する必要がある。Ｗ１とＷ２はランダムジッタでありそれぞれ独立事象であり、Ｗ１とＷ２が１０ビット中で生じる確率は、Ｐ３とＰ４に積に組み合わせ数(１０Ｃ２＝４５)をかけたものになるので、約１．７Ｅ−２９となり、受信回路が１個の場合の前述のエラー率１．０Ｅ−１８に比べて改善されている。
このように、本発明による受信装置は、クロック回路２の位相と遅延回路５の遅延を適切に設定することにより、エラーの発生率を改善することが可能である。

一方、エラーの発生率を改善する際に、図１の受信装置での遅延の主要因となるのは、回路選択手段８１が、受信回路３、７のエラー信号を入力しこのエラー信号に基づいて回路選択信号を出力し、マルチプレクサが８２、回路選択信号で選択された受信回路を選択するまでの時間であるが、この時間は、図４に示す装置におけるデータバッファ４１が自身にデータを一定数に格納する処理と、訂正手段４２がデータバッファ４１に格納されたデータに対するエラーの訂正処理等（図５に示す「ＤＬＹ」）よりも十分少ない。
また、エラー訂正のためのエラー訂正符号も不要となるので、図５に示した装置に比べデータ数を減らす（実効レートも向上させる）ことができる。
（入力端１から変換手段３２、７２までの経路における遅延は、図４に示す装置とほぼ同様と考えられるので、ここでは考慮しない。）

このように、外部の送信装置によって出力され、発生確率が時間に応じて正規分布するランダムジッタを含む信号を入力し、受信回路３および受信回路７は、入力信号の波形がその内側を通過した際にエラーとなるアイマスクをそれぞれ定義し、遅延調整手段６が、入力信号のランダムジッタの発生確率分布と受信回路３および受信回路７のアイマスクとの関係に基づいて、クロック回路２のクロック信号の位相および遅延回路５の遅延を調整し、受信回路３が入力信号をクロック回路２からのクロック信号に基づくタイミングでデータ変換して出力するとともに変換の際にエラーが生じた場合にはエラー信号を出力し、受信回路７が、遅延回路５により遅延が付加された入力信号をクロック信号に基づくタイミングでデータ変換して出力するとともに変換の際にエラーが生じた場合エラー信号を出力し、回路選択手段８１は、受信回路３、７が出力するエラー信号に基づいて、受信回路３、７のうちいずれのデータを選択したらよいかを判定し、マルチプレクサ８２は、回路選択手段３１の判定結果に基づいて、受信回路３または受信回路７のいずれか一方のデータを選択して出力するので、従来のように受信回路を単独で用いた場合に比べ、少ない遅延量でエラーの発生率（あるいはこれに依存するＢＥＲ）を改善する受信装置を実現することができる。

なお、変換手段は、８Ｂ１０Ｂデコーダの例を示したが、例えば、６４Ｂ６６Ｂ、６４Ｂ６７Ｂ、１２８Ｂ１３０Ｂ等のデコーダを用いてもよいし、デジタルデータに付加されたパリティによってエラーの有無を判断しエラーが生じた場合にエラー信号を出力する構成としてもよい。

クロック回路２は、ＣＤＲを例として、入力信号からクロック信号を再生して出力する回路を示したが、入力信号とは別のクロック信号を入力する回路（ソースシンクロナス方式の回路）であってもよい。

クロック回路２の位相と遅延回路５の遅延の量はそれぞれ、可変にして遅延調整手段６によって調整しても良いし、予め適値の固定値としてもよい。

２ クロック回路
５ 遅延回路
６ 遅延調整手段
３，７ 受信回路
３１，７１ ラッチ手段
３２，７２ 変換手段
８ データ出力制御部
８１ 回路選択手段
８２ マルチプレクサ

Claims (7)

1. 外部の送信装置によって出力され、発生確率が時間に応じて正規分布するランダムジッタを含む信号を入力し、この入力信号をデジタルデータに変換して出力する受信装置において、
   位相を設定可能なクロック信号を生成するクロック回路と、
   前記入力信号を前記クロック信号に基づくタイミングでデジタルデータに変換して出力するとともに、前記変換の際にエラーが生じた場合にはエラー信号を出力する第１の受信回路と、
   前記入力信号に、遅延を付加して出力する遅延回路と、
   前記遅延回路により遅延が付加された前記入力信号を、前記クロック信号に基づくタイミングでデジタルデータに変換して出力するとともに、前記変換の際にエラーが生じた場合エラー信号を出力する第２の受信回路と、
   第１の受信回路および第２の受信回路のエラー信号に基づいて、第１の受信回路または第２の受信回路のいずれか一方からのデジタルデータを選択して出力するデータ出力制御部と、
   を備えたことを特徴とする受信装置。
2. 前記第１の受信回路および前記第２の受信回路は、入力信号の波形がその内側を通過した際にエラーとなる領域であるアイマスクをそれぞれ定義し、
   前記入力信号のランダムジッタの発生確率分布と、前記第１の受信回路および前記第２の受信回路のアイマスクとの関係に基づいて、前記クロック回路の位相と前記遅延回路の遅延量を調整する遅延調整手段を備えることを特徴とする請求項１記載の受信回路。
3. 前記クロック回路は、前記入力信号に重畳するクロック信号を抽出し、このクロック信号の位相を可変に調整して出力するクロックデータリカバリ回路であることを特徴とする請求項１または２記載の受信回路。
4. 前記第１の受信回路は、第１のラッチ手段と第１の変換手段を有し、
   前記第１のラッチ手段は前記入力信号を前記クロック信号に基づくタイミングでラッチして出力し、
   第１の変換手段は前記第１のラッチ手段からの出力をデジタルデータに変換して出力し、前記変換の際にエラーが生じた場合にはエラー信号を出力し、
   前記第２の受信回路は、第２のラッチ手段と第２の変換手段により構成され、
   前記第２のラッチ手段は、前記遅延回路により遅延が付加された前記入力信号を前記クロック信号に基づくタイミングでラッチして出力し、
   前記第２の変換手段は前記第２のラッチ手段からの出力をデジタルデータに変換して出力し、前記変換の際にエラーが生じた場合にはエラー信号を出力することを特徴とする請求項１〜３のいずれかに記載の受信回路。
5. 前記データ出力制御部は、回路選択手段とマルチプレクサにより構成され、
   前記回路選択手段は、前記第１の受信回路および第２の受信回路が出力するエラー信号に基づいて、前記第１の受信回路および第２の受信回路のうちいずれのデジタルデータを選択したらよいかを判定し、
   前記マルチプレクサは、前記回路選択手段の判定結果に基づいて、前記第１の受信回路または第２の受信回路のいずれか一方のデジタルデータを選択して出力することを特徴とする請求項１〜４のいずれかに記載の受信回路。
6. 前記第１の変換手段および第２の変換手段は、それぞれ第１のラッチ手段および第２のラッチ手段の出力と、所定のデコードテーブルと、に基づいてデジタルデータを生成して出力することを特徴とする請求項４または５に記載の受信回路。
7. 前記第１の変換手段および第２の変換手段は、８Ｂ１０Ｂデコーダであることを特徴とする請求項４〜６のいずれかに記載の受信回路。