WO2007145160A1

WO2007145160A1 - データ送信装置及びデータ送信方法

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Publication number: WO2007145160A1
Application number: PCT/JP2007/061711
Authority: WO
Inventors: Kyoko Hirata
Original assignee: Panasonic Corporation
Priority date: 2006-06-16
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Publication date: 2007-12-21
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Abstract

　ロジックブロック１０３では、クロック生成部１０４において生成したクロック信号ＣＬＫを用いてシリアルデータ信号ＤＡＴＡを生成する。その後、スキュー調整部１１１では、前記クロック信号ＣＬＫと前記シリアルデータ信号ＤＡＴＡとの位相関係に基づいて、前記シリアルデータＤＡＴＡの遅延を調整して、遅延を調整したシリアルデータ信号ＤＡＴＡ－ＳＫ及び前記クロック信号ＣＬＫをＦＦ回路１１２に出力する。前記ＦＦ回路１１２では、クロック信号ＣＬＫを用いて、前記シリアルデータ信号ＤＡＴＡ－ＳＫを整形して、その整形後のシリアルデータ信号ＤＡＴＡ－ＦＦを外部に伝送する。従って、信号処理したデータ信号にクロック信号のジッタが重畳されている場合であっても、そのジッタの影響を低減して外部にデータ信号を伝送可能なデータ送信装置を提供することが可能となる。

Description

明細書

データ送信装置及びデータ送信方法

技術分野

[0001] 本発明は、デジタルデータ信号のデータ送信装置及びデータ送信方法に関し、特に、 USB2. 0等の高速データ転送に用いられるデータ送信装置及びデータ送信方法に関するものである。

背景技術

[0002] 近年、コンピュータやデジタルテレビ等とそれらの周辺機器とを接続してデータ信号を送信するデータ送信装置には、転送データ量の増加に伴い、データ転送速度の高速化が要求されている。

[0003] 現在、非特許文献 1記載の USB2. 0や非特許文献 2記載の SerialATAといったシリアルインターフェースの伝送規格に準拠したデータ送信装置では、 400Mbpsを超える高速なデータ転送速度が実現されている。また、非特許文献 3に記載されるように、前記 USB2. 0における物理層回路や論理層回路のインターフェース仕様が U TMKUSB2. 0 Transceiver Macrocell Interface)として策定されている。

[0004] デジタルデータ信号の高速伝送が可能なシリアルインターフェースの中でも、 USB 2. 0の High Speedモードでは、 480Mbpsのデータ転送速度を実現しており、このデータ転送速度に対応したデータ信号を生成するために、ロジックブロック（後述）では 480MHzのクロック周波数、つまり 1クロックあたり 2. 08nsecの高速なクロック信号で動作してデータ信号を生成している。このように、転送データ量の増加に伴って、データ送信装置内での信号処理に用いられるクロック信号が高速になっている。

[0005] 従来のデータ送信装置として、図 16に示したデータ送信装置がある。

[0006] 同図において、 USB2. 0の信号制御は、物理層回路のトランシーバマクロセル 20 1と論理層回路の USBコントロールブロック 207とを用いて、 UTMIで策定された仕様に基づいて行われる。前記トランシーバマクロセル 201は、トランシーバブロック 20 2と、ロジックブロック 203と、 480MHzのクロック信号 CLKを生成するクロック生成回路 204とを備え、前記トランシーバブロック 202の内部には、ドライバ 205とレシーバ 2 06とを有する。

[0007] 以下に、図 16のデータ送信装置の動作について説明する。

[0008] まず、 USBで転送を行うパラレルデータ信号 P— DATAが USBコントロールブロック 207力らロジックブロック 203に転送される。次に、前記ロジックブロック 203では、クロック生成回路 204において生成したクロック信号 CLKを用いて、前記パラレルデータ信号 P_ DATAを信号処理してシリアルデータ信号 DATAに変換し、前記シリアルデータ信号 DATAをトランシーバブロック 202に転送する。その後、前記トランシーバブロック 202は、 USB2. 0の規格を満たすような信号レベル及びインピーダンスによって伝送ケーブルを駆動して、シリアルデータ信号 DATAを外部に伝送する。非特許文献 1： Compaq、他 6子土、 Universal Serial Bus Specification 、 [online」、 200 0 4月 27曰、 < URL： http://www.usb.org/developers/docs/usb_20.zip > 非特許文献 2 : Dell Computer Corporation^他 4土、 "Serial ATA II： Electrical Specific ation'\ [online]、 2004年 5月 26日、く URL： htt ： //www. sata-io . org/docs/PH Yii% 20Spec%20Rev%201_0%20052604.pdf> , p. 30— 32

非特許文献 3 : Wes Talarek, "USB 2.0 Transceiver and Macrocell Tester (T&MT) In terface Specification"、 [online]、 2001年 4月 4日、 Intel Corporation^ < URL： http: / / www. intel. com/ technology/ usb/ download/ transceiverandmacrocelltestv0_l_2. pdf >

発明の開示

発明が解決しょうとする課題

[0009] しかしながら、図 16に示した従来のデータ送信装置及びデータ送信方法では、口ジックブロック 203は、高速なクロック信号に同期して、内部を流れる信号を「High」や「Low」に繰り返し変化させて高速な信号処理動作を行うので、前記ロジックブロック 203の内部では電源やグランドに揺らぎが発生する。そのため、前記ロジックブロック 203内のクロックパスを通るクロック信号にジッタが発生し、信号処理されたシリアルデータ信号 DATAにはそのクロック信号のジッタが重畳されて信号品質が劣化してしまうという問題があった。

[0010] 図 17 (A)は、ロジックブロック 203内のクロックパスの要部構成のブロック図であり、同図（B)は、クロックパスを通るクロック信号の信号波形の波形図である。

[0011] 図 17 (A)及び図 17 (B)において、クロックパスにクロック信号 CLK— INが入力されたとき、そのクロック信号 CLK— INは、ノイズが重畳された電源 VDDやグランド G NDの揺らぎの影響を受けながらクロックパス内を伝送される。そのため、それらの揺らぎによって、クロック信号の立ち上がり時間や立ち下がり時間が変化することにより信号波形が乱れ、ジッタが重畳されたクロック信号 CLK— OUTがクロックパスから出力される。

[0012] 480Mbps等の高速データ伝送においては、わずかなジッタでも信号品質に対する影響が大きぐ例えば、クロック信号のジッタが ± 100psecだけシリアルデータ信号 DATAに重畳された場合であっても、ロジックブロック 203から出力されるシリアルデータ信号 DATAのアイパターンは 10%程度劣化する。そのため、ロジックブロック 20 3内において発生したクロック信号のジッタのレベルによっては、シリアルデータ信号 DATAが伝送規格の規格外の信号となり、外部にそのシリアルデータ信号 DATAを伝送できなくなる可能性がある。

[0013] 図 18 (A)は、フリップフロップ回路を用いて信号処理を行う際の各信号の信号波形の波形図であり、同図（B)は、出力データ信号のアイパターンの波形図である。

[0014] 図 18 (A)において、フリップフロップ回路には入力クロック信号 CLK— IN及び入力データ信号 DATA— INが入力される。前記フリップフロップ回路は、前記入力クロック信号 CLK— INを用いて前記入力データ信号 DATA— INを信号処理することによって、出力データ信号 DATA— OUTを出力する。

[0015] ここで、前記入力クロック信号 CLK INにはジッタが重畳されており、この入力クロック信号 CLK— INに同期して前記入力データ信号 DATA—INの信号処理を行つた場合には、信号処理された出力データ信号 DATA— OUTにも前記入力クロック信号 CLK— INのジッタが重畳されてしまう。その結果として、図 18 (B)に示すように、出力データ信号 DATA— OUTから得られるアイパターンの開口部が狭くなり、前記出力データ信号 DATA—OUTはデータ品質が劣化したものとなる。

[0016] 本発明は、前記の課題に着目してなされたものであり、その目的は、クロック信号を生成するクロック生成部と、データ信号を信号処理するロジックブロックと、データ信号を伝送系に出力するデータ駆動部とを備えたデータ送信装置において、ロジックブロック内において発生したクロック信号のジッタが信号処理後のデータ信号に重畳されている場合であっても、そのクロック信号のジッタの影響を低減してデータ駆動部から外部にデータ信号を伝送可能なデータ送信装置及びデータ送信方法を提供することにある。

課題を解決するための手段

[0017] 前記の目的を達成するために、本発明では、クロック信号を生成するクロック生成部と、データ信号を信号処理するロジックブロックと、データ信号を伝送系に出力するデータ駆動部とを備えたデータ送信装置において、前記データ駆動部の内部に波形整形回路を新たに設け、前記ロジックブロックにおレ、て信号処理した処理データ信号を前記クロック生成部において生成したクロック信号を用いて波形整形する構成を採用する。

[0018] 具体的に、本発明のデータ送信装置は、クロック信号を生成するクロック生成部と、前記クロック信号を用いて、入力された入力データ信号を信号処理して処理データ信号を生成するロジックブロックと、前記処理データ信号を伝送系に出力するデータ駆動部とを備え、前記データ駆動部の内部には、前記クロック信号及び前記処理データ信号が入力され、このクロック信号と処理データ信号との位相関係に基づいて、この両信号間のスキューを調整するスキュー調整部と、前記スキュー調整部のクロック信号を用いて、前記スキュー調整部の処理データ信号を整形するフリップフロップ回路とを有することを特徴とする。

[0019] 本発明は、前記データ送信装置において、前記スキュー調整部には、前記ロジックブロックの信号処理に用いたクロック信号が入力され、このクロック信号に基づいて、前記両信号間のスキューを調整することを特徴とする。

[0020] 本発明は、前記データ送信装置において、前記ロジックブロックの処理データ信号の信号レベルを前記データ駆動部の電源電圧レベルにレベル変換するデータレべル変換回路を備えることを特徴とする。

[0021] 本発明は、前記データ送信装置において、前記ロジックブロックの信号処理に用いたクロック信号の信号レベルを前記データ駆動部の電源電圧レベルにレベル変換するクロックレベル変換回路を備えることを特徴とする。

[0022] 本発明は、前記データ送信装置において、前記スキュー調整部の内部には、前記ロジックブロックの処理データ信号を遅延させるデータ遅延回路を備えることを特徴とする。

[0023] 本発明は、前記データ送信装置において、前記スキュー調整部の内部には、前記クロック生成回路のクロック信号を遅延させるクロック遅延回路を備えることを特徴とする。

[0024] 本発明は、前記データ送信装置において、前記スキュー調整部の内部には、前記データ遅延回路及び前記クロック遅延回路の少なくとも一方の遅延回路の遅延時間を調整する遅延時間調整回路を備え、前記遅延時間調整回路は、前記ロジックプロックの処理データ信号と前記クロック生成回路のクロック信号との位相関係に基づいて、前記データ遅延回路及び前記クロック遅延回路における遅延時間を調整することを特徴とする。

[0025] 本発明は、前記データ送信装置において、前記スキュー調整部の内部には、前記データ遅延回路及び前記クロック遅延回路の少なくとも一方の遅延回路の遅延時間を調整する遅延時間調整回路を備え、前記遅延時間調整回路は、前記ロジックプロックの処理データ信号、及び前記クロック生成回路のクロック信号、及び前記ロジックブロックの信号処理に用いたクロック信号の位相関係に基づいて、前記データ遅延回路及び前記クロック遅延回路における遅延時間を調整することを特徴とする。

[0026] 本発明は、前記データ送信装置において、前記スキュー調整部の内部には、前記遅延時間調整回路による遅延時間調整の開始を制御する遅延開始制御回路を備えることを特徴とする。

[0027] 本発明は、前記データ送信装置において、前記スキュー調整部の内部には、前記遅延時間調整回路による遅延時間の調整量を記憶する遅延時間記憶回路を備えることを特徴とする。

[0028] 本発明は、前記データ送信装置において、前記スキュー調整部の内部には、前記遅延時間調整回路による遅延時間の調整を所定の時間遅延させる固定時間遅延回路を備えることを特徴とする。 [0029] 本発明は、前記データ送信装置において、前記クロック生成部の内部には、多相クロック信号を生成する多相クロック生成回路を備え、前記スキュー調整部は、前記口ジックブロックの処理データ信号に基づレ、て、前記多相クロック信号内の単相クロック信号を選択し、前記フリップフロップ回路は、前記単相クロック信号を用いて、前記スキュー調整部の処理データ信号を整形することを特徴とする。

[0030] 本発明は、前記データ送信装置において、前記クロック生成部の内部には、多相クロック信号を生成する多相クロック生成回路を備え、前記スキュー調整部は、前記口ジックブロックの処理データ信号及び前記ロジックブロックの信号処理に用いたクロック信号に基づいて、前記多相クロック信号内の単相クロック信号を選択し、前記フリツプフロップ回路は、前記単相クロック信号を用いて、前記スキュー調整部の処理データ信号を整形することを特徴とする。

[0031] 本発明のデータ送信方法は、クロック信号を生成するクロック生成ステップと、前記クロック信号を用いて、入力された入力データ信号を信号処理して処理データ信号を生成するデータ信号処理ステップと、前記クロック信号と前記処理データ信号との位相関係に基づレ、て、この両信号間のスキューを調整するスキュー調整ステップと、前記スキュー調整ステップのクロック信号を用いて、前記スキュー調整ステップの処理データ信号を整形するデータ処理ステップと前記データ処理ステップにおいて整形した処理データ信号を伝送系に出力するデータ駆動ステップとを備えたことを特徴とする。

[0032] 以上により、本発明では、ロジックブロック内において発生したクロック信号のジッタが処理データ信号に重畳されている場合であっても、フリップフロップ回路において、クロック生成部によって生成したジッタの発生してレ、なレ、クロック信号を用いて処理データ信号を整形するので、ジッタを含むことにより信号品質が劣化した処理データ信号を規格で定められた範囲内のデータ信号に整形して伝送することが可能である。また、スキュー調整部を用いることによって、フリップフロップ回路に入力される信号間のセットアップ時間及びホールド時間を調整して処理データ信号を整形するので、データの欠落を防止することが可能となる。

発明の効果 [0033] 以上説明したように、本発明によれば、データ駆動部において、ロジックブロック内で発生したクロック信号のジッタが重畳されて信号品質が劣化した処理データ信号を整形して伝送規格の規格内のデータ信号を生成し、そのデータ信号を伝送することが可能となる。また、フリップフロップ回路に入力される信号間のセットアップ時間及びホールド時間を満たすことができるので、データの欠落を防止したデータ信号を伝送することが可能となる。

図面の簡単な説明

[0034] [図 1]図 1は、本発明の第 1の実施形態のデータ送信装置の全体構成を示すブロック図である。

[図 2]図 2は、同データ送信装置のスキュー調整部における信号波形の波形図である

[図 3]図 3は、同データ送信装置の FF回路における信号波形の波形図である。

[図 4]図 4は、同データ送信装置におけるスキュー調整部の全体構成を示したブロック図である。

[図 5]図 5は、同スキュー調整部の内部回路における信号波形の波形図である。

[図 6]図 6は、本発明の第 2の実施形態のデータ送信装置の全体構成を示すブロック図である。

[図 7]図 7は、同データ送信装置におけるデータレベルシフタの全体構成を示したブロック図である。

[図 8]図 8は、本発明の第 3の実施形態のデータ送信装置の全体構成を示すブロック図である。

[図 9]図 9は、本発明の第 4の実施形態のデータ送信装置の全体構成を示すブロック図である。

[図 10]図 10は、同データ送信装置におけるスキュー調整部の全体構成を示したプロック図である。

[図 11]図 11は、同スキュー調整部の内部回路における信号波形の波形図である。

[図 12]図 12は、本発明の第 5の実施形態のデータ送信装置の全体構成を示すプロック図である。 [図 13]図 13は (A)及び同図（B)は、同データ送信装置のスキュー調整部における単相クロックの選択を模式的に示した波形図である。

[図 14]図 14は、同データ送信装置におけるスキュー調整部の全体構成を示したプロック図である。

[図 15]図 15は、同スキュー調整部の内部回路における信号波形の波形図である。

[図 16]図 16は、従来のデータ送信装置の全体構成を示すブロック図である。

[図 17]図 17 (A)は、ロジックブロック内のクロックパスの要部構成のブロック図であり、同図（B)は、クロックパスを通るクロック信号の信号波形の波形図である。

[図 18]図 18 (A)は、フリップフロップ回路を用いて信号処理を行う際の各信号の信号は計の波形図であり、同図（B)は、出力データ信号のアイパターンの波形図である。符号の説明

[0035] CLK クロック信号

CLK1. 2 1. 2V系のクロック信号

CLK3. 3 3. 3V系のクロック信号

CLK-LB ロジックブロックの信号処理に用いたクロック信号

CLK-LS レベルシフト後のクロック信号

P— DATA パラレルデータ信号 (入力データ信号）

DATA シリアルデータ信号 (処理データ信号）

DATA-FF 整形後のシリアルデータ信号

DATA-LS レベルシフト後のシリアルデータ信号

SP-CLK 単相クロック信号

MP-CLK 多相クロック信号

発明を実施するための最良の形態

[0036] 以下、本発明の実施形態のデータ送信装置及びデータ送信方法を図面に基づいて説明する。

[0037] (第 1の実施形態）

図 1は、本発明の第 1の実施形態のデータ送信装置の全体構成のブロック図である [0038] 同図において、 USB2. 0の信号制御は、物理層回路のトランシーバマクロセル 10 1と論理層回路の USBコントロールブロック 107とを用いて行われる。前記トランシーバマクロセル 101は、トランシーバブロック（データ駆動部） 102と、ロジックブロック 10 3と、クロック生成部 104とを備え、前記トランシーバブロック 102の内部には、スキュ一調整部 111と、フリップフロップ回路（以下、 FF回路とレ、う） 112と、ドライノ 105と、レシーバ 106とを有する。

[0039] 以下に具体的に図 1のデータ送信装置の動作について説明する。

[0040] まず、 USBで転送を行うパラレルデータ信号 (入力データ信号） P— DATAが US Bコントロールブロック 107からロジックブロック 103に転送される。次に、前記ロジックブロック 103では、クロック生成部 104において生成したクロック信号 CLKを用いて前記パラレルデータ信号 P— DATAを信号処理してシリアルデータ信号 (処理データ信号） DATAを生成し、前記シリアルデータ信号 DATAをトランシーバブロック 10 2に転送する。ここで、前記ロジックブロック 103内において、高速な信号処理動作やノイズの影響によって、供給されたクロック信号にはジッタが発生し、前記シリアルデータ信号 DATAにそのクロック信号のジッタが重畳されている。

[0041] その後、前記ロジックブロック 103のシリアルデータ信号 DATA及び前記クロック生成部 104において生成したジッタの発生していないクロック信号 CLKがスキュー調整部 111に入力される。このスキュー調整部 111において、前記クロック信号 CLKと前記シリアルデータ信号 DATAとの位相関係に基づレ、て、前記シリアルデータ DATA の遅延を調整して、遅延を調整したシリアルデータ信号 DATA— SK及び前記クロック信号 CLKを FF回路 112に出力する。

[0042] 前記スキュー調整部 111は、前記ロジックブロック 103内における信号伝播の遅延時間の最大値と最小値とを考慮して、どのような使用条件においても前記 FF回路 11 2のセットアップ時間及びホールド時間を満たすように設計された回路であり、このスキュー調整部 111によって、前記クロック信号 CLKと前記シリアルデータ信号 DATA _ SKとの間のスキューを調整する。

[0043] 前記 FF回路 112では、ジッタの少ないクロック信号 CLKを用いて、前記遅延を調整したシリアルデータ信号 DATA— SKを整形して、前記シリアルデータ信号 DAT A- SKのジッタを減少させる。

[0044] ジッタを減少させたシリアルデータ信号 DATA— FFは、ドライバ 105によって USB

2. 0の規格を満たすような信号レベル及びインピーダンスによって駆動した伝送ケーブルによって外部に伝送される。

[0045] 図 2は、本実施形態のデータ送信装置のスキュー調整部 111における信号波形の波形図である。

[0046] 同図において、前記スキュー調整部 111には、シリアルデータ信号 DATA及びジッタの発生していないクロック信号 CLKが入力される。前記シリアルデータ信号 DAT Aは、ジッタが重畳されたデータ信号である。

[0047] 例えば、 FF回路 112において、クロック信号 CLKの立ち上がりエッジによって、入力されたシリアルデータ信号 DATA— SKを整形する場合には、前記シリアルデータ信号 DATA—SKのエッジと前記クロック信号 CLKの立ち上がりエッジとが前記 FF 回路 112のセットアップ時間及びホールド時間を満たしていないときにはシリアルデータ信号 DATA— SKを正確に整形することができない。そこで、前記スキュー調整部 111では、クロック信号 CLKとシリアルデータ信号 DATAとの位相関係に基づレヽて、入力されたシリアルデータ信号 DATAを遅延させて、前記クロック信号 CLKと前記シリアルデータ信号 DATA— SKとの間のスキューを調整する。

[0048] 図 3は、本実施形態のデータ送信装置の FF回路 112における信号波形の波形図である。

[0049] 同図において、前記 FF回路 112には、シリアルデータ信号 DATA— SKとクロック信号 CLKとが入力される。そして、例えば前記クロック信号 CLKの立ち上がりエッジに同期して前記シリアルデータ信号 DATA— SKを整形し、ジッタを減少させたシリアルデータ信号 DATA—FFを出力する。

[0050] 上記に説明したように、本実施形態では、トランシーバブロック 102の内部に FF回路 112を設けて、その FF回路 112にジッタを含んだシリアルデータ信号 DATA— S Kとジッタの少ないクロック信号 CLKとを入力し、前記クロック信号 CLKを用いて前記シリアルデータ信号 DATA— SKを整形することによって、前記シリアルデータ信号 DATA—SKのジッタを減少させることにより、外部に送信するシリアルデータ信号 D ATA— FFのアイパターンを向上させることが可能となる。

[0051] また、前記トランシーバブロック 102の内部にスキュー調整部 111を設けて、そのスキュー調整部 111におレ、て前記ロジックブロック 103で生成したシリアルデータ信号 DATAと前記クロック信号 CLKとのスキューを調整するので、前記クロック信号 CLK を用いて前記シリアルデータ信号 DATA—SKを整形する際に、前記 FF回路 112のセットアップ時間及びホールド時間を満たして、データの欠落を防止することが可能となる。

[0052] 尚、本実施形態では、トランシーバブロック 102内のスキュー調整部 111においてシリアルデータ信号 DATAの遅延を調整した力 S、前記シリアルデータ信号 DATA及び前記スキュー調整部 111に入力されるクロック信号 CLKの少なくとも一方の遅延を調整すればよいのは勿論である。

[0053] また、前記データ信号 DATAのエッジと前記クロック信号 CLKのエッジとが前記 F F回路 112のセットアップ時間及びホールド時間を満たすときには、スキュー調整部 1 11を設けることなぐ前記 FF回路 112におレ、てデータ信号 DATAを適切に整形することが可能である。

[0054] 図 4は、本発明の実施形態のデータ送信装置におけるスキュー調整部 111の全体構成の一例を示したブロック図である。尚、スキュー調整部 111の内部構成は図 4の構成に限らず、種々の構成を採用可能であるのは勿論である。

[0055] 同図において、 113は可変ディレイ回路（データ遅延回路）、 114はシフトレジスタ（遅延時間記憶回路）、 115は位相比較回路 (遅延時間調整回路）、 116はエッジ検出回路 (遅延開始制御回路）、 119は固定ディレイ回路（固定時間遅延回路)である

[0056] スキュー調整部 111に供給されたシリアルデータ信号 DATAは、可変ディレイ回路

113におレ、て遅延を調整され、遅延を調整したシリアルデータ信号 DATA— SKは固定ディレイ回路 119、エッジ検出回路 116及び FF回路 112に供給される。その後、前記固定ディレイ回路 119に供給されたシリアルデータ信号 DATA—SKは、一定の遅延時間の経過後に位相比較回路 115に入力される。前記位相比較回路 115では、シリアルデータ信号 DATA—SKのデータ遷移時に出力されるエッジ検出信号 E DSがエッジ検出回路 116から入力されると、シリアルデータ信号 DATA— DLYとクロック信号 CLKとの位相を比較する。前記 2つの信号 DATA— DLY、 CLKの位相関係に基づいて、前記可変ディレイ回路 113の遅延時間をシフト方向制御及びシフトクロックとしてシフトレジスタ 114に入力する。前記シフトレジスタ 114では、前記位相比較回路 115から供給された前記可変ディレイ回路 113の遅延時間を記憶する。この遅延時間を調節することによって、シリアルデータ信号 DATAの遅延が調整されて FF回路 112及び前記エッジ検出回路 116に供給されるデータラインの遅延時間を調整する。

[0057] 図 5は、スキュー調整部 111の内部回路における信号波形の波形図である。

[0058] 以下、図 4及び図 5を参照して、スキュー調整部 111の動作原理について説明する

[0059] まず、可変ディレイ回路 113において、シリアルデータ信号 DATAに遅延量 tdl分の遅延が与えられて、遅延を調整したシリアルデータ信号 DATA— SKがエッジ検出回路 116及び固定ディレイ回路 119に入力される。

[0060] 次に、前記シリアルデータ信号 DATA— SKの立ち上がりエッジをエッジ検出回路

116が検出してエッジ検出信号 EDSが出力され、そのエッジ検出信号 EDSが位相比較回路 115に入力されて前記位相比較回路 115が活性化される。

[0061] また、前記固定ディレイ回路 119において、前記シリアルデータ信号 DATA— SK に遅延量 tdcons分の遅延が与えられ、そのシリアルデータ信号 DATA— DLYが前記位相比較回路 115に入力される。

[0062] 前記位相比較回路 115は、前記可変ディレイ回路 113及び前記固定ディレイ回路

119を通ったシリアルデータ信号 DATA— DLYの立ち上がりエッジと、クロック信号 CLKの立ち上がりエッジとの位相を比較し、その比較結果に基づいて、シフトレジスタ 114の方向を決定すると共にシフトクロックを発生させる。ここで、前記 2つの信号 D ATA— DLY、 CLKの位相が合っているときにはシフトクロックは発生しない。

[0063] ここで、シリアルデータ信号 DATA— DLYの立ち上がりエッジがクロック信号 CLK の立ち上がりエッジよりも時間差 fast分だけ早いときには、可変ディレイ回路 113における遅延量を fast分だけ大きくする。また、時間差 slow分だけ遅いときには、可変ディレイ回路 113における遅延量を slow分だけ小さくすることによって、クロック信号 CLKの立ち上がりエッジとシリアルデータ信号 DATA— DLYの立ち上がりエッジとの位相が一致するように制御する。

[0064] 上記のようなシリアルデータ信号 DATA— DLYとクロック信号 CLKとの比較を繰り返して、前記 2つの信号 CLK、 DATA—DLYの立ち上がりエッジの位相が一致するように制御することによって、後段の FF回路 112に入力されるクロック信号 CLKとシリアルデータ信号 DATA—SKとの位相差は固定ディレイ回路 119における固定遅延量 tdcons分となるので、この固定遅延量 tdconsを、シリアルデータ信号のラッチに最適な値にしておくことで、データのセットアップ時間を確保することが可能となる。

[0065] 尚、本実施形態では、可変ディレイ回路 113を用いてロジックブロック 103のシリアルデータ信号 DATAの遅延時間を調整したが、この遅延時間の調整はスキュー調整部 111に入力されたクロック信号 CLKに対して行ってもょレ、。

[0066] また、位相比較を行うシリアルデータ信号 DATA— DLYにはジッタ成分が含まれているので、ジッタの影響をフィルタリングする回路を介して、そのシリアルデータ信号 DATA— DLYを位相比較回路 115に供給することによって、精度よく遅延時間を調整することが可能となる。

[0067] (第 2の実施形態）

図 6は、本発明の第 2の実施形態のデータ送信装置の全体構成のブロック図である

[0068] 本実施形態のデータ送信装置が図 1に示した第 1の実施形態のデータ送信装置と異なる点は、トランシーバブロック 102の内部にデータレベルシフタ（データレベル変換回路） 117を備えていると共に、クロック生成部 104の内部に降圧部 108を備えている点のみである。その他の構成については、第 1の実施形態と同様であるので、その説明は省略する。

[0069] 同図において、ロジックブロック 103はデジタル回路であり、 1. 2Vの電源電圧で動作している。また、トランシーバブロック 102はアナログ回路であり、 3. 3Vの電源電圧で動作している。そこで、本実施形態では、クロック生成部 104において生成した 3. 3V系のクロック信号 CLK3. 3をスキュー調整回路 111に供給すると共に、前記クロック生成部 104の内部の降圧部 108において生成した 1. 2V系のクロック信号 CLK

[0070] トランシーバブロック 102内に備えたデータレベルシフタ 117には、ロジックブロック 103のシリアルデータ信号 DATAが入力される。このシリアルデータ信号 DATAは 1 . 2V系のデータ信号であるので、前記データレベルシフタ 117において、前記シリアルデータ信号 DATAの信号レベルを前記トランシーバブロック 102の電源電圧のレベノレである 3. 3V系にレベルシフトして、そのレベルシフト後のシリアルデータ信号 D ATA—LSをスキュー調整部 111に出力する。そのため、前記スキュー調整部 111 に入力されるシリアルデータ信号 DATA—LS及び前記クロック信号 CLK3. 3は共に 3. 3V系の信号となる。

[0071] その後、前記スキュー調整部 111において前記シリアルデータ信号 DATA—LS の遅延を調整することにより、シリアルデータ信号 DATA— SKとクロック信号 CLKとのスキューを調整し、 FF回路 112において前記シリアルデータ信号 DATA— SKを整形する。

[0072] 図 7は、本発明の実施形態のデータ送信装置におけるデータレベルシフタ 117の全体構成を示したブロック図である。

[0073] 同図に示したデータレベルシフタ 117によって、入力された 1. 2V系のシリアルデータ信号 DATAを 3. 3Vのシリアルデータ信号 DATA— LSに昇圧して、スキュー調整部 111に入力されるシリアルデータ信号 DATA—LSの振幅を大きくしている。

[0074] 上記のように、本実施形態では、トランシーバブロック 102の内部にデータレベルシフタ 117を設けて、そのデータレベルシフタ 117によってシリアルデータ信号 DATA の信号レベルを前記トランシーバブロック 102の電源電圧レベルである 3. 3V系にレベルシフトしてシリアルデータ信号 DATA—LSに変換し、そのシリアルデータ信号 D ATA—LSやそれに基づいたシリアルデータ信号 DATA— SKをスキュー調整部 11 1や FF回路 112に入力するので、入力電圧を所要の電圧までシフトさせることにより、スキュー調整部 111や FF回路 112に供給される信号の信号電圧レベルを合わせてスキュー調整を容易に行うことが可能となる。

[0075] 尚、本実施形態では、トランシーバブロック 102の内部にデータレベルシフタ 117を設けた力前記トランシーバブロック 102の外部、例えば、トランシーバマクロセル 10 1の内部に前記データレベルシフタ 117を設けてもよいのは勿論である。

[0076] (第 3の実施形態）

図 8は、本発明の第 3の実施形態のデータ送信装置の全体構成のブロック図である

[0077] 本実施形態のデータ送信装置が図 1に示した第 1の実施形態のデータ送信装置と異なる点は、スキュー調整部 111に、ロジックブロック 103のシリアルデータ信号 DA TA、クロック生成回路 104のクロック信号 CLK及び、ロジックブロック 103の信号処理に用いたクロック信号 CLK— LBが供給されている点のみである。その他の構成については、第 1の実施形態と同様であるので、その説明は省略する。

[0078] スキュー調整部 111では、前記クロック信号 CLK、前記シリアルデータ信号 DATA 及び、ロジックブロック 103の信号処理に用いたクロック信号 CLK— LBを用いて、前記シリアルデータ信号 DATAの遅延を調節する。

[0079] 図 4のスキュー調整部 111において、前記ロジックブロック 103の信号処理に用いたクロック信号 CLK— LBと前記クロック生成部 104のクロック信号 CLKとの位相比較を行うことにより、前記ロジックブロック 103のシリアルデータ信号 DATAの遅延を調節し、遅延を調節したシリアルデータ信号 DATA— SKを FF回路 112に出力して、そのシリアルデータ信号 DATA— SKを整形する。

[0080] 上記のように、本実施形態では、ロジックブロック 103内の信号処理に用いたクロック信号 CLK LBに基づいてシリアルデータ信号 DATAの遅延を調整するので、そのシリアルデータ信号 DATAのジッタの元であるクロック信号 CLK— LBをスキュー調整に用いることによって、 FF回路 112に供給されるシリアルデータ信号 DATA— SKとクロック信号 CLKとのスキューをより正確に調整することが可能となる。

[0081] また、スキュー調整部 111において、上記第 1の実施形態では、信号波形に「High 」及び「Low」が非周期的に現れるシリアルデータ信号 DATAを用いてスキューを調整していたため、クロック信号 CLKの 1周期毎に位相比較を行うことが不可能であつた力本実施形態では、信号波形に「High」及び「Low」が周期的に現れるクロック信号 CLK— LBを用いて位相比較を行うので、クロック信号 CLK一 LB、 CLKの 1周期毎に位相を比較することが可能となる。

[0082] 尚、本実施形態では、スキュー調整部 111において、前記クロック生成部 104のクロック信号 CLKと前記ロジックブロック 103の信号処理に用いたクロック信号 CLK LBとによって前記ロジックブロック 103のシリアルデータ信号 DATAの遅延を調整した力前記 2つのクロック信号 CLK、 CLK— LBと前記シリアルデータ信号 DATAとを用いて遅延を調整してもよいのは勿論である。

[0083] (第 4の実施形態）

図 9は、本発明の第 4の実施形態のデータ送信装置の全体構成のブロック図である

[0084] 本実施形態のデータ送信装置が図 6に示した第 2の実施形態のデータ送信装置と異なる点は、トランシーバブロック 102の内部にクロックレベルシフタ（クロックレベル変換回路） 118を備えている点のみである。その他の構成については、第 2の実施形態と同様であるので、その説明は省略する。

[0085] トランシーバブロック 102内に備えたデータレベルシフタ 117には、ロジックブロック 103のシリアルデータ信号 DATAが入力される。前記データレベルシフタ 117において、前記シリアルデータ信号 DATAの信号レベルを前記トランシーバブロック 102 の電源電圧のレベルにシフトして、そのレベルシフト後のシリアルデータ信号 DATA —LSをスキュー調整部 111に出力する。

[0086] また、トランシーバブロック 102内に備えたクロックレベルシフタ 118には、ロジックブロック 103の信号処理に用いた 1. 2V系のクロック信号 CLK LBが入力される。前記クロックレベルシフタ 118において、前記 1. 2V系のクロック信号 CLK—LBの信号レベルを前記トランシーバブロック 102の電源電圧のレベルである 3. 3V系にレベルシフトして、そのレベルシフト後のクロック信号 CLK— LSをスキュー調整部 111に出力する。

[0087] その後、前記レベルシフト後のシリアルデータ信号 DATA_LS、前記レベルシフト後のクロック信号 CLK— LS及び、クロック生成部 104のクロック信号 CLK3. 3に基づいて、前記シリアルデータ信号 DATA—LSの遅延を調整することにより、シリアルデータ DATA—LSとクロック信号 CLK3. 3とのスキューを調整し、 FF回路 112において遅延を調整したシリアルデータ信号 DATA— SKを整形する。

[0088] 図 10は、本実施形態のデータ送信装置におけるスキュー調整部 111の全体構成を示したブロック図である。

[0089] 同図において、 113は可変ディレイ回路（データ遅延回路）、 114はシフトレジスタ（遅延時間記憶回路）、 115は位相比較回路 (遅延時間調整回路）、 116はエッジ検出回路 (遅延開始制御回路）、 122は固定 ·可変ディレイ回路（固定時間遅延回路、クロック遅延回路）である。

[0090] スキュー調整部 111に供給されたクロック信号 CLK— LSは、固定'可変ディレイ回路 122において遅延を調整され、遅延を調整したクロック信号 CLK— DLYはエッジ検出回路 116及び位相比較回路 115に供給される。前記位相比較回路 115では、エッジ検出回路 116によってクロック信号 CLK— DLYの立ち上がり時に出力されるエッジ検出信号 EDSが入力されると、クロック信号 CLK - DLYとクロック信号 CLK3 . 3との位相を比較する。前記 2つの信号 CLK— DLY、 CLKの位相関係に基づレヽて、スキュー調整部 111に入力されたシリアルデータ信号 DATA— LSの遅延を調整する可変ディレイ回路 113の遅延時間をシフト方向制御及びシフトクロックとしてシフトレジスタ 114に入力する。前記シフトレジスタ 114では、前記位相比較回路 115から供給された前記可変ディレイ回路 113の遅延時間を記憶する。この遅延時間を調節することによって、シリアルデータ信号 DATA— SKが遅延を調整されて FF回路 1 12に供給されるデータラインの遅延時間を調整する。

[0091] 図 11は、スキュー調整部 111の内部回路における信号波形の波形図である。

[0092] 以下、図 10及び図 11を参照して、スキュー調整部 111の動作原理について説明する。

[0093] まず、固定'可変ディレイ回路 122において、クロック信号 CLK— LSに可変遅延量 tdl分の遅延、及び固定遅延量 tdcons分の遅延が与えられて、遅延を調整したクロック信号 CLK— DLYがエッジ検出回路 116及び位相比較回路 115に入力される。

[0094] 次に、前記クロック信号 CLK— DLYの立ち上がりエッジをエッジ検出回路 116が検出してエッジ検出信号 EDSが出力され、そのエッジ検出信号 EDSが位相比較回路 115に入力されて前記位相比較回路 115が活性化される。 [0095] 前記位相比較回路 115では、 2つのクロック信号 CLK DLY、 CLK3. 3の位相を比較し、その比較結果に基づいて、シフトレジスタ 114の方向を決定すると共にシフトクロックを発生させる。ここで、前記 2つの信号 CLK— DLY、 CLK3. 3の位相が合つているときにはシフトクロックは発生しない。

[0096] ここで、クロック信号 CLK— DLYの立ち上がりエッジがクロック信号 CLK3. 3の立ち上がりエッジよりも時間差 fast分だけ早いときには、可変ディレイ回路 113におけるシリアルデータ信号 DATA—LSの遅延量を fast分だけ大きくすると共に、固定'可変ディレイ回路 122の可変遅延量を fast分だけ大きくする。また、時間差 slow分だけ遅いときには、可変ディレイ回路 113における遅延量を slow分だけ小さくすると共に、固定 ·可変ディレイ回路 122の可変遅延量を slow分だけ小さくすることによって、 2 つのクロック信号 CLK_DLY、 CLK3. 3の立ち上がりエッジの位相が一致するように制御する。

[0097] 上記のようなクロック信号 CLK— DLYとクロック信号 CLK3. 3との比較を繰り返して、前記 2つの信号 CLK— DLY、 CLKの立ち上がりエッジの位相が一致するように制御することによって、後段の FF回路 112に入力されるクロック信号 CLK3. 3とシリアルデータ信号 DATA— SKとの位相差は固定.可変ディレイ回路 122における固定遅延量 tdcons分となるので、この固定遅延量 tdconsを、シリアルデータ信号のラツチに最適な値にしておくことで、データのセットアップタイムを確保することが可能となる。

[0098] 上記のように、本実施形態では、トランシーバブロック 102の内部にデータレベルシフタ 117及びクロックレベルシフタ 118を設けて、前記データレベルシフタ 117によつてシリアルデータ信号 DATAをシリアルデータ信号 DATA—LSに変換すると共に、前記クロックレベルシフタ 118によってロジックブロック 103の信号処理に用いたクロック信号 CLK— LBをクロック信号 CLK— LSに変換し、そのシリアルデータ信号 DA TA—LS及びそのクロック信号 CLK— LSやそれらに基づいた信号をスキュー調整部 111や FF回路 112に入力するので、入力電圧を所要の電圧までシフトさせることにより、スキュー調整部 111や FF回路 112に供給される信号電圧レベルをあわせてスキュー調整を容易に行うことが可能となる。 [0099] 尚、本実施形態では、トランシーバブロック 102の内部にデータレベルシフタ 117及びクロックレベルシフタ 118を設けた力前記トランシーバブロック 102の外部、例えば、トランシーバマクロセル 101の内に前記データレベルシフタ 117及び前記クロック

[0100] (第 5の実施形態）

図 12は、本発明の第 5の実施形態のデータ送信装置の全体構成のブロック図である。

[0101] 本実施形態のデータ送信装置が図 9に示した第 4の実施形態のデータ送信装置と異なる点は、クロック生成部 104の内部に、多相クロック生成回路 120を備えていると共に、スキュー調整部 111の代わりにスキュー調整部 121を備えている点のみである。その他の構成については、第 4の実施形態と同様であるので、その説明は省略する。

[0102] 本実施形態では、多相クロック生成回路 120において生成した多相クロック MP— CLKをスキュー調整部 121に供給する。前記スキュー調整部 121では、クロック信号 CLK— LSを用いて、前記多相クロック信号 MP— CLK内の単相クロック SP— CLK を選択して、前記シリアルデータ信号 DATAと前記単相クロック SP— CLKとのスキユーを調節する。

[0103] 図 13 (A)及び（B)は、本実施形態のスキュー調整部 121における単相クロックの選択を模式的に示した波形図である。

[0104] 同図（A)に示すように、 FF回路 112において、例えばクロック信号 CLK— INを用いてシリアルデータ信号 DATA— INを整形しょうとしたとき、前記クロック信号 CLK — INのエッジと前記シリアルデータ信号 DATA—INのエッジとが時間的に重なっているため、シリアルデータ信号 DATA—INを正確に整形することができない。

[0105] そこで、本実施形態では、同図（B)に示すような各々の位相が異なる多相クロック C LK[5 : 0] (MP -CLK)をスキュー調整部 121に供給し、前記多相クロック CLK[5： 0]の各々と、クロックレベルシフタ 118によるレベルシフト後のクロック信号 CLK— LS との位相を比較して、その比較結果に基づいて、前記多相クロック CLK[5 : 0]のうち、 1つのクロック信号（単相クロック SP— CLK)を後段の FF回路 112に供給する。 [0106] FF回路 112では、前記単相クロック SP— CLKを用いて、シリアルデータ信号 DA TAを整形し、整形後のシリアルデータ信号 DATA— FFをドライバ 105によって伝送する。

[0107] 図 14は、本発明の実施形態のデータ送信装置におけるスキュー調整部 121の全体構成を示したブロック図である。

[0108] 同図において、 115は位相比較回路（遅延時間調整回路）、 116はエッジ検出回路（遅延開始制御回路）、 123はクロック選択回路である。

[0109] スキュー調整部 111に供給されたクロック信号 CLK— LSは、固定ディレイ回路 11 9において遅延を調整され、遅延を調整したクロック信号 CLK— DLYはエッジ検出回路 116及び位相比較回路 115に供給される。前記位相比較回路 115では、エッジ検出回路 116によってクロック信号 CLK— DLYの立ち上がり時に出力されるエッジ検出信号 EDSが入力されると、クロック信号 CLK— DLYと多相クロック MP— CLKとの位相を比較する。クロック選択回路 123は、前記位相比較回路 115での比較結果に基づいて、多相クロック MP— CLKから単相クロック SP— CLKを選択し、その単相クロック SP— CLKを後段の FF回路 112に供給する。

[0110] 上記のように、本実施形態のスキュー調整部 121では、上記第 1〜第 4の実施形態のスキュー調整部 111とは異なり、スキュー調整部 121に供給されたシリアルデータ信号 DATA— LS、クロック信号 CLK LS、多相クロック MP— CLKを遅延させるのではなぐ前記多相クロック MP— CLKから単相クロック SP— CLKを選択してその単相クロック SP— CLKを FF回路 112に供給することによって、前記 FF回路 112に入力されるシリアルデータ信号 DATA— LSとクロック信号 SP— CLKとのスキューを調整する。

[0111] 図 15は、スキュー調整部 121の内部回路における信号波形の波形図である。

[0112] 同図において、多相クロック CLK[5 : 0]中の太線は単相クロック SP— CLKを示している。

[0113] 以下、図 14及び図 15を参照して、スキュー調整部 121の動作原理について説明する。

[0114] まず、固定ディレイ回路 119において、クロック信号 CLK— LSに固定遅延量 tdco ns分の遅延が与えられて、遅延を調整したクロック信号 CLK DLYがエッジ検出回路 116及び位相比較回路 115に入力される。

[0115] 次に、前記クロック信号 CLK DLYの立ち上がりエッジを前記エッジ検出回路 11 6が検出してエッジ検出信号 EDSが出力され、そのエッジ検出信号 EDSが位相比較回路 115に入力されて前記位相比較回路 115が活性化される。

[0116] 前記位相比較回路 115では、前記クロック信号 CLK— DLYの立ち上がりエッジと、多相クロックのうちの現在選択されている単相クロック SP— CLKの立ち上がりエツジとの位相を比較する。前記クロック信号 CLK— DLYの立ち上がりエッジが前記単相クロックの立ち上がりエッジよりも早いときには、単相クロック SP— CLKを、現在選択されているものよりも 1つ位相が早いクロック信号に切り替えるようにクロック選択回路 123のクロック選択制御を行う。また、前記クロック信号 CLK— DLYの立ち上がりエッジが前記単相クロック SP— CLKの立ち上がりエッジよりも遅いときには、単相クロックを、現在選択されてレ、るものよりも 1つ位相が遅レ、クロック信号に切り替えるようにクロック選択回路 123のクロック選択制御を行う。上記の単相クロックの選択を繰り返し行って、クロック信号 CLK— DLYの位相と単相クロック SP— CLKの位相とがー致するように多相クロック MP— CLK中の単相クロック SP— CLKを選択する。ここで、クロック信号 CLK— DLYの位相と単相クロック SP— CLKの位相とがー致している際には、クロックの切り替えは行われない。

[0117] 上記のように、クロック信号 CLK— DLYと単相クロック SP— CLKとの比較を繰り返し行い、前記クロック信号 CLK DLYの位相と前記単相クロック SP— CLKの位相とがー致するように制御することによって、後段の FF回路 112に入力される単相クロック SP— CLKとシリアルデータ信号 DATA—LSとの位相差は固定遅延量 tdcons分となるので、この固定遅延量 tdconsを、シリアルデータ信号のラッチに最適な値にしておくことで、データのセットアップタイムを確保することが可能となる。

[0118] 上記のように、本実施形態では、多相クロック生成回路 120を設けて、位相が等間隔にずれた多相クロック信号 MP— CLKを生成することによって、 FF回路 112に入力されるシリアルデータ信号 DATAと単相クロック信号 SP _ CLKとのタイミングを調整して、それら 2つの信号 DATA、 SP— CLKの同期を確保することが可能となる。 [0119] 尚、本実施形態では、シリアルデータ信号 DATA及びロジックブロック 103の信号処理に用いたクロック信号 CLK LBに基づいて、前記多相クロック信号 MP— CLK 内の単相クロック SP— CLKを選択した力前記シリアルデータ信号 DATAに基づいて単相クロック SP— CLKを選択してもよいのは勿論である。

[0120] また、本実施形態のスキュー調整回路 121では、クロック信号 CLK— LSを用いて多相クロック MP— CLKから単相クロック SP— CLKを選択した力例えばシリアルデータ信号 DATA—LSを用いて選択してもよいのは勿論である。

[0121] さらに、データレベルシフタ 118におけるレベル変換前後の 2つのクロック信号 CL K一 LB、 CLK— LSの間の位相差を検出して、その位相差を用いて単相クロック SP _CLKを選択することも可能である。

[0122] 上記に説明した本発明のデータ送信装置は、 USB2. 0や Serial ATA等の高速インターフェース規格に準拠したデータ送信機能にカ卩えて、ジッタの少ない信号品質の良いクロック信号に、信号処理を施したデータ信号を同期させるデータ同期機能を付加することによって実現可能である。

[0123] また、上記の第 1〜第 5の実施形態のデータ送信装置では、 USB2. 0や Serial A TA等のインターフェース規格に準拠したデータ送信装置における実施を前提とし、外部に送信されるデータ信号を差動信号として記載したが、本発明のデータ送信装置はこれに限られるものではないことは勿論である。

産業上の利用可能性

[0124] 以上説明したように、本発明は、信号品質が劣化したデータ信号を整形して伝送規格の規格内のデータ信号を生成することが可能であるので、特に、 USBや Serial ATAに準拠したデータ送信装置等として有用である。

Claims

請求の範囲

[1] クロック信号を生成するクロック生成部と、

前記クロック信号を用いて、入力された入力データ信号を信号処理して処理データ信号を生成するロジックブロックと、

前記処理データ信号を伝送系に出力するデータ駆動部とを備え、

前記データ駆動部の内部には、

前記クロック信号及び前記処理データ信号が入力され、このクロック信号と処理データ信号との位相関係に基づいて、この両信号間のスキューを調整するスキュー調整部と、

前記スキュー調整部のクロック信号を用いて、前記スキュー調整部の処理データ信号を整形するフリップフロップ回路とを有する

ことを特徴とするデータ送信装置。

[2] 前記請求項 1記載のデータ送信装置において、

前記スキュー調整部には、前記ロジックブロックの信号処理に用いたクロック信号が入力され、このクロック信号に基づいて、前記両信号間のスキューを調整することを特徴とするデータ送信装置。

[3] 前記請求項 1又は 2記載のデータ送信装置において、

前記ロジックブロックの処理データ信号の信号レベルを前記データ駆動部の電源電圧レベルにレベル変換するデータレベル変換回路を備える

ことを特徴とするデータ送信装置。

[4] 前記請求項 1〜3の何れか一項に記載のデータ送信装置において、

前記ロジックブロックの信号処理に用いたクロック信号の信号レベルを前記データ駆動部の電源電圧レベルにレベル変換するクロックレベル変換回路を備えることを特徴とするデータ送信装置。

[5] 前記請求項 1〜4の何れか一項に記載のデータ送信装置において、

前記スキュー調整部の内部には、

前記ロジックブロックの処理データ信号を遅延させるデータ遅延回路を備えることを特徴とするデータ送信装置。

[6] 前記請求項 1〜4の何れか一項に記載のデータ送信装置において、前記スキュー調整部の内部には、

前記クロック生成回路のクロック信号を遅延させるクロック遅延回路を備えることを特徴とするデータ送信装置。

[7] 前記請求項 5又は 6記載のデータ送信装置にぉレ、て、

前記スキュー調整部の内部には、

前記データ遅延回路及び前記クロック遅延回路の少なくとも一方の遅延回路の遅延時間を調整する遅延時間調整回路を備え、

前記遅延時間調整回路は、前記ロジックブロックの処理データ信号と前記クロック生成回路のクロック信号との位相関係に基づいて、前記データ遅延回路及び前記クロック遅延回路における遅延時間を調整する

ことを特徴とするデータ送信装置。

[8] 前記請求項 5又は 6記載のデータ送信装置にぉレ、て、

前記スキュー調整部の内部には、

前記遅延時間調整回路は、前記ロジックブロックの処理データ信号、及び前記クロック生成回路のクロック信号、及び前記ロジックブロックの信号処理に用いたクロック信号の位相関係に基づいて、前記データ遅延回路及び前記クロック遅延回路における遅延時間を調整する

ことを特徴とするデータ送信装置。

[9] 前記請求項 7又は 8記載のデータ送信装置にぉレ、て、

前記スキュー調整部の内部には、

前記遅延時間調整回路による遅延時間調整の開始を制御する遅延開始制御回路を備える

ことを特徴とするデータ送信装置。

[10] 前記請求項 7〜9の何れか一項に記載のデータ送信装置において、

前記スキュー調整部の内部には、前記遅延時間調整回路による遅延時間の調整量を記憶する遅延時間記憶回路を備える

ことを特徴とするデータ送信装置。

[11] 前記請求項 7〜： 10の何れか一項に記載のデータ送信装置において、

前記スキュー調整部の内部には、

前記遅延時間調整回路による遅延時間の調整を所定の時間遅延させる固定時間遅延回路を備える

ことを特徴とするデータ送信装置。

[12] 前記請求項 1記載のデータ送信装置において、

前記クロック生成部の内部には、多相クロック信号を生成する多相クロック生成回路を備え、

前記スキュー調整部は、前記ロジックブロックの処理データ信号に基づいて、前記多相クロック信号内の単相クロック信号を選択し、

前記フリップフロップ回路は、前記単相クロック信号を用いて、前記スキュー調整部の処理データ信号を整形する

ことを特徴とするデータ送信装置。

[13] 前記請求項 2記載のデータ送信装置において、

前記スキュー調整部は、前記ロジックブロックの処理データ信号及び前記ロジックブロックの信号処理に用いたクロック信号に基づいて、前記多相クロック信号内の単相クロック信号を選択し、

ことを特徴とするデータ送信装置。

[14] クロック信号を生成するクロック生成ステップと、

前記クロック信号を用いて、入力された入力データ信号を信号処理して処理データ信号を生成するデータ信号処理ステップと、前記クロック信号と前記処理データ信号との位相関係に基づいて、この両信号間のスキューを調整するスキュー調整ステップと、

前記スキュー調整ステップのクロック信号を用いて、前記スキュー調整ステップの処理データ信号を整形するデータ処理ステップと

前記データ処理ステップにおいて整形した処理データ信号を伝送系に出力するデータ駆動ステップとを備えた

ことを特徴とするデータ送信方法。