CN101473587A - 数据发送装置和数据发送方法 - Google Patents

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Abstract

在逻辑模块(103)中，使用在时钟生成部(104)生成的时钟信号(CLK)来生成串行数据信号(DATA)。然后，在偏斜调整部(111)中基于上述时钟信号(CLK)和上述串行数据信号(DATA)的相位关系来调整上述串行数据信号(DATA)的延迟，并将调整了延迟的串行数据信号(DATA－SK)和上述时钟信号(CLK)向FF电路(112)输出。在上述FF电路(112)中使用时钟信号(CLK)对上述串行数据信号(DATA－SK)进行整形，并将该整形后的串行数据信号(DATA－FF)传输至外部。因此，能够提供一种即使在时钟信号的抖动叠加于信号处理过的数据信号的情况下，也可降低该抖动的影响而向外部传输数据信号的数据发送装置。

Description

数据发送装置和数据发送方法
技术领域
本发明涉及数字数据信号的数据发送装置和数据发送方法，尤其涉及USB2.0等高速数据传输中使用的数据发送装置和数据发送方法。
背景技术
近年来，对于将计算机和数字电视等与它们的外围设备连接来发送数据信号的数据发送装置，随着传输数据量的增加，要求数据传输速度的高速化。
现在，在非专利文献1所述的称为USB2.0的、非专利文献2所述的称为SerialATA的符合串行接口的传输规范的数据发送装置中，实现了超过400Mbps的高速数据传输速度。如非专利文献3所述，将上述USB2.0中的物理层电路、逻辑层电路的接口标准制定为UTMI(USB2.0 Transceiver Macrocell Interface)。
即使在可进行数字数据信号的高速传输的串行接口中，在USB2.0的高速模式下，实现了480Mbps的数据传输速度，为了生成与该数据传输速度对应的数据信号，在逻辑模块(后述)中以480MHz的时钟频率、即每1时钟2.08nsec的高速时钟信号进行工作来生成数据信号。如此，随着传输数据量的增加，在数据发送装置内的信号处理所使用的时钟信号变得高速化。
作为现有数据发送装置，有图16所示的数据发送装置。
在该图16中，USB2.0的信号控制是通过使用物理层电路的收发器宏单元201和逻辑层电路的USB控制模块207而基于UTMI中制定的标准而进行的。上述收发器宏单元201包括收发器模块202、逻辑模块203、生成480MHz的时钟信号CLK的时钟生成电路204，在上述收发器模块202的内部具有驱动器205和接收器206。
以下，说明图16的数据发送装置的工作。
首先，利用USB进行传输的并行数据信号P-DATA从USB控制模块207被传输到逻辑模块203。接着，在上述逻辑模块203，使用在时钟生成电路204生成的时钟信号CLK而对上述并行数据信号P-DATA进行信号处理，转换为串行数据信号DATA，将上述串行数据信号DATA传输至收发器模块202。然后，上述收发器模块202利用满足USB2.0规范那样的信号电平和阻抗来驱动传输缆线，从而将串行数据信号DATA传输至外部。
非专利文献1：Compaq及其余六公司，“Universal Serial Bus Specification”，[online]，2000年4月27日，<URL：http://www.usb.org/developers/docs/usb_20.zip>
非专利文献2：Dell Computer Corporation及其余四公司，“SerialATA II：Electrical Specification”，[online]，2004年5月26日，<URL：http://www.sata-io.org/docs/PHYii％20spec％20Rev％201_0％20052604.pdf>，p.30—32
非专利文献3：Wes Talarek，“USB2.0 Transceiver and Macrocel1 Tester(T&MT)In terface Specification”，[online]，2001年4月4日，Intel Corporation<URL：http://www.intel.com/technology/usb/download/transceiverandmacrocelltestv0_1_2.pdf>
发明内容
但是，在图16所示的现有数据发送装置和数据发送方法中，逻辑模块203与高速时钟信号同步地将在内部流过的信号反复变化为“高(High)”或“低(Low)”而进行高速的信号处理工作，因此，在上述逻辑模块203内部的电源、接地产生起伏。因此，存在如下问题：通过上述逻辑模块203内的时钟路径的时钟信号发生抖动，该时钟信号的抖动叠加于被信号处理后的串行数据信号DATA而导致信号品质变差。
图17的(A)是逻辑模块203内的时钟路径的要部构成的框图，图17的(B)是通过时钟路径的时钟信号的信号波形的波形图。
在图17的(A)和(B)中，时钟信号CLK-IN输入到时钟路径上时，该时钟信号CLK-IN受到叠加了噪声的电源VDD、接地GND的起伏的影响，同时在时钟路径内传输。因此，由于它们的起伏，时钟信号的上升时间和下降时间发生变化而使信号波形混乱，从时钟路径输出了叠加了抖动的时钟信号CLK-OUT。
在480Mbps等的高速数据传输中，即使是很小的抖动也会对信号品质有很大影响，例如，即使在时钟信号的抖动仅为±100psec而叠加于串行数据信号DATA的情况下，从逻辑模块203输出的串行数据信号DATA的眼孔图样(eye pattern)变差10％左右。因此，根据在逻辑模块203内发生的时钟信号的抖动的程度，有可能使串行数据信号DATA成为传输标准的标准外信号，而无法将该串行数据信号DATA传输至外部。
图18的(A)是使用触发电路进行信号处理时的各信号的信号波形的波形图，图18的(B)是输出数据信号的眼孔图样的波形图。
在图18的(A)中，输入时钟信号CLK-IN和输入数据信号DATA-IN被输入到触发电路。上述触发电路利用上述输入时钟信号CLK-IN而对上述输入数据信号DATA-IN进行信号处理，从而输出输出数据信号DATA-OUT。
在此，抖动叠加于上述输入时钟信号CLK-IN，与该输入时钟信号CLK-IN同步地进行上述输入数据信号DATA-IN的信号处理时，上述输入时钟信号CLK-IN的抖动也叠加于信号处理后的输出数据信号DATA-OUT。结果，如图18的(B)所示，由输出数据信号DATA-OUT得到的眼孔图样的开口部变窄，上述输出数据信号DATA-OUT的数据品质变差。
本发明是着眼于上述课题而做成的，其目的在于提供如下的数据发送装置和数据发送方法，在包括生成时钟信号的时钟信号生成部、对数据信号进行信号处理的逻辑模块、将数据信号输出至传输系统的数据驱动部的数据发送装置中，即使在逻辑模块内所产生的时钟信号的抖动叠加于信号处理后的数据信号的情况下，也能降低该时钟信号的抖动的影响而从数据驱动部将数据信号传输至外部。
为了达到上述目的，在本发明中采用如下构成：一种数据发送装置，包括：生成时钟信号的时钟生成部；对数据信号进行信号处理的逻辑模块；以及将数据信号向传输系统输出的数据驱动部，其中，在上述数据驱动部的内部新设置波形整形电路，使用在上述时钟生成部生成的时钟信号来对在上述逻辑模块进行信号处理后的处理数据信号进行波形整形。
具体而言，一种数据发送装置，其特征在于：包括：生成时钟信号的时钟生成部；使用上述时钟信号来对所输入的输入数据信号进行信号处理而生成处理数据信号的逻辑模块；将上述处理数据信号输出到传输系统的数据驱动部，在上述数据驱动部的内部具有：偏斜调整部，其输入有上述时钟信号和上述处理数据信号，基于该时钟信号与处理数据信号的相位关系来调整该两信号之间的偏斜(skew)；触发电路(flip-flop circuit)，其使用上述偏斜调整部的时钟信号来对上述偏斜调整部的处理数据信号进行整形。
本发明的上述数据发送装置中，其特征在于：对上述偏斜调整部输入上述逻辑模块的信号处理所使用的时钟信号，基于该时钟信号来调整上述两信号之间的偏斜。
本发明的上述数据发送装置中，其特征在于：包括数据电平转换电路，将上述逻辑模块的处理数据信号的信号电平转换为上述数据驱动部的电源电压电平。
本发明的上述数据发送装置中，其特征在于：包括时钟电平转换电路，将上述逻辑模块的信号处理所使用的时钟信号的信号电平转换为上述数据驱动部的电源电压电平。
本发明的上述数据发送装置中，其特征在于：在上述偏斜调整部的内部具有使上述逻辑模块的处理数据信号延迟的数据延迟电路。
本发明的上述数据发送装置中，其特征在于：在上述偏斜调整部的内部具有使上述时钟生成电路的时钟信号延迟的时钟延迟电路。
本发明的上述数据发送装置中，其特征在于：在上述偏斜调整部的内部具有调整上述数据延迟电路和上述时钟延迟电路中至少一方的延迟电路的延迟时间的延迟时间调整电路，上述延迟时间调整电路基于上述逻辑模块的处理数据信号与上述时钟生成电路的时钟信号的相位关系来调整上述数据延迟电路和上述时钟延迟电路的延迟时间。
本发明的上述数据发送装置中，其特征在于：在上述偏斜调整部的内部具有调整上述数据延迟电路和上述时钟延迟电路中至少一方的延迟电路的延迟时间的延迟时间调整电路，上述延迟时间调整电路基于上述逻辑模块的处理数据信号、上述时钟生成电路的时钟信号、和上述逻辑模块的信号处理所使用的时钟信号的相位关系来调整上述数据延迟电路和上述时钟延迟电路的延迟时间。
本发明的上述数据发送装置中，其特征在于：在上述偏斜调整部的内部具有控制上述延迟时间调整电路进行延迟时间调整的开始的延迟开始控制电路。
本发明的上述数据发送装置中，其特征在于：在上述偏斜调整部的内部具有存储上述延迟时间调整电路的延迟时间的调整量的延迟存储电路。
本发明的上述数据发送装置中，其特征在于：在上述偏斜调整部的内部具有使上述延迟时间调整电路的延迟时间调整延迟规定时间的固定时间延迟电路。
本发明的上述数据发送装置中，其特征在于：在上述时钟生成部的内部具有生成多相时钟信号的多相时钟生成电路，上述偏斜调整部基于上述逻辑模块的处理数据信号来选择上述多相时钟信号中的单相时钟信号，上述触发电路使用上述单相时钟信号来对上述偏斜调整部的处理数据信号进行整形。
本发明的上述数据发送装置中，其特征在于：在上述时钟生成部的内部具有生成多相时钟信号的多相时钟生成电路，上述偏斜调整部基于上述逻辑模块的处理数据信号和上述逻辑模块的信号处理所使用的时钟信号来选择上述多相时钟信号中的单相时钟信号，上述触发电路使用上述单相时钟信号来对上述偏斜调整部的处理数据信号进行整形。
本发明的一种数据发送方法，其特征在于：包括：生成时钟信号的时钟生成步骤；使用上述时钟信号来对所输入的输入数据信号进行信号处理而生成处理数据信号的数据信号处理步骤；基于上述时钟信号和上述处理数据信号的相位关系来调整该两信号之间的偏斜的偏斜调整步骤；使用上述偏斜调整步骤的时钟信号来对上述偏斜调整步骤的处理数据信号进行整形的数据处理步骤；将在上述数据处理步骤中进行了整形的处理数据信号向传输系统输出的数据驱动步骤。
根据以上所述，在本发明中，即使在逻辑模块内发生的时钟信号的抖动叠加于处理数据信号的情况下，在触发电路中使用在时钟生成部生成的未发生抖动的时钟信号来对处理数据信号进行整形，因此可将因含有抖动而信号品质变差的处理数据信号整形为标准规定的范围内的数据信号而进行传输。通过使用偏斜调整部，调整输入到触发电路的信号间的准备时间和保持时间来对处理数据信号进行整形，因此可防止数据缺失。
如上所述，根据本发明，能够在数据驱动部将叠加了在逻辑模块内发生的时钟信号的抖动而信号品质变差的处理数据信号整形而生成传输标准的标准内数据信号，并传输该数据信号。由于能够满足输入到触发电路的信号之间的准备时间和保持时间，因此能够传输防止数据缺失的数据信号。
附图说明
图1是表示本发明第一实施方式的数据发送装置的整体结构的框图。
图2是该数据发送装置的偏斜调整部的信号波形的波形图。
图3是该数据发送装置的FF电路的信号波形的波形图。
图4是表示该数据发送装置的偏斜调整部的整体结构的框图。
图5是该偏斜调整部的内部电路的信号波形的波形图。
图6是表示本发明第二实施方式的数据发送装置的整体结构的框图。
图7是表示该数据发送装置的数据电平移位器的整体结构的框图。
图8是表示本发明第三实施方式的数据发送装置的整体结构的框图。
图9是表示本发明第四实施方式的数据发送装置的整体结构的框图。
图10是表示该数据发送装置的偏斜调整部的整体结构的框图。
图11是该偏斜调整部的内部电路的信号波形的波形图。
图12是表示本发明第五实施方式的数据发送装置的整体结构的框图。
图13的(A)和(B)是示意地表示该数据发送装置的偏斜调整部的单相时钟的选择的波形图。
图14是表示该数据发送装置的偏斜调整部的整体结构的框图。
图15是该偏斜调整部的内部电路的信号波形的波形图。
图16是表示现有数据发送装置的整体结构的框图。
图17的(A)是逻辑模块内的时钟路径的要部构成的框图，图17的(B)是通过时钟路径的时钟信号的信号波形的波形图。
图18的(A)是使用触发电路进行信号处理时的各信号的信号波形的波形图，图18的(B)是输出数据信号的眼孔图样的波形图。
附图标记说明：
CLK—时钟信号
CLK1.2—1.2V系统的时钟信号
CLK3.3—3.3V系统的时钟信号
CLK-LB—逻辑模块的信号处理所使用的时钟信号
CLK-LS—电平移位后的时钟信号
P-DATA—并行数据信号(输入数据信号)
DATA—串行数据信号(处理数据信号)
DATA-FF—整形后的串行数据信号
DATA-LS—电平移位后的串行数据信号
SP-CLK—单相时钟信号
MP-CLK—多相时钟信号
具体实施方式
以下，参照附图说明本发明实施方式的数据发送装置和数据发送方法。
(第一实施方式)
图1是表示本发明第一实施方式的数据发送装置的整体结构的框图。
在该图1中，USB2.0的信号控制是通过使用物理层电路的收发器宏单元101和逻辑层电路的USB控制模块107来进行的。上述收发器宏单元101包括收发器模块(数据驱动部)102、逻辑模块103、时钟生成部104，上述收发器模块102的内部具有偏斜调整部111、触发电路(以下称为FF电路)112、驱动器105和接收器106。
以下，具体说明图1的数据发送装置的工作。
首先，利用USB进行传输的并行数据信号(输入数据信号)P-DATA从USB控制模块107被传输到逻辑模块103。接着，在上述逻辑模块103，使用在时钟生成电路104生成的时钟信号CLK而对上述并行数据信号P-DATA进行信号处理，转换为串行数据信号(处理数据信号)DATA，将上述串行数据信号DATA传输至收发器模块102。在此，在上述逻辑模块103内，由于高速信号处理工作和噪声的影响，会在所供给的时钟信号发生抖动，该时钟信号的抖动叠加于上述串行数据信号DATA。
然后，上述逻辑模块103的串行数据信号DATA和在上述时钟生成部104生成的未发生抖动的时钟信号CLK被输入到偏斜调整部111。在该偏斜调整部111，基于上述时钟信号CLK和上述串行数据信号DATA的相位关系，调整上述串行数据信号DATA的延迟，将调整了延迟的串行数据信号DATA-SK和上述时钟信号CLK向FF电路112输出。
上述偏斜调整部111是考虑到上述逻辑模块103内的信号传播的延迟时间的最大值和最小值，而设计为无论在哪种使用条件下都满足上述FF电路112的准备时间和保持时间的电路，由该偏斜调整部111来调整上述时钟信号CLK和上述串行数据信号DATA-SK之间的偏斜。
在上述FF电路112中，使用抖动少的时钟信号CLK对上述调整了延迟的串行数据信号DATA-SK进行整形，减少上述串行数据信号DATA-SK的抖动。
通过驱动器105利用满足USB2.0标准那样的信号电平和阻抗而驱动的传输缆线，来将减少了抖动的串行数据信号DATA-FF传输至外部。
图2是本实施方式的数据发送装置的偏斜调整部111的信号波形的波形图。
在该图2中，上述偏斜调整部111被输入串行数据信号DATA和未发生抖动的时钟信号CLK。上述串行数据信号DATA是叠加了抖动的数据信号。
例如，在FF电路112中利用时钟信号CLK的上升沿对所输入的串行数据信号DATA-SK进行整形时，在上述串行数据信号DATA-SK的边沿和上述时钟信号CLK的上升沿未满足上述FF电路112的准备时间和保持时间时无法对上述串行数据信号DATA-SK进行准确整形。因此，在上述偏斜调整部111中基于时钟信号CLK和串行数据信号DATA的相位关系来使所输入的串行数据信号DATA延迟，调整上述时钟信号CLK和上述串行数据信号DATA-SK之间的偏斜。
图3是本实施方式的数据发送装置的FF电路111的信号波形的波形图。
在该图3中，上述FF电路112被输入串行数据信号DATA-SK和时钟信号CLK。例如与上述时钟信号CLK的上升沿同步地对上述串行数据信号DATA-SK进行整形，输出减少了抖动的串行数据信号DATA-FF。
如上所述，在本实施方式中，在收发器模块102的内部设置FF电路112，对该FF电路112输入含有抖动的串行数据信号DATA-SK和抖动少的时钟信号CLK，使用上述时钟信号CLK对上述串行数据信号DATA-SK进行整形，以此来减少上述串行数据信号DATA-SK的抖动，从而可提高向外部发送的串行数据信号DATA-FF的眼孔图样。
在上述收发器模块102内部设置偏斜调整部111，在该偏斜调整部111调整在上述逻辑模块103生成的串行数据信号DATA与上述时钟信号CLK的偏斜，因此，在使用上述时钟信号CLK对上述串行数据信号DATA-SK进行整形时，可以满足上述FF电路112的准备时间和保持时间，而防止数据缺失。
在本实施方式中，在收发器模块102内的偏斜调整部111调整了串行数据信号DATA的延迟，但不言而喻，只要对上述串行数据信号DATA和输入到上述偏斜调整部111的时钟信号CLK中的至少一方的延迟进行调整即可。
在上述数据信号DATA的边沿和上述时钟信号CLK的边沿满足上述FF电路112的准备时间和保持时间时，可以不需设置偏斜调整部111，而是在上述FF电路112对数据信号DATA进行适当整形。
图4是表示本发明实施方式的数据发送装置的偏斜调整部111的整体结构的框图。不言而喻，偏斜调整部111的内部结构不限于图4的结构，可以采用各种结构。
在该图4中，113是可变延迟电路(数据延迟电路)，114是移位寄存器(延迟时间存储电路)，115是相位比较电路(延迟时间调整电路)，116是边沿检测电路(延迟开始控制电路)，119是固定延迟电路(固定时间延迟电路)。
供给到偏斜调整部111的串行数据信号DATA在可变延迟电路113中调整了延迟，调整了延迟的串行数据信号DATA-SK被供给到固定延迟电路119、边沿检测电路116和FF电路112。然后，供给到上述固定延迟电路119的串行数据信号DATA-SK经过恒定的延迟时间后被输入到相位比较电路115。在上述相位比较电路115，从边沿检测电路116输入串行数据信号DATA-SK的数据迁移时所输出的边沿检测信号EDS时，比较串行数据信号DATA-DLY和时钟信号CLK的相位。基于上述两个信号DATA-DLY、CLK的相位关系，将上述可变延迟电路113的延迟时间作为移位方向控制和移位时钟而输入到移位寄存器114。在上述移位寄存器114中，存储从上述相位比较电路115供给的上述可变延迟电路113的延迟时间。通过调节该延迟时间，来调整串行数据信号DATA的延迟，调整向FF电路112和上述边沿检测电路116供给的数据线的延迟时间。
图5是偏斜调整部111的内部电路的信号波形的波形图。
以下，参照图4和图5，说明偏斜调整部111的工作原理。
首先，在可变延迟电路113中，对串行数据信号DATA付与相当于延迟量td1的延迟，将调整了延迟的串行数据信号DATA-SK输入到边沿检测电路116和固定延迟电路119。
接着，边沿检测电路116检测上述串行数据信号DATA-SK的上升沿而输出边沿检测信号EDS，该边沿检测信号EDS输入到相位比较电路115而激活上述相位比较电路115。
在上述固定延迟电路119中，对上述串行数据信号DATA-SK付与相当于延迟量tdcons的延迟，该串行数据信号DATA-DLY被输入到上述相位比较电路115。
上述相位比较电路115比较通过了上述可变延迟电路113和上述固定延迟电路119的串行数据信号DATA-DLY的上升沿、与时钟信号CLK的上升沿的相位，基于其比较结果，确定移位寄存器114的方向并产生移位时钟。在此，上述两个信号DATA-DLY、CLK的相位相一致时，不产生移位时钟。
在此，串行数据信号DATA-DLY的上升沿比时钟信号CLK的上升沿快了时间差fast时，将可变延迟电路113的延迟量增大fast。在慢了时间差slow时，将可变延迟电路113的延迟量减小slow，从而将时钟信号CLK的上升沿和串行数据信号DATA-DLY的上升沿的相位控制为一致。
反复进行上述那样的串行数据信号DATA-DLY与时钟信号CLK的比较，控制成上述两个信号CLK、DATA-DLY的上升沿的相位一致，从而使输入到后级的FF电路112中的时钟信号CLK与串行数据信号DATA-SK的相位差为固定延迟电路119的固定延迟量tdcons，因此，预先将该固定延迟量tdcons设为最适于锁存串行数据信号的值，从而可确保数据的准备时间。
在本实施方式中，使用可变延迟电路113调整逻辑模块103的串行数据信号DATA的延迟时间，但也可以对输入到偏斜调整部111的时钟信号CLK进行该延迟时间的调整。
进行相位比较的串行数据信号DATA-DLY含有抖动成分，因此，经过滤抖动影响的电路将该串行数据信号DATA-DLY供给到相位比较电路115，可高精度地调整延迟时间。
(第二实施方式)
图6是表示本发明第二实施方式的数据发送装置的整体结构的框图。
本实施方式的数据发送装置与图1所示的第一实施方式的数据发送装置的不同点仅在于，在收发器模块102的内部具有数据电平移位器(数据电平转换电路)117，并在时钟生成部104的内部具有降压部108。关于其他结构，与第一实施方式相同，因此省略其说明。
在该图6中，逻辑模块103是数字电路，在1.2V的电源电压下进行工作。收发器模块102是模拟电路，在3.3V的电源电压下进行工作。在本实施方式中，将在时钟生成部104生成的3.3V系统的时钟信号CLK3.3供给到偏斜调整电路111，并将在上述时钟生成部104内部的降压部108生成的1.2V系统的时钟信号CLK1.2V供给到逻辑模块103。
逻辑模块103的串行数据信号DATA输入到收发器模块102内具有的数据电平移位器117。该串行数据信号DATA是1.2V系统的数据信号，因此在上述数据电平移位器117中对上述串行数据信号DATA的信号电平进行电平移位，使其为上述收发器模块102的电源电压的电平、即3.3V系统，将该电平移位后的串行数据信号DATA-LS向偏斜调整部111输出。因此，输入到上述偏斜调整部111的串行数据信号DATA-LS和上述时钟信号CLK3.3都是3.3V系统的信号。
然后，通过在上述偏斜调整部111中调整上述串行数据信号DATA-LS延迟来调整串行数据信号DATA-SK与时钟信号CLK的偏斜，在FF电路112中对上述串行数据信号DATA-SK进行整形。
图7是表示本发明实施方式的数据发送装置的数据电平移位器117的整体结构的框图。
在图7所示的数据电平移位器117中，将所输入的1.2V系统的串行数据信号DATA升压为3.3V系统的串行数据信号DATA-LS，增大输入到偏斜调整部111的串行数据信号DATA-LS的振幅。
如上所述，在本实施方式中，在收发器模块102的内部设置数据电平移位器117，由该数据电平移位器117将串行数据信号DATA的信号电平移位成上述收发器模块102的电源电压电平、即3.3V系统，而将其转换为串行数据信号DATA-LS，将该串行数据信号DATA-LS和基于此的串行数据信号DATA-SK输入到偏斜调整部111、FF电路112，因此通过将输入电压移位至所需要的电压，可以使供给到偏斜调整部111、FF电路112的信号的电压电平一致而容易进行偏斜调整。
在本实施方式中，在收发器模块102内部设置了数据电平移位器117，但不言而喻，也可以在上述收发器模块102的外部、例如收发器宏单元101的内部设置上述数据电平移位器117。
(第三实施方式)
图8是表示本发明第三实施方式的数据发送装置的整体结构的框图。
本实施方式的数据发送装置与图1所示的第一实施方式的数据发送装置的不同点仅在于，对偏斜调整部111供给逻辑模块103的串行数据信号DATA、时钟生成电路104的时钟信号CLK和逻辑模块103的信号处理所使用的时钟信号CLK-LB。关于其他结构，与第一实施方式相同，因此省略其说明。
在偏斜调整部111中使用上述时钟信号CLK、上述串行数据信号DATA和逻辑模块103的信号处理中所使用的时钟信号CLK-LB来调节上述串行数据信号DATA的延迟。
图4的偏斜调整部111中，通过比较上述逻辑模块103的信号处理所使用的时钟信号CLK-LB与上述时钟生成电路104的时钟信号CLK的相位来调节上述逻辑模块103的串行数据信号DATA的延迟，将调节了延迟的串行数据信号DATA-SK输出到FF电路112，对该串行数据信号DATA-SK进行整形。
如上所述，在本实施方式中，基于逻辑模块103内的信号处理所使用的时钟信号CLK-LB来调整串行数据信号DATA的延迟，因此，通过将作为串行数据信号DATA的抖动源的时钟信号CLK-LB用于偏斜调整，可对供给到FF电路112的串行数据信号DATA-SK与时钟信号CLK的延迟进行更准确的调整。
在偏斜调整部111中，在上述第一实施方式中，使用信号波形非周期性呈现“高(High)”和“低(Low)”的串行数据信号DATA来调整偏斜，因此不能在时钟信号CLK的每一周期进行相位比较，但在本实施方式中，使用信号波形周期性呈现“高(High)”和“低(Low)”的时钟信号CLK-LB来进行相位比较，因此，可在时钟信号CLK-LB、CLK的每一周期比较相位。
在本实施方式中，在偏斜调整部111中，利用上述时钟生成部104的时钟信号CLK和上述逻辑模块103的信号处理所使用的时钟信号CLK-LB来调整上述逻辑模块103的串行数据信号DATA的延迟，但不言而喻，也可以使用上述两个时钟信号CLK、CLK-LB和上述串行数据信号DATA来调整延迟。
(第四实施方式)
图9是表示本发明第四实施方式的数据发送装置的整体结构的框图。
本实施方式的数据发送装置与图6所示的第二实施方式的数据发送装置的不同点仅在于，在收发器模块102的内部具有时钟电平移位器(时钟电平转换电路)118。关于其他结构，与第二实施方式相同，因此省略其说明。
逻辑模块103的串行数据信号DATA输入到收发器模块102内具有的数据电平移位器117。在上述数据电平移位器117中对上述串行数据信号DATA的信号电平进行电平移位，使其为上述收发器模块102的电源电压的电平，将该电平移位后的串行数据信号DATA-LS向偏斜调整部111输出。
逻辑模块103的信号处理所使用的1.2V系统的时钟信号CLK-LB输入到收发器模块102内具有的时钟电平移位器118。在上述时钟电平移位器118中对上述1.2V系统的时钟信号CLK-LB的信号电平进行电平移位，使其为上述收发器模块102的电源电压的电平、即3.3V系统，将该电平移位后的时钟信号CLK-LS输出到偏斜调整部111。
然后，基于上述电平移位后的串行数据信号DATA-LS、上述电平移位后的时钟信号CLK-LS、时钟生成部104的时钟信号CLK3.3来调整上述串行数据信号DATA-LS的延迟，调整串行数据信号DATA-LS与时钟信号CLK3.3的偏斜，在FF电路112对调整了延迟的串行数据信号DATA-SK进行整形。
图10是表示本实施方式的数据发送装置的偏斜调整部111的整体结构的框图。
在该图10中，113是可变延迟电路(数据延迟电路)，114是移位寄存器(延迟时间存储电路)，115是相位比较电路(延迟时间调整电路)，116是边沿检测电路(延迟开始控制电路)，122是固定可变延迟电路(固定时间延迟电路、时钟延迟电路)。
供给到偏斜调整部111的时钟信号CLK-LS在固定可变延迟电路122中调整了延迟，调整了延迟的时钟信号CLK-DLY被供给到边沿检测电路116和相位比较电路115。在上述相位比较电路115，输入由边沿检测电路116在时钟信号CLK-DLY的上升沿时所输出的边沿检测信号EDS时，比较时钟信号CLK-DLY和时钟信号CLK3.3的相位。基于上述两个信号CLK-DLY、CLK的相位关系，将调整输入到偏斜调整部111的串行数据信号DATA-LS的延迟的可变延迟电路113的延迟时间作为移位方向控制和移位时钟而输入到移位寄存器114。在上述移位寄存器114中，存储从上述相位比较电路115供给的上述可变延迟电路113的延迟时间。通过调节该延迟时间，来调整串行数据信号DATA-SK的延迟，调整向FF电路112供给的数据线的延迟时间。
图11是偏斜调整部111的内部电路的信号波形的波形图。
以下，参照图10和图11，说明偏斜调整部111的工作原理。
首先，在固定可变延迟电路122中，对时钟信号CLK-LS付与相当于可变延迟量td1的延迟和相当于固定延迟量tdcons的延迟，将调整了延迟的时钟信号CLK-DLY输入到边沿检测电路116和相位比较电路115。
接着，边沿检测电路116检测上述时钟信号CLK-DLY的上升沿而输出边沿检测信号EDS，该边沿检测信号EDS输入到相位比较电路115而激活上述相位比较电路115。
上述相位比较电路115比较两个时钟信号CLK-DLY、CLK3.3的相位，基于其比较结果，确定移位寄存器114的方向并产生移位时钟。在此，上述两个信号CLK-DLY、CLK3.3的相位相一致时，不产生移位时钟。
在此，时钟信号CLK-DLY的上升沿比时钟信号CLK3.3的上升沿快了时间差fast时，将可变延迟电路113的串行数据信号DATA-LS的延迟量增大fast，并将固定可变延迟电路122的可变延迟量增大fast。在慢了时间差slow时，将可变延迟电路113的延迟量减小slow，并将固定可变延迟电路122的可变延迟量减小slow，从而将两个时钟信号CLK-DLY、CLK3.3的上升沿的相位控制为一致。
反复进行上述那样的时钟信号CLK-DLY与时钟信号CLK3.3的比较，通过进行控制以使上述两个信号CLK-DLY、CLK的上升沿的相位一致，来使输入到后级的FF电路112中的时钟信号CLK3.3与串行数据信号DATA-SK的相位差为固定可变延迟电路122的固定延迟量tdcons，因此，将该固定延迟量tdcons设为最适于锁存串行数据信号的值，从而可确保数据的准备时间。
如上所述，在本实施方式中，在收发器模块102的内部设置数据电平移位器117和时钟电平移位器118，由上述数据电平移位器117将串行数据信号DATA转换为串行数据信号DATA-LS，并由上述时钟电平移位器118将逻辑模块103的信号处理所使用的时钟信号CLK-LB转换为时钟信号CLK-LS，将该串行数据信号DATA-LS和该时钟信号CLK-LS、基于此的信号输入到偏斜调整部111、FF电路112，因此通过将输入电压移位至所需要的电压，可以使供给到偏斜调整部111、FF电路112的信号的电压电平一致而容易进行偏斜调整。
在本实施方式中，在收发器模块102内部设置了数据电平移位器117和时钟电平移位器118，但不言而喻，也可以在上述收发器模块102的外部、例如收发器宏单元101的内部设置上述数据电平移位器117和上述时钟电平移位器118。
(第五实施方式)
图12是表示本发明第五实施方式的数据发送装置的整体结构的框图。
本实施方式的数据发送装置与图9所示的第四实施方式的数据发送装置的不同点仅在于，在时钟生成部104的内部具有多相时钟生成电路120，并具有偏斜调整部121以取代偏斜调整部111。关于其他结构，与第四实施方式相同，因此省略其说明。
在本实施方式中，将在多相时钟生成电路120中生成的多相时钟MP-CLK供给到偏斜调整部121。在上述偏斜调整部121中使用时钟信号CLK-LS选择上述多相时钟信号MP-CLK中的单相时钟SP-CLK，调节上述串行数据信号DATA与上述单相时钟SP-CLK的偏斜。
图13的(A)和图13的(B)是示意地表示本实施方式的偏斜调整部121的单相时钟的选择的波形图。
如图13的(A)所示，在FF电路112中，在例如使用时钟信号CLK-IN要对串行数据信号DATA-IN进行整形时，上述时钟信号CLK-IN的边沿与上述串行数据信号DATA-IN的边沿在时间上重合，因此无法对串行数据信号DATA-IN进行准确整形。
因此，在本实施方式中，将如图13的(B)所示那样的各相位各不相同的多相时钟CLK[5:0](MP-CLK)供给到偏斜调整部121，分别比较上述多相时钟CLK[5:0]与经时钟电平移位器118进行电平移位后的时钟信号CLK-LS的相位，基于其比较结果，将上述多相时钟CLK[5:0]中的一个时钟信号(单相时钟SP-CLK)供给到后级的FF电路112。
在FF电路112中，使用上述单相时钟SP-CLK对串行数据信号DATA进行整形，利用驱动器105传输整形后的串行数据信号DATA-FF。
图14是表示本发明实施方式的数据发送装置的偏斜调整部121的整体结构的框图。
在图14中，115是相位比较电路(延迟时间调整电路)，116是边沿检测电路(延迟开始控制电路)，123是时钟选择电路。
供给到偏斜调整部111的时钟信号CLK-LS在固定延迟电路119中调整了延迟，调整了延迟的时钟信号CLK-DLY被供给到边沿检测电路116和相位比较电路115。在上述相位比较电路115，输入由边沿检测电路116在时钟信号CLK-DLY的上升沿时所输出的边沿检测信号EDS时，比较时钟信号CLK-DLY和多相时钟MP-CLK的相位。时钟选择电路123基于上述相位比较电路115的比较结果而从多相时钟MP-CLK中选择单相时钟SP-CLK，将该单相时钟SP-CLK供给到后级的FF电路112。
如上所述，在本实施方式的偏斜调整部121中，与上述第一～第四实施方式的偏斜调整部111不同，不是使供给到偏斜调整部121的串行数据信号DATA-LS、时钟信号CLK-LS、多相时钟MP-CLK延迟，而是从上述多相时钟MP-CLK中选择单相时钟SP-CLK，并将该单相时钟SP-CLK供给到上述FF电路112，由此来调整输入到上述FF电路112的串行数据信号DATA-LS与时钟信号SP-CLK的偏斜。
图15是偏斜调整部121的内部电路的信号波形的波形图。
在图15中，多相时钟CLK[5:0]中的粗线表示单相时钟SP-CLK。
以下，参照图14和图15，说明偏斜调整部121的工作原理。
首先，在固定延迟电路119中，对时钟信号CLK-LS付与相当于固定延迟量tdcons的延迟，将调整了延迟的时钟信号CLK-DLY输入到边沿检测电路116和相位比较电路115。
接着，上述边沿检测电路116检测上述时钟信号CLK-DLY的上升沿而输出边沿检测信号EDS，该边沿检测信号EDS输入到相位比较电路115而激活上述相位比较电路115。
上述相位比较电路115比较上述时钟信号CLK-DLY的上升沿、和多相时钟中的现在所选择的单相时钟SP-CLK的上升沿的相位。在上述时钟信号CLK-DLY的上升沿比上述单相时钟的上升沿快时，进行时钟选择电路123的时钟选择控制，以将单相时钟SP-CLK替换为比现在所选择的快一个相位的时钟信号。在上述时钟信号CLK-DLY的上升沿比上述单相时钟SP-CLK的上升沿慢时，进行时钟选择电路123的时钟选择控制，以将单相时钟SP-CLK替换为比现在所选择的慢一个相位的时钟信号。反复进行上述单相时钟的选择，选择多相时钟MP-CLK中的单相时钟SP-CLK，以使时钟信号CLK-DLY的相位与单相时钟SP-CLK的相位一致。在此，在时钟信号CLK-DLY的相位与单相时钟SP-CLK的相位一致时，不进行时钟的替换。
如上述那样，反复进行时钟信号CLK-DLY与单相时钟SP-CLK的比较，控制成上述时钟信号CLK-DLY的相位与上述单相时钟SP-CLK的相位一致，从而使输入到后级的FF电路112中的单相时钟SP-CLK与串行数据信号DATA-LS的相位差为固定延迟量tdcons，因此，将该固定延迟量tdcons设为最适于锁存串行数据信号的值，从而可确保数据的准备时间。
如上所述，在本实施方式中，设置多相时钟生成电路120，生成相位等间隔错开的多相时钟信号MP-CLK，从而调整输入到FF电路112的串行数据信号DATA与单相时钟信号SP-CLK的时间，可确保上述两个信号DATA、SP-CLK的同步。
在本实施方式中，基于串行数据信号DATA和逻辑模块103的信号处理所使用的时钟CLKL-LB，选择上述多相时钟MP-CLK中的单相时钟SP-CLK，但不言而喻，也可以基于上述串行数据信号DATA来选择单相时钟SP-CLK。
在本实施方式的偏斜调整电路121中，使用时钟信号CLK-LS来从多相时钟MP-CLK中选择单相时钟SP-CLK，但不言而喻，例如也可以使用串行数据信号DATA-LS来选择。
还可以检测数据电平移位器118中的电平转换前后的两个时钟信号CLK-LB、CLK-LS之间的相位差，使用该相位差来选择单相时钟SP-CLK。
在上述说明的本发明的数据发送装置中，除了符合USB2.0、SerialATA等高速接口标准的数据发送功能之外，还可对抖动少的信号品质优良的时钟信号附加使其与实施了信号处理的数据信号同步的数据同步功能。
在上述的第一～第五实施方式的数据发送装置中，记载了以符合USB2.0、Serial ATA等高速接口标准的数据发送装置的实施为前提，将发送到外部的数据信号作为差动信号，但不言而喻，本发明的数据发送装置不限于此。
工业实用性
如上所述，本发明可以对信号品质变差的数据信号进行整形来生成符合传输标准的数据信号，因此，特别是作为符合USB、Serial ATA的数据发送装置等是有用的。

Claims (14)

1.一种数据发送装置，其特征在于，包括：
生成时钟信号的时钟生成部；
使用上述时钟信号来对所输入的输入数据信号进行信号处理而生成处理数据信号的逻辑模块；以及
将上述处理数据信号向传输系统输出的数据驱动部，
在上述数据驱动部的内部具有：
偏斜调整部，其被输入上述时钟信号和上述处理数据信号，并基于该时钟信号与处理数据信号的相位关系来调整该两信号之间的偏斜；和
触发电路，其使用上述偏斜调整部的时钟信号来对上述偏斜调整部的处理数据信号进行整形。
2.根据权利要求1所述的数据发送装置，其特征在于：
上述偏斜调整部被输入上述逻辑模块的信号处理所使用的时钟信号，并基于该时钟信号来调整上述两信号之间的偏斜。
3.根据权利要求1或2所述的数据发送装置，其特征在于：
包括数据电平转换电路，该数据电平转换电路将上述逻辑模块的处理数据信号的信号电平转换为上述数据驱动部的电源电压电平。
4.根据权利要求1～3中任一项所述的数据发送装置，其特征在于：
包括时钟电平转换电路，该时钟电平转换电路将上述逻辑模块的信号处理所使用的时钟信号的信号电平转换为上述数据驱动部的电源电压电平。
5.根据权利要求1～4中任一项所述的数据发送装置，其特征在于：
在上述偏斜调整部的内部具有使上述逻辑模块的处理数据信号延迟的数据延迟电路。
6.根据权利要求1～4中任一项所述的数据发送装置，其特征在于：
在上述偏斜调整部的内部具有时钟延迟电路，该时钟延迟电路使上述时钟生成电路的时钟信号延迟。
7.根据权利要求5或6所述的数据发送装置，其特征在于：
在上述偏斜调整部的内部具有延迟时间调整电路，其调整上述数据延迟电路和上述时钟延迟电路中至少一方的延迟电路的延迟时间，
上述延迟时间调整电路基于上述逻辑模块的处理数据信号与上述时钟生成电路的时钟信号的相位关系来调整上述数据延迟电路和上述时钟延迟电路的延迟时间。
8.根据权利要求5或6所述的数据发送装置，其特征在于：
在上述偏斜调整部的内部具有延迟时间调整电路，其调整上述数据延迟电路和上述时钟延迟电路中至少一方的延迟电路的延迟时间，
上述延迟时间调整电路基于上述逻辑模块的处理数据信号、上述时钟生成电路的时钟信号、以及上述逻辑模块的信号处理所使用的时钟信号的相位关系来调整上述数据延迟电路和上述时钟延迟电路的延迟时间。
9.根据权利要求7或8所述的数据发送装置，其特征在于：
在上述偏斜调整部的内部具有：控制由上述延迟时间调整电路进行的延迟时间调整的开始的延迟开始控制电路。
10.根据权利要求7～9中任一项所述的数据发送装置，其特征在于：
在上述偏斜调整部的内部具有：存储基于上述延迟时间调整电路的延迟时间调整量的延迟存储电路。
11.根据权利要求7～10中任一项所述的数据发送装置，其特征在于：
在上述偏斜调整部的内部具有：使基于上述延迟时间调整电路的延迟时间调整延迟规定时间的固定时间延迟电路。
12.根据权利要求1所述的数据发送装置，其特征在于：
在上述时钟生成部的内部具有生成多相时钟信号的多相时钟生成电路，
上述偏斜调整部基于上述逻辑模块的处理数据信号来选择上述多相时钟信号中的单相时钟信号，
上述触发电路使用上述单相时钟信号来对上述偏斜调整部的处理数据信号进行整形。
13.根据权利要求2所述的数据发送装置，其特征在于：
在上述时钟生成部的内部具有生成多相时钟信号的多相时钟生成电路，
上述偏斜调整部基于上述逻辑模块的处理数据信号和上述逻辑模块的信号处理所使用的时钟信号来选择上述多相时钟信号中的单相时钟信号，
上述触发电路使用上述单相时钟信号来对上述偏斜调整部的处理数据信号进行整形。
14.一种数据发送方法，其特征在于，包括：
生成时钟信号的时钟生成步骤；
数据信号处理步骤，使用上述时钟信号来对所输入的输入数据信号进行信号处理而生成处理数据信号；
偏斜调整步骤，基于上述时钟信号与上述处理数据信号的相位关系来调整该两信号之间的偏斜；
数据处理步骤，使用上述偏斜调整步骤的时钟信号来对上述偏斜调整步骤的处理数据信号进行整形；以及
数据驱动步骤，将在上述数据处理步骤中进行了整形的处理数据信号向传输系统输出。
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PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20090701