JP6814145B2 - 較正される単一クロックソース同期シリアライザ・デシリアライザプロトコルを用いる高速データ転送 - Google Patents

Description

電子システムは、データを処理するサブセクションを有してもよく、大量のデータがこれらのサブセクション間で転送される。システムの高速で、信頼性のある作動は、迅速な大量のデータの転送を必要としてもよい。かかるシステムを設計することにおいて、２つの半導体デバイス間のデータ転送の速度は、様々な要因によって制限される。これらの要因は、それらのデバイス間に接続を形成するためのピン可用性を含む。加えて、多くの要因が、データが各接続によって送信されてもよい速度に影響を及ぼす可能性がある。それらの要因は、ひいては、信号を送信するために利用可能な電力及びシステムによって導入されるタイミング変動によって影響を及ぼされる可能性のある信号対雑音比を含む可能性がある。

例えば、自動試験システムにおいて、大量のデータが、適切な制御値を決定する半導体デバイスと、それらの制御値が試験信号を生成し、測定するために用いられるピンエレクトロニクスとの間で転送されなければならない。ピンエレクトロニクスは、多くの場合、比較的大量の電力を消費する可能性のあるシリコンゲルマニウム（ＳｉＧｅ）からできている。

少ない数のピンにより高速データ転送を提供するために用いられる１つ技術は、シアルデータ及びパラレルデータインターフェース間でデータを変換するシリアライザ・デシリアライザインターフェースである。シリアライザ・デシリアライザインターフェースは、８ｂ／１０ｂ符号化及び埋込みクロック制御を含む種々のプロトコルを用いてもよい。

幾つかの態様は、第１の半導体デバイス、第２の半導体デバイス、クロック回路、及び複数のシリアルデータパスのそれぞれに接続される独立して調整可能な複数の較正回路を備える電子システムを含んでいる。第１の半導体デバイスは、複数のシリアライザ・デシリアライザインターフェースを備えていてもよい。第２の半導体デバイスは、複数のシリアライザ・デシリアライザインターフェースに結合されて、第１の半導体デバイスと第２の半導体デバイスとの間に複数のシリアルデータパスを提供する複数のシリアルデータインターフェースを備えていてもよい。複数のシリアライザ・デシリアライザインターフェース及び複数のシリアルデータインターフェースは、クロック回路から導出されるクロック信号によりクロック制御されてもよい。独立して調整可能な複数の較正回路は、複数のシリアルデータパスにわたるタイミング差を補償するよう構成されてもよい。

更なる態様は、第１の半導体デバイス及び第２の半導体デバイスを備える電子システムを作動する方法を含んでいる。第１の半導体デバイスは、第２の半導体デバイスに結合されて複数のシリアルデータパスを形成する複数のシリアライザ・デシリアライザインターフェースを備えていてもよい。方法は、複数のシリアルデータパス間の信号内遅延を補償するよう複数のシリアライザ・デシリアライザインターフェースを較正することと、ソース同期シリアライザ・デシリアライザプロトコルを用いて、第１の半導体デバイスから第２の半導体デバイスへ複数のシリアライザ・デシリアライザインターフェースの第１の部分を介して複数のマルチビットワードを送信することと、第１の半導体デバイスから第２の半導体デバイスへ複数のシリアライザ・デシリアライザインターフェースの第２の部分を介して繰り返しパターンのビットを送信することと、第２の半導体デバイスにおいて、複数のシリアライザ・デシリアライザインターフェースの第１の部分を介して受信されたデータを復号するための基準クロックとして、複数のシリアライザ・デシリアライザインターフェースの第２の部分を介して受信された繰り返しパターンのビットを用いて複数のマルチビットワードを受信することとを含んでいてもよい。

追加の態様は、電子システムを作動する方法を含んでいる。電子システムは、第１の半導体デバイス及び第２の半導体デバイスを備えていてもよい。第１の半導体デバイスは、複数のシリアルデータパスを介して第２の半導体デバイスに結合されてもよい。方法は、第１の半導体デバイスと第２の半導体デバイスとの間の遅延を等しくするよう複数のシリアルデータパスを較正することと、較正された複数のシリアルデータパスの第１の部分を介する同時送信のために複数のマルチビットワードのビットを分散供給することによって、第１の半導体デバイスから第２の半導体デバイスへ、シリアライザ・デシリアライザプロトコルを用いて、複数のマルチビットワードを送信することと、第２の半導体デバイスにおいて、複数のマルチビットワードを受信することとを含んでいてもよい。送信すること及び受信することは、同じクロックに対して同期されてもよい。

前記は、添付特許請求の範囲によって定義されるような発明の非制限的な概要である。

本出願の様々な態様及び実施形態を、以下の図面を参照して説明する。図面は必ずしも一定の縮尺で描かれてはいないことを、正しく認識するべきである。多数の図面に現れる項目は、それらが現れる全ての図面において同じ符号で示されている。

幾つかの実施形態が適用されてもよい自動試験システムのブロック図である。 幾つかの実施形態による単一クロックソース同期シリアライザ・デシリアライザプロトコルを実装するシステムのブロック図である。 幾つかの実施形態による単一クロックソース同期シリアライザ・デシリアライザプロトコルを実装するシステムの略図である。 幾つかの実施形態による単一クロックソース同期シリアライザ・デシリアライザプロトコルを実装する電子システムを作動する方法のフロー図である。 幾つかの実施形態による単一クロックソース同期シリアライザ・デシリアライザプロトコルを実装する電子システムを作動する追加の方法のフロー図である。

発明者は、技術が、少ない数のピン及び低電力を用いる半導体デバイス間の高速データ転送を提供するようその回路を適合させるためにシリアライザ・デシリアライザ回路により適用されてもよいことを明確に理解し、正しく認識した。幾つかの実施形態によれば、それらの技術は、ソース同期シリアライザ・デシリアライザ（ＳｅｒＤｅｓ）プロトコルを用いることを含んでいてもよい。半導体デバイス上のＳｅｒＤｅｓ回路は、幾つかの実施形態において、多数のＳｅｒＤｅｓパスのうちの１つを用いて分散供給されてもよい、同じクロック源から導出されたクロックを用いてもよい。幾つかの実施形態において、技術は、データを多数のシリアルデータパスによって送信すること、及び、多数のシリアルデータパスによってタイミング差を補償することを含んでいてもよい。クロックを搬送するＳｅｒＤｅｓパスは、他のシリアルデータパスと共に較正されてもよい。

これらの技術に従って作動される場合、ソース同期プロトコルは、ＳｅｒＤｅｓデバイスにおいて多くの場合用いられるクロック回復技術を適用するＳｅｒＤｅｓ回路よりも大幅に低い電力を用いてもよい。電力使用量におけるかかる低減は、従来技術が電力許容量を超える恐れのあるＳｉＧｅ半導体デバイスを用いる場合に、特に関連してもよい。更に、発明者は、本明細書中に説明するような技術が、そうでなければエラーを引き起こすであろうジッタ及びクロックドメインクロッシングの源と一緒でも、半導体デバイスが作動できるように、パス間のタイミング差を低減できることを明確に理解し、正しく認識した。結果として、データエラー率は、高度な冗長エラー訂正コードの使用を見送るよう十分に低い可能性がある。例えば、ＳｅｒＤｅｓ回路パスにおいてエラーを訂正するよう時として用いられる８／１０符号化（８ビットの情報が１０ビットで符号化されて、エラー訂正において用いられてもよい冗長情報を提供することを意味する）が、回避されてもよい。８ｂ／１０ｂ符号化を用いない結果として、全体にわたってより大きなデータが、９／１０又は１０／１０符号化方式の使用を通じて等のように、達成されてもよい。

発明者は、本明細書中に説明するようなデータ転送技術が半導体デバイス試験環境において有益であってもよいことを明確に理解し、正しく認識した。「テスタ」と称される自動試験機器の一部は、被試験デバイス（ＤＵＴ）を励起する試験信号を生成し、反応を測定するために用いられてもよい。かかる環境において、ピンエレクトロニクス半導体デバイスが、要求される速度及び精度を提供するよう、ＳｉＧｅ内で実装されてもよい。ピンエレクトロニクスを制御し、それからのデータを処理するための回路は、低コスト及び低消費電力のために別のＣＭＯＳ半導体デバイス内で実装されてもよい。

テスタ作動の各サイクルの間、データは、ピンエレクトロニクス回路によって実行されるべき所望の試験又は測定操作を規定するよう、第１の半導体デバイス内にあってもよいフォーマッティング及びタイミング半導体デバイスから、別の半導体デバイス内にあってもよいピンエレクトロニクスへ転送されてもよい。各ピンエレクトロニクスチップは、多数のチャネルのための試験信号を生成し、測定するための回路を含んでいてもよく、それぞれは各テスタサイクルにおいて多数のビットを必要としてもよい。従って、半導体デバイス間で転送されなければならないビットの総数は、極めて大きいものである可能性がある。高速テスタ作動のため、そのデータは極めて高いデータレートで転送されてもよい。

フォーマッティング及びタイミング半導体デバイスは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）であってもよい。この構成によって、一方がＦＰＧＡであってもよい２つの半導体デバイス間でデータを受け渡す必要性が生じる。公知のＦＰＧＡ装置は、多数のＩ／Ｏピンを含んでいてもよい。それらのＩ／Ｏピンのうちの幾つかは、パラレルＩ／Ｏバスを実装することに対する専用であってもよく、多数のパラレルパスのそれぞれが一度に１ビットのデータワードを送信している。他のＩ／Ｏピンは、ＳｅｒＤｅｓ回路に接続されてもよく、シリアルデータパスのために用いられてもよい。シリアルデータパスは、パラレルＩ／Ｏバス上のいずれかのパスよりも高速にビットを送信してもよいが、パラレルにある多数のパスによって、パラレルＩ／Ｏバスは、一度により多くのビットを送信してもよい。例えば、パラレルバス上の各パラレルパスは、最大約１．２Ｇｂｐｓの速度でデータを送信してもよい。１つのバス内にパラレルで８つのパスが存在すれば、バスデータ転送速度は９．６Ｇｂｐｓであってもよい。ＳｅｒＤｅｓパスは、約３３Ｇｂｐｓの速度でデータを送信してもよい。しかし、ＳｅｒＤｅｓパスにおいて正確なデータ送信を提供するために従来から用いられているクロック回復回路は、特に、ＳｉＧｅデバイスにおいて実装された場合、テスタに使用可能であるものよりも多くのチャネル当たりの電力を消費する恐れがある。本明細書中に説明する技術によれば、ＳｅｒＤｅｓ回路が、パラレルバスに対して高いデータレート及び少ないピン数であるが、許容できる消費電力を提供するよう適用されてもよい。

図１は、コンピュータワークステーション１１０及びテストヘッド１２０（仮想線内）を含んでいてもよい概して１００で示す自動試験システム又はテスタを示している。テストヘッドは、中央カード１２６、分散供給カード１２８、及び多数の機器カード１３０を含み、試験信号を生成し、測定するための複数の電子ボードアセンブリを収容してもよい。

図１に示すように、中央カード１２６は、機器カード１３０のアレイへの分散供給のために分散供給カード１２８に信号を供給してもよい。中央カード１２６は、ワークステーション１１０をテストヘッドボードアセンブリ、及び、ＲＣＬＫで表される低周波基準クロックを生成する基準クロック発生器に連絡するコンピュータインターフェース１３２を含んでいてもよい。基準クロック発生器は、例えば、１００又は４００ＭＨｚ水晶発振器を備えていてもよい。コンピュータインターフェース１３２は、テスタがコンピュータワークステーション１１０にインターフェース接続されることを可能にしてもよく、それを通して、ユーザは、テスタ１２０にロードすることができる試験プログラムを開発してもよいコンピュータワークステーション１１０は、以前に開発された試験プログラムの実行を開始すること又は試験結果を解析すること等の他の機能をユーザに提供してもよい。

幾つかの実施形態において、多数の機器カード１３０の作動は、何らかの適切な技術を用いて同期されてもよい。図示の実施形態において、中央カード１２６は、ワークステーションからのコマンドに応答して制御信号を生成する制御回路を含んでいてもよい。制御信号のうちの１つは、「ＤＳＹＮＣ」信号を備えていてもよい。ＤＳＹＮＣ信号は、基準時間を、同期作動を有することを目的とした全ての機器又は他のコンポーネントに提供してもよい。基準クロック信号及びＤＳＹＮＣ信号は、カード１２８の分散供給上に配設されるＤＳＹＮＣ及びＲＣＬＫファンアウト回路１３６及び１３８にそれぞれ沿って展開され、すなわち、分散供給される。これら信号の分散供給により、多数の機器上のパターン発生器が一斉に開始され、作動することを可能にしてもよい。

機器カード１３０上の機器類は、デジタル又はアナログ機器であってもよく、若しくは、デジタル及びアナログ信号に関係する機能を実行してもよい。機器１３０Ａはデジタル機器を示しており、また「チャネルカード」とも呼ばれる。チャネルカードは、多数のテスタチャネルのための電子的リソースを含んでいてもよい。試験システムは、多数のチャネルカードを含む可能性がある。

図１に示すように、各機器カードは、機器の所望の機能を実行するよう回路を含んでいる。１３０Ａのようなデジタル機器の場合、機能回路は、フォーマッティング／タイミング回路１４７及びピンエレクトロニクス回路１４９を含んでいてもよい。この回路は、ＤＵＴ１５０を試験するためのデジタル信号を生成し、測定できる。

加えて、デジタル機器１３０Ａは、パターン発生器１４６を含んでいてもよい。パターン発生器１４６は、機器１３０Ａの機能部分を制御する一連のコマンドを提供してもよい。パターン発生器１４６は、ある特定の条件に応じて分岐を提供するか、試験システムの状態に基づいて他の条件関数を実行してもよい。パターン発生器１４６は、ローカルクロックモジュール１４２からのクロックによってクロック制御されてもよく、従って、基準クロックの周波数よりも高くてもよいプログラム可能な速度で命令を提供してもよい。

加えて、機器１３０Ａは、機器同期リンク（ＩＳＬ）インターフェース１３２Ａを含んでいてもよい。ＩＳＬインターフェース１３２Ａは、パターン発生器１４６が同様にＩＳＬインターフェースを含んでもよい他の機器と通信することを可能にしてもよい。パターン発生器１４６は、他の機器の機能回路によって実行されるコマンドを送信するか、例えば、条件分岐を制御するために用いられてもよい他の機器からのステータス情報を受信してもよい。

他の機器は、機器によって実装されるべき特定の機能に応じて、異なる機能回路を有していてもよい。説明する実施形態において、各機器カードはクロックモジュール１４２を含んでいてもよい。しかし、上で指摘したように、各機器は、何も無いか、１つ以上のクロックモジュールを有していてもよい。

図１に示すように、各チャネルカード１３０Ａはクロックモジュール１４２を含んでいてもよい。クロックモジュール１４２は、ＲＣＬＫから所望の周波数の１つ以上のクロックを生成するようプログラミングされてもよい。説明する実施形態において、クロックモジュール１４２によって生成されるクロックのそれぞれは、「ローカル」で、すなわちクロック発生器を含む機器又はボード内で用いられるよう意図されている。クロック発生器は、幾つかの異なる周波数のクロックを生成してもよい。全てのクロックが同じ供給源から生成されるため、クロックは互いに同期していると見なしてもよい。しかし、クロックモジュールにおいて生成されるクロックの数、及びそれらのクロックがローカルで用いられるか、他の機器に分散供給されるかどうかは、重要ではない。

クロックモジュールは、低いが、プログラム可能な周波数で基準クロックを生成する回路を含んでもよい。その低周波基準クロックは、フェイズロックループ（ＰＬＬ）又は他の回路に供給されて基準クロックを生成してもよい。ＰＬＬは、低周波基準クロックの周波数を乗算するよう構成されてもよい。代替として又は加えて、ＰＬＬは、ジッタを制御するフィルタを含んでいてもよい。

図示の実施形態において、大量のデータが、フォーマッティング／タイミング回路１４７とピンエレクトロニクス１４９との間で転送されてもよい。本明細書中に説明するような高データレート転送のための技術は、そのデータを転送するために用いられてもよい。図示の実施形態において、フォーマッティング／タイミング回路１４７はＦＰＧＡにおいて実装されてもよい。ＦＰＧＡは多数のＳｅｒＤｅｓ回路を含んでもよい。ピンエレクトロニクス１４９は、また、多数のＳｅｒＤｅｓ回路を有していてもよい。これらの回路は、データを転送するための多数のパスを提供するよう接続され、従って、データ転送速度を効果的に向上させてもよい。

図２は、幾つかの実施形態による単一クロックの、ソース同期ＳｅｒＤｅｓプロトコルを実装するシステム２００を示している。本明細書中で用いるように、「単一クロック」は、パス上でのビットの送信及び受信が同期されるクロックに対してタイミングを合わせられることを示している。しかし、他の機能を実行する他のクロックが存在してもよい。幾つかの実施形態によれば、システム２００は、上で説明したもの等の自動化試験システムであってもよい。かかる実施形態において、第１の半導体デバイス２１０はＦＰＡ実装フォーマッティング／タイミング回路であってもよく、第２の半導体デバイス２２０はピンエレクトロニクスチップであってもよい。

システム２００は、第１の半導体デバイス２１０、第２の半導体デバイス２２０、及びクロック回路２４０を含んでいてもよい。幾つかの実施形態によれば、第２の半導体デバイス２２０はＳｉＧｅデバイスであってもよい。代替として又は加えて、第２の半導体デバイス２２０は、ピンエレクトロニクスチップ又はその他の適切な材料からできてもよいその他の適切なチップデバイスであってもよい。

第１の半導体デバイス２１０はＳｅｒＤｅｓインターフェース２１１及び２１２を含んでいてもよい。第２の半導体デバイス２２０は、それぞれ、ＳｅｒＤｅｓインターフェース２１１及び２１２に結合されて、第１の半導体デバイス２１０と第２の半導体デバイス２２０との間にシリアルデータパス２３１及び２３２を提供してもよいシリアルデータインターフェース２２１及び２２２を含んでいてもよい。

システム２００は、また、シリアルデータパス２３１及び２３２のそれぞれにおけるデータのタイミングに影響を及ぼすよう接続されてもよい独立して調整可能な較正回路２５１及び２５２を含んでいてもよい。幾つかの実施形態によれば、較正回路２５１及び２５２は、それぞれ、ＳｅｒＤｅｓインターフェース２１１及び２１２に結合されてもよい。較正回路２５１及び２５２は、例えば、データビットが送信されるか、又は検出される時間を変化させてもよい。特定の実施例のように、較正回路２５１及び２５２は、各ＳｅｒＤｅｓ回路のための送信／受信クロックに結合されてもよく、クロック信号をＳｅｒＤｅｓ回路に渡すことにおける遅延を変更するよう調整可能であってもよい。幾つかの実施形態において、較正回路２５１及び２５２は、位相補間器及び／又はその他の適切な回路として実装されてもよい。

ＳｅｒＤｅｓインターフェース２１１及び２１２並びにシリアルデータインターフェース２２１及び２２２は、クロック回路２４０から導出されたクロック信号２４５によりクロック制御されてもよい。較正回路２５１及び２５２は、シリアルデータパス２３１及び２３２にわたるタイミング差を補償してもよい。

図３は、幾つかの実施形態による単一クロックの、ソース同期ＳｅｒＤｅｓプロトコルを実装するシステム３００を示している。図３は、図２に示す技術を適用してもよいが、追加として、テスタに存在してもよいような多数のパラレルパスを示しており、シリアルパスを介するクロックの転送を示している。

システム３００は、第１の半導体デバイス３１０（第１の半導体デバイス２１０に対応してもよい）、第２の半導体デバイス３２０（第１の半導体デバイス２２０に対応してもよい）、及びクロック回路３４０（クロック回路２４０に対応してもよい）を含んでいてもよい。図示するように、第１の半導体デバイス３１０はＦＰＧＡであってもよく、及び／又は、第２の半導体デバイス３２０はＳｉＧｅデバイスであってもよい。クロック回路３４０は外部基準クロック回路であってもよい。ここで、「外部」は、クロックが半導体デバイスの外部にあることを意味してもよい。その回路は、しかし、クロックモジュール１４２（図１）内部等のテスタの内部にあってもよい。

第１の半導体デバイス３１０はＳｅｒＤｅｓインターフェース３１１〜３１８を含んでいてもよい。ＳｅｒＤｅｓインターフェース３１１〜３１４は、パラレル入力シリアル出力（ＰＩＳＯ）インターフェースであってもよい。ＳｅｒＤｅｓインターフェース３１５〜３１８は、シリアル入力パラレル出力（ＳＩＰＯ）インターフェースであってもよい。第２の半導体デバイス３２０は、それぞれ、ＳｅｒＤｅｓインターフェース３１１〜３１８に結合されて、第１の半導体デバイス３１０と第２の半導体デバイス３２０との間にシリアルデータパス３３１〜３３８を提供してもよいシリアルデータインターフェース３２１〜３２８を含んでいてもよい。

幾つかの実施形態によれば、シリアルデータパスの第１の部分（すなわち、シリアルデータパス３３１〜３３３）は、第１の半導体デバイス３１０から第２の半導体デバイス３２０へデータを送信するために用いられてもよい。加えて、シリアルデータパスの第２の部分（すなわち、３３４）は、第１の半導体デバイス３１０から第２の半導体デバイス３２０へクロック回路３４０から導出された基準クロック（例えば、クロック信号３４５）を送信するために用いられてもよい。

代替として又は加えて、シリアルデータパスの第３の部分（すなわち、シリアルデータパス３３５〜３３８）は、第２の半導体デバイス３２０から第１の半導体デバイス３１０へデータを送信するために用いられてもよい。シリアルデータインターフェース３２１〜３２８は、シリアルデータパスの第３の部分（すなわち、３３５〜３３８）に結合されてもよい。図３に示すように、各パスは専用機能を有している。しかし、各パスが単一機能に対して専用であることは要件ではない。どちらかと言えば、例えば、幾つかの実施形態において、パスは、異なる時間に送信又は受信機能を実行するよう操作されてもよい。

幾つかの実施形態によれば、クロック回路３４０は、２ギガヘルツ（ＧＨｚ）を超える周波数を有するクロックを出力してもよい。代替として又は加えて、クロック回路３４０は、その他適切な周波数を有するクロックを出力してもよい。

幾つかの実施形態によれば、第１の半導体デバイス３１０は、また、クロック回路３４０からのクロック信号３４５を１６等の乗数で乗算してもよいクアッドＰＬＬ（ＱＰＬＬ）を含んでいてもよい。このように、約２ＧＨｚのクロックは、ＳｅｒＤｅｓパス上での高速データ転送のタイミングを合わせるために３０ＧＨｚを超えるクロックを生成してもよい。代替として又は加えて、クロック回路３４０は、それ自体、ＱＰＬＬ３４７を含んでいてもよい。ＱＰＬＬ３４７は、図示するように、クロック回路３４０からのクロック信号３４５を、４及び８を含むその他の適切な乗数で乗算してもよい。例えば、クロック回路３４０からのクロック信号３４５は１５０〜３００メガヘルツであってもよく、ＱＰＬＬ３４７からのクロック信号は、１６の乗数に基づいて、２．４〜３．８ギガヘルツであってもよい。ＱＰＬＬ３４７からのクロック信号は、ＳｅｒＤｅｓインターフェース３１１〜３１８によって用いられてもよい。

幾つかの実施形態によれば、システム３００は、また、クロック回路３４０と第２の半導体デバイス３２０との間に結合されるＰＬＬ３４６を含んでいてもよい。ＰＬＬ３４６は、また、クロック回路３４０からのクロック信号３４５を、１６の乗数又はその他適切な乗数で乗算してもよい。この乗数は、ＱＰＬＬ３４７によって用いられる乗数と等しくてもよい。しかし、乗数が全く同じでない場合でさえ、第１の半導体デバイスに提供されるクロックは、両方がクロック信号３４５から導出されるため、第２の半導体デバイスに提供されるクロックと同期されてもよい。ＰＬＬ３５８からのクロック信号は、シリアルデータインターフェース３２１〜３２８のためのクロックとして含む、第２の半導体デバイス３２０によって用いられてもよい。

ＱＰＬＬ３４７、シリアルデータパスの第２の部分（すなわち、３３４）からのクロック信号、及びＰＬＬ３４６からのクロック信号は、全てクロック回路３４０からのクロック信号３４５に基づいてよいため、ＳｅｒＤｅｓインターフェース３１１〜３１８及びシリアルデータインターフェース３２１〜３２８は、単一クロック（例えば、クロック回路３４０からのクロック信号３４５）によりクロック制御されてもよい。

第１の半導体デバイス３１０は、追加として、独立して調整可能な較正回路３５１〜３５８を含んでいてもよい。図示するように、較正回路３５１〜３５８は、制御入力に基づき、各ＳｅｒＤｅｓ回路におけるビットの送信又は受信の相対的時間を調整するよう構成される位相補間器であってもよい。それぞれにおける相対遅延は、テスタに関する較正プログラムを実行するコンピュータワークステーション１１０上で実行するプログラムによって又はその他の適切な方法で、確立されてもよい較正回路３５１〜３５８は、また、図示するように、それぞれＳｅｒＤｅｓインターフェース３１１〜３１８に結合されてもよく、ＳｅｒＤｅｓインターフェース３１１〜３１８及び／又はシリアルデータパス３３１〜３３８にわたるタイミング差を補償してもよい。幾つかの実施形態によれば、較正回路３５１〜３５８は、周波数が変化した時はいつでも全てのクロック及びデータ遷移を集中させてもよい。

幾つかの実施形態によれば、シリアルデータパス３３１〜３３８のデータ依存ジッタは、シリアルデータパス３３１〜３３８のデータアイの約１０乃至１５パーセント以下であってもよい。代替として又は加えて、第１の半導体デバイス３１０は、約６インチ未満の距離だけ第２の半導体デバイス３２０から離間されてもよい。例えば、この距離は、図示するように、約４インチであってもよい。かかる距離は、上で説明したシリアルデータパス３３１〜３３８の所望のデータ依存ジッタに基づいて決定されてもよく、又は、距離が結果として、このデータ依存ジッタを生じてもよい。

幾つかの実施形態によれば、第２の半導体デバイス３２０は、１つ以上のドライバと、シリアルデータパスの第１の部分（すなわち、３３１〜３３３）により同時に受信されるデータに基づいて、各サイクルにおいてドライバを制御できる駆動回路とを含むピンエレクトロニクスチップであってもよい。加えて、第２の半導体デバイス３２０は、１つ以上のコンパレータと、各サイクルにおいてコンパレータからの比較データを取得でき、シリアルデータパスの第３の部分（すなわち、３３５〜３３８）により同時に比較データの送信を制御できる比較回路とを含んでもよい。第２の半導体デバイス３２０は、また、シリアルデータパスの第３の部分（すなわち、３３５〜３３８）と同じ数量でマルチプレクサを含んでいてもよい。

図４は、幾つかの実施形態による単一クロックソース同期ＳｅｒＤｅｓプロトコルを実装する電子システムを作動する方法のフロー図である。幾つかの実施形態によれば、電子システムは多数のチャネルを含む自動試験システムであってもよく、試験システムに結合されるワークステーション上で実行するプログラムは、試験システムハードウェアを制御して、図４〜５に示す動作の一部又は全てを実行してもよい。

幾つかの実施形態によれば、ステージ４１０において、ＳｅｒＤｅｓインターフェース（例えば、３１１〜３１８）は、シリアルデータパス（例えば、３３１〜３３８）間の変化した信号内遅延を補償するよう較正されてもよい。例えば、ステージ４１０において、パスを介する伝播の相対遅延が決定されてもよい。相対遅延は、次いで、相対的差異を補償するよう較正回路３５１〜３５８（図３）のそれぞれにプログラミングするための値を決定するために用いられてもよい。

ステージ４２０において、マルチビットワードが、ソース同期ＳｅｒＤｅｓを用いて、第１の半導体デバイス（例えば、３１０）から第２の半導体デバイス（例えば、３２０）へＳｅｒＤｅｓインターフェースの第１の部分（例えば、３１１〜３１３）を介して送信されてもよい。幾つかの実施形態によれば、マルチビットワードを送信することは、チャネル当たり５００ミリワット未満の電力により、１秒当たり２５ギガビットを超えるデータレートでチャネル当たり少なくとも８ビットを有するワードを送信することを含んでもよい。しかし、何らかの適切な数のチャネル当たりのビット数、データレート、及び／又は電力が用いられてもよい。

代替として又は加えて、マルチビットワードを送信することは、８／１０符号化方式よりも高い情報密度を有する符号化方式により符号化されるデータを送信することを含んでもよい。これらの実施形態の代替として、又はそれらに加えて、マルチビットワードを送信することは、ＳｅｒＤｅｓインターフェースの第１の部分を介してパラレルに、１秒当たり３０ギガビットを超えて符号化データを送信することを含んでもよい。しかし、何らかの適切な情報密度及び／又はデータレートが用いられてもよい。

ステージ４３０において、繰り返しパターンのビット（例えば、クロック回路３４０から導出されたクロック信号）が、第１の半導体デバイスから第２の半導体デバイスへＳｅｒＤｅｓインターフェースの第２の部分（例えば、３１４）を介して送信されてもよい。図４は、ステージ４２０に続くステージ４３０及びステージ４２０に続くステージ４４０と共に示されているが、これらのステージのうちの一部又は全ては、繰り返しパターンのビットが送信及び受信の両方のためのクロックとして用いられてもよいように、同時に生じてもよい。

ステージ４４０において、マルチビットワードは、第２の半導体デバイスにおいて、ＳｅｒＤｅｓインターフェースの第１の部分を介して受信されたデータを復号するために用いられてもよい基準クロックとして、ＳｅｒＤｅｓインターフェースの第２の部分を介して受信された繰り返しパターンのビットを用いて、受信されてもよい。

幾つかの実施形態によれば、ステージ４５０において、マルチビットワードは、第２の半導体デバイスにおいて、ＳｅｒＤｅｓインターフェースの第３の部分（例えば、３３５〜３３８）を介する送信のためのデータを符号化するために用いられてもよい基準クロックとして（ＳｅｒＤｅｓインターフェースの第２の部分を介して受信された）繰り返しパターンのビットを用いて、送信されてもよい。

図５は、幾つかの実施形態による単一クロックソース同期ＳｅｒＤｅｓプロトコルを実装する電子システムを作動する追加の方法のフロー図である。

幾つかの実施形態によれば、ステージ５１０において、シリアルデータパス（例えば、３３１〜３３８）は、第１の半導体デバイス（例えば、３１０）と第２の半導体デバイス（例えば、３２０）との間の遅延を等しくするよう較正されてもよい。例えば、シリアルデータパスを較正することは、１つ以上の位相補間器（例えば、３５１〜３５８）に対する制御入力を調整することを含んでもよい。代替として又は加えて、較正されたシリアルデータパスは、マルチビットワードのビットが同時に送信されてもよいように、パラレルデータバスとして機能してもよい。

ステージ５２０において、マルチビットワードは、較正されたシリアルデータパスの第１の部分（例えば、３３１〜３３３）を介する同時送信のためにマルチビットワードのビットを分散供給することによって、第１の半導体デバイスから第２の半導体デバイスへ、ＳｅｒＤｅｓプロトコルを用いて送信されてもよい。幾つかの実施形態によれば、マルチビットワードのビットは、ソース同期プロトコルを用いて較正されたシリアルデータパスのそれぞれの上で送信されてもよい。代替として又は加えて、マルチビットワードのビットは、非対称符号方式を用いて較正されたシリアルデータパスのそれぞれの上で送信されてもよい。

幾つかの実施形態によれば、ステージ５３０において、繰り返しパターンのビットは、第１の半導体デバイスから第２の半導体デバイスへ較正されたシリアルデータパスの第２の部分（例えば、３３４）を介して送信されてもよい。繰り返しパターンのビットは、マルチビットワードの送信がそれに対して同期されてもよいクロックに対して同期されてもよい。加えて、繰り返しパターンのビットは、マルチビットワードの受信がそれに対して同期されてもよいクロックとして用いられてもよい。

ステージ５４０において、マルチビットワードは、第２の半導体デバイスにおいて受信されてもよい。加えて、マルチビットワードの送信及び受信は、同じ単一クロックに対して同期されてもよい。

幾つかの実施形態によれば、ステージ５５０において、マルチビットワードは、第２の半導体デバイスから、データを符号化するための基準クロックとして較正されたシリアルデータパスの第２の部分を介して受信された繰り返しパターンのビットを用いて送信されてもよい。

かかる代替例、変形例、及び改良は、本開示の一部であるよう意図されており、発明の精神及び適用範囲内にあるよう意図されている。更に、本発明の利点を示したが、発明の全ての実施形態がそれぞれ説明した利点を含むとは限らないことを、正しく認識するべきである。幾つかの実施形態は、本明細書中で、及び場合によっては利点として説明された何らかの特徴を実装するとは限らない。従って、前述の説明及び図面は、ほんの一例にすぎない。

本発明の様々な態様は、単独で、組み合わせて、若しくは、前述において説明された実施形態において特に検討されていない様々な編成で用いられてもよく、従って、前述の説明において述べた、又は、図面に示したコンポーネントの詳細及び編成にその用途が限定されることはない。例えば、一実施形態において説明された態様は、他の実施形態において説明された態様と何らかの方法で組み合わされてもよい。

また、発明は、実施例が提供された方法として実施されてもよい。方法の一部として実行された動作は、何らかの適切な方法で順序付けられてもよい。従って、実施形態は、例示した実施形態において逐次的な動作として示されてはいるが、幾つかの動作を同時に実行することを含む、動作が図示したものとは異なる順序で実行されて構成されてもよい。

また、図示し、説明した回路及びモジュールは、何らかの順序で順序を変更してもよく、信号は、それに応じて順序変更が可能となるよう提供されてもよい。

クレーム要素を変更するよう特許請求の範囲において「第１」、「第２」、「第３」、等のような順序を表す用語の使用は、それ自体で、何らかの優先、先行、若しくは、方法の動作が実行される別の又は時間的順序に勝る１つのクレーム要素の順序を暗示するものではないが、単に、クレーム要素を識別するよう、ある特定の名前を有する１つのクレーム要素を、同じ名前を有する（が、順序を表す用語の使用のために）別の要素から区別するための表示として用いられる。

また、本明細書中で用いる表現及び用語は説明のためのものであり、制限するものとして見なすべきではない。本明細書中での「ｉｎｃｌｕｄｉｎｇ」、「ｃｏｍｐｒｉｓｉｎｇ」、又は「ｈａｖｉｎｇ」、「ｃｏｎｔａｉｎｉｎｇ」、「ｉｎｖｏｌｖｉｎｇ」、及びそれらの変形例の使用は、それ以降に挙げられた項目及びその均等物並びに追加項目を包含することを意味する。

Claims (11)

1. 電子システムであって、
   第１の半導体デバイスであって、複数のシリアライザ・デシリアライザインターフェースを備える第１の半導体デバイスと、
   第２の半導体デバイスであって、前記複数のシリアライザ・デシリアライザインターフェースに結合されて、前記第１の半導体デバイスと前記第２の半導体デバイスとの間に複数のシリアルデータパスを提供する複数のシリアルデータインターフェースを備える第２の半導体デバイスと、
   クロック回路と、
   前記複数のシリアルデータパスのそれぞれに接続される独立して調整可能な複数の較正回路と
   を備え、
   前記複数のシリアライザ・デシリアライザインターフェースの少なくとも２つに結合された前記複数のシリアルデータパスの第１の部分は、前記第１の半導体デバイスから前記第２の半導体デバイスへの符号化されたデータの同時送信のために構成され、
   前記複数のシリアルデータパスの第２の部分は、前記クロック回路からの基準クロックの送信のために構成され、
   前記複数のシリアルデータインターフェースの少なくとも２つに結合された前記複数のシリアルデータパスの第３の部分は、前記第２の半導体デバイスから前記第１の半導体デバイスへの比較データの同時送信のために構成され、
   前記複数のシリアライザ・デシリアライザインターフェース及び前記複数のシリアルデータインターフェースは、前記クロック回路から導出されるクロック信号によりクロック制御され、
   前記独立して調整可能な複数の較正回路は、前記複数のシリアルデータパスのそれぞれの間のタイミング差を補償するよう構成される、電子システム。
2. 前記第１の半導体デバイスはフィールドプログラマブルゲートアレイを備える、請求項１に記載の電子システム。
3. 前記第２の半導体デバイスは、
   少なくとも１つのドライバと、前記複数のシリアルデータパスの前記第１の部分により同時に受信される符号化されたデータに基づいて、複数のサイクルのそれぞれにおいて前記少なくとも１つのドライバを制御するよう構成される駆動回路と、
   少なくとも１つのコンパレータと、複数のサイクルのそれぞれにおいて前記少なくとも１つのコンパレータからの比較データを取得し、前記複数のシリアルデータパスの前記第３の部分により同時に前記比較データの送信を制御するよう構成される比較回路と
   を更に備える、請求項１に記載の電子システム。
4. 前記クロック回路は、２ギガヘルツを超える周波数を有するクロックを出力するよう構成される、請求項１に記載の電子システム。
5. 前記クロック回路はクアッドフェイズロックループを備える、請求項１に記載の電子システム。
6. 前記複数の較正回路は複数の位相補間器を備える、請求項１に記載の電子システム。
7. 前記第２の半導体デバイスはシリコンゲルマニウムデバイスを備える、請求項１に記載の電子システム。
8. 前記電子システムは自動化試験システムを備える、請求項１に記載の電子システム。
9. 前記第２の半導体デバイスはピンエレクトロニクスチップを備える、請求項８に記載の電子システム。
10. 前記第１の半導体デバイスは、約６インチ未満の距離だけ前記第２の半導体デバイスから離間される、請求項１に記載の電子システム。
11. 前記複数のシリアルデータパスのデータ依存ジッタは、前記複数のシリアルデータパスのデータアイの約１０乃至１５パーセント以下である、請求項１に記載の電子システム。

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