CN107209225A - 使用校准的单个时钟源同步串行器‑解串器协议的高速数据传输 - Google Patents

使用校准的单个时钟源同步串行器‑解串器协议的高速数据传输 Download PDF

Info

Publication number
CN107209225A
CN107209225A CN201680008223.XA CN201680008223A CN107209225A CN 107209225 A CN107209225 A CN 107209225A CN 201680008223 A CN201680008223 A CN 201680008223A CN 107209225 A CN107209225 A CN 107209225A
Authority
CN
China
Prior art keywords
semiconductor devices
serial data
clock
electronic system
serializer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680008223.XA
Other languages
English (en)
Other versions
CN107209225B (zh
Inventor
乔治·W·康纳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Teradyne Inc
Original Assignee
Teradyne Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Teradyne Inc filed Critical Teradyne Inc
Publication of CN107209225A publication Critical patent/CN107209225A/zh
Application granted granted Critical
Publication of CN107209225B publication Critical patent/CN107209225B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
    • G01R31/2834—Automated test systems [ATE]; using microprocessors or computers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
    • H04L7/0029—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of received data signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0041—Delay of data signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L2007/045—Fill bit or bits, idle words

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Computer Security & Cryptography (AREA)
  • Information Transfer Systems (AREA)

Abstract

本发明公开了一种电子系统，该电子系统包括第一半导体器件、第二半导体器件、时钟电路、以及连接在多个串行数据路径中的每个路径中的多个可独立调节的校准电路。第一半导体器件可包括多个串行器‑解串器接口。第二半导体器件可包括耦接到多个串行器‑解串器接口的多个串行数据接口，以在第一半导体器件和第二半导体器件之间提供多个串行数据路径。多个串行器‑解串器接口和多个串行数据接口可从源自时钟电路的时钟信号计时。多个可独立调节的校准电路可被配置为补偿跨多个串行数据路径的定时差异。

Description

使用校准的单个时钟源同步串行器-解串器协议的高速数据 传输
相关领域描述
电子系统可具有处理数据的子部分，其中大量数据在这些子部分之间传输。系统的快速且可靠的操作可能需要快速传输大量的数据。在设计此类系统时，两个半导体器件之间的数据传输速率受到各种因素的限制。这些因素包括引脚可用性，以在这些器件之间形成连接。另外，许多因素可能影响可通过每个连接传送数据的速度。这些因素可包括信噪比，信噪比继而可能受到可用于传送信号的功率和由系统引入的定时变化的影响。
例如，在自动测试系统中，必须在半导体器件和引脚电子器件之间传输大量数据，该半导体器件确定适当的控制值，在该引脚电子器件中这些控制值用于生成或测量测试信号。引脚电子器件通常由硅锗(SiGe)制成，其可能消耗相对大量的功率。
用于在低数量的引脚上提供高速数据传输的一种技术是串行器-解串器接口，该串行器-解串器接口在串行数据接口和并行数据接口之间转换数据。串行器-解串器接口可使用各种协议，包括8b/10b编码和嵌入式计时。
发明内容
一些方面包括电子系统，该电子系统包括第一半导体器件、第二半导体器件、时钟电路、以及连接在多个串行数据路径中的每个路径中的多个可独立调节的校准电路。第一半导体器件可包括多个串行器-解串器接口。第二半导体器件可包括耦接到多个串行器-解串器接口的多个串行数据接口，以在第一半导体器件和第二半导体器件之间提供多个串行数据路径。多个串行器-解串器接口和多个串行数据接口可从源自时钟电路的时钟信号计时。多个可独立调节的校准电路可被配置为补偿跨多个串行数据路径的定时差异。
另外的方面包括操作电子系统的方法，该电子系统包括第一半导体器件和第二半导体器件。第一半导体器件可包括耦接到第二半导体器件的多个串行器-解串器接口以形成多个串行数据路径。该方法可包括校准多个串行器-解串器接口以补偿多个串行数据路径中的信号内延迟；使用源同步串行器-解串器协议，经由多个串行器-解串器接口的第一部分将多个多位字从第一半导体器件传送到第二半导体器件；经由多个串行器-解串器接口的第二部分将重复位模式从第一半导体器件传送到第二半导体器件；以及使用经由多个串行器-解串器接口的第二部分接收的重复位模式作为用于解码经由多个串行器-解串器接口的第一部分接收的数据的参考时钟，在第二半导体器件处接收多个多位字。
另外的方面包括操作电子系统的方法。电子系统可包括第一半导体器件和第二半导体器件。第一半导体器件可经由多个串行数据路径耦接到第二半导体器件。该方法可包括校准多个串行数据路径以均衡第一半导体器件和第二半导体器件之间的延迟；通过经由校准的多个串行数据路径的第一部分分布用于并发传送的多个多位字的位，使用串行器-解串器协议将多个多位字从第一半导体器件传送到第二半导体器件；以及在第二半导体器件处接收多个多位字。传送和接收可相对于相同的时钟同步。
上述为由所附权利要求书限定的本发明的非限制性内容。
附图说明
本专利申请的各种方面和实施方案将结合以下附图描述。应当理解，附图未必按比例绘制。多个附图中示出的项目在其示出的所有附图中以相同的参考标号表示。
图1为自动测试系统的框图，其中可应用一些实施方案；
图2为根据一些实施方案的实现单个时钟源同步串行器-解串器协议的系统的框图；
图3为根据一些实施方案的实现单个时钟源同步串行器-解串器协议的系统的示意图；
图4为根据一些实施方案的操作实现单个时钟源同步串行器-解串器协议的电子系统的方法的流程图；并且
图5为根据一些实施方案的操作实现单个时钟源同步串行器-解串器协议的电子系统的另外方法的流程图。
具体实施方式
本发明人已经认识并理解，技术可应用于串行器-解串器电路，以调整该电路以使用低数量的引脚和低功率来在半导体器件之间提供高速数据传输。根据一些实施方案，这些技术可包括使用源同步串行器-解串器(SerDes)协议。半导体器件上的SerDes电路可使用源自相同时钟源的时钟，在一些实施方案中，所述时钟可使用多个SerDes路径中的一个路径来分布。在一些实施方案中，技术可包括通过多个串行数据路径传送数据，以及补偿多个串行数据路径上的定时差异。携带时钟的SerDes路径可与其他串行数据路径一起校准。
当根据这些技术操作时，源同步协议可使用比应用SerDes器件中经常使用的时钟恢复技术的SerDes电路明显更少的功率。当使用SiGe半导体器件时，此类功率使用的减少可能是特别相关的，其中常规技术可超过功率余量。另外，本发明人已经认识并理解，如本文所述的技术可减少路径之间的定时差异，使得半导体器件可被操作，即使是抖动源和时钟域交叉的情况下，这原本可能导致误差。因此，数据误差率可足够低，以放弃使用高度冗余的误差校正码。例如，可避免8/10编码(意味着8位信息用10位编码以提供可用于误差校正的冗余信息)，该8/10编码有时用于校正SerDes电路路径中的误差。作为不使用8b/10b编码的结果，可实现更大的数据吞吐，诸如通过使用9/10或10/10编码方案。
本发明人已经认识并理解，如本文所述的数据传输技术在半导体器件测试环境中可为有益的。一台自动测试设备(称为“测试器”)可用于生成刺激受测装置(DUT)的测试信号，并且用于测量响应。在此类环境中，引脚电子器件半导体器件可在SiGe中实现，以提供所需的速度和精度。为了低成本和低功耗，用以控制引脚电子器件以及从其处理数据的电路可在单独的CMOS半导体器件中实现。
在测试器操作的每个周期期间，数据可从可在第一半导体器件中的格式化和定时电路传输到可在单独的半导体器件中的引脚电子器件，以将期望的测试或测量操作指定为由引脚电子器件电路执行。每个引脚电子芯片可包含用以生成和测量多个通道的测试信号的电路，所述通道中的每个在每个测试器周期中可能需要许多位。因此，必须在半导体器件之间传输的总位数可能非常大。对于高速测试器操作，该数据可以非常高的数据速率传输。
格式化和定时半导体器件可为现场可编程门阵列(FPGA)。这种配置需要在两个半导体器件之间传递数据，所述半导体器件之一可为FPGA。已知的FPGA器件可包括多个I/O引脚。这些I/O引脚中的一些可专用于实现并行I/O总线，其中多个并行路径每次各自传送数据字的一个位。其他I/O引脚可连接到SerDes电路，并且可用于串行数据路径。串行数据路径可以比并行I/O总线上的任何路径更快的速率来传送位，但通过并行的多个路径，并行I/O总线可每次传送更多位。例如，并行总线上的每个并行路径可以至多约1.2Gbps的速率来传送数据。通过总线中并行的8个路径，总线数据传输速率可为9.6Gbps。SerDes路径可以约33Gbps的速率传送数据。然而，通常用于在SerDes路径中提供精确数据传送的时钟恢复电路可能比可用于测试器的电路每个通道消耗更多的功率，特别是在SiGe器件中实现的情况下。根据本文所述的技术，可应用SerDes电路来提供相对于并行总线的高数据速率和低引脚数，但是可接受的功耗。
图1示出通常被标记为100的自动测试系统或测试器的实施方案，其可包括计算机工作站110和测试头120(以虚线来示出)。该测试头可容纳用于生成和测量测试信号的多个电子板组件，包括中心硬卡126、分布硬卡128和仪器硬卡130。
如图1所示，中心硬卡126可向分布硬卡128馈送信号，以分布至仪器硬卡130的阵列。中心硬卡126可包括将工作站110连至测试头板组件的计算机接口132以及生成被指示为RCLK的低频参考时钟的参考时钟发生器134。该参考时钟发生器可包括例如100或400MHz晶体振荡器。计算机接口132可允许测试器交接至计算机工作站110，用户可通过计算机工作站开发出可载入到测试器120中的测试程序。计算机工作站110可向用户提供其他能力，诸如发起执行先前已开发的测试程序或分析测试结果。
在一些实施方案中，多个仪器硬卡130的操作可使用任何合适的技术来同步。在所示实施方案中，中心硬卡126可包括响应于来自工作站的命令来生成信号的控制电路。控制信号之一可包括“DSYNC”信号。DSYNC信号可向所有仪器或预期具有同步操作的其他部件提供参考时间。参考时钟信号和DSYNC信号可分别沿设置在硬卡128的分布上的DSYNC扇出电路136和RCLK扇出电路138被扇出或分布。这些信号分布可允许使多个仪器上的模式发生器启动并协同地操作。
仪器硬卡130上的仪器可为数字仪器或模拟仪器，或者可执行涉及数字信号和模拟信号的功能。仪器130A描绘数字仪器，也被称为“通道硬卡”。通道硬卡可包含用于多个测试器通道的电子资源。测试系统很有可能包括多个通道硬卡。
如图1所示，每个仪器硬卡包括执行仪器的所需功能的电路。在数字仪器诸如130A情况下，功能电路可包括格式化/定时电路147和引脚电子器件电路149。此电路可生成和测量数字信号来测试DUT150。
另外，数字仪器130A可包括模式发生器146。模式发生器146可提供控制仪器130A的功能部分的命令序列。模式发生器146可响应于某些条件而分支或基于测试系统的状态来执行其他条件功能。模式发生器146可通过来自本地时钟模块142的时钟计时，并因此能够以可能高于参考时钟的频率的可编程速率来提供指令。
另外，仪器130A可包括仪器同步链路(ISL)接口132A。ISL接口132A可允许模式发生器146与可类似地包含ISL接口的其他仪器通信。模式发生器146可发送将要由其他仪器的功能电路执行的命令或从可例如用于控制条件分支的其他仪器接收状态信息。
其他仪器可以具有不同功能电路，这取决于仪器将实现的特定功能。在所述实施方案中，每个仪器硬卡可包括时钟模块142。然而，如上指出，每个仪器可不具有时钟模块、具有一个时钟模块、或具有多个时钟模块。
如图1所示，每个通道硬卡130A可包括时钟模块142。时钟模块142可被编程为从RCLK生成所需频率的一个或多个时钟。在所述实施方案中，由时钟模块142生成的每个时钟预期被“本地”使用，即，在包含该时钟发生器的仪器或板内使用。时钟发生器可生成若干不同频率的时钟。由于所有时钟都从同一个源生成，因此这些时钟可视为彼此同步的。然而，应当理解，在时钟模块中生成的时钟的数量，以及那些时钟是本地使用还是分布至其他仪器并不重要。
时钟模块可包含以低但可编程频率生成参考时钟的电路。可将该低频参考时钟供应至锁相环(PLL)或其他电路以生成参考时钟。PLL可被配置为使低频参考时钟的频率倍增。另选地或除此之外，该PLL可包括控制抖动的滤波器。
在所示实施方案中，大量的数据可在格式化/定时电路147和引脚电子器件149之间传输。可使用如本文所述的用于高数据速率传输的技术来传输该数据。在所示实施方案中，格式化/定时电路147可在FPGA中实现。FPGA可包含多个SerDes电路。引脚电子器件149也可具有多个SerDes电路。这些电路可连接以提供用于传输数据的多个路径，从而有效地增加数据传输速率。
图2示出根据一些实施方案的实现单个时钟源同步SerDes协议的系统200。如本文所用，“单个时钟”指示路径上的位的传送和接收相对于同步的时钟被定时。然而，可能存在执行其他功能的其他时钟。根据一些实施方案，系统200可为自动测试系统，诸如上述自动测试系统。在这样的实施方案中，第一半导体器件210可为实现格式化/定时电路的FPA，并且第二半导体器件220可为引脚电子芯片。
系统200可包括第一半导体器件210、第二半导体器件220和时钟电路240。根据一些实施方案，第二半导体器件220可为SiGe器件。另选地或除此之外，第二半导体器件220可为引脚电子芯片或任何其他合适的芯片器件，所述芯片器件可由任何其他合适的材料制成。
第一半导体器件210可包括SerDes接口211和212。第二半导体器件220可包括串行数据接口221和222，其可分别耦接到SerDes接口211和212，以在第一半导体器件210和第二半导体器件220之间提供串行数据路径231和232。
系统200还可包括可独立调节的校准电路251和252，其可连接以影响串行数据路径231和232中的每个中的数据的定时。根据一些实施方案，校准电路251和252可分别耦接到SerDes接口211和212。校准电路251和252可例如改变传送或检测数据位的时间。作为具体示例，校准电路251和252可耦接到每个SerDes电路的发送/接收时钟，并且可为可调节的，以改变将时钟信号传递到SerDes电路的延迟。在一些实施方案中，校准电路251和252可实现为相位内插器和/或任何其他合适的电路。
SerDes接口211和212以及串行数据接口221和222可从源自时钟电路240的时钟信号245计时。校准电路251和252可补偿跨串行数据路径231和232的定时差异。
图3示出根据一些实施方案的实现单个时钟源同步SerDes协议的系统300。图3可应用示于图2的技术，但另外示出如可存在于测试器中的多个并行路径，并且示出经由串行路径的时钟传输。
系统300可包括第一半导体器件310(其可对应于第一半导体器件210)、第二半导体器件320(其可对应于第一半导体器件220)、和时钟电路340(其可对应于时钟电路240)。如图所示，第一半导体器件310可为FPGA，并且/或者第二半导体器件320可为SiGe器件。时钟电路340可为外部参考时钟电路。此处，“外部”可意指时钟在半导体器件外部。然而，该电路可在测试器内部，诸如在时钟模块142(图1)内。
第一半导体器件310可包括SerDes接口311-318。SerDes接口311-314可为并行输入串行输出(PISO)接口。SerDes接口315-318可为串行输入并行输出(SIPO)接口。第二半导体器件320可包括串行数据接口321-328，其可分别耦接到SerDes接口311-318，以在第一半导体器件310和第二半导体器件320之间提供串行数据路径331-338。
根据一些实施方案，串行数据路径(即，串行数据路径331-333)的第一部分可用于将数据从第一半导体器件310传送到第二半导体器件320。另外，串行数据路径(即，334)的第二部分可用于将源自时钟电路340的参考时钟(例如，时钟信号345)从第一半导体器件310传送到第二半导体器件320。
另选地或除此之外，串行数据路径(即，串行数据路径335-338)的第三部分可用于将数据从第二半导体器件320传送到第一半导体器件310。串行数据接口321-328可耦接到串行数据路径(即，335-338)的第三部分。如图3所示，每个路径具有专用功能。然而，并不需要每个路径专用于单个功能。相反，在一些实施方案中，例如，路径可用于在不同时间执行传送或接收功能。
根据一些实施方案，时钟电路340可输出频率超过2千兆赫(GHz)的时钟。另选地或除此之外，时钟电路340可输出具有任何其他合适的频率的时钟。
根据一些实施方案，第一半导体器件310还可包括四元PLL(QPLL)，其可将来自时钟电路340的时钟信号345乘以诸如16的乘数。以这种方式，大约2GHz的时钟可生成超过30GHz的时钟，以用于对SerDes路径上的高速数据传输进行定时。另选地或除此之外，时钟电路340本身可包括QPLL 347。如图所示，QPLL 347可将来自时钟电路340的时钟信号345乘以任何其他合适的乘数，包括4和8。例如，基于16的乘数，来自时钟电路340的时钟信号345可为150-300兆赫，并且来自QPLL 347的时钟信号可为2.4-3.8千兆赫。来自QPLL 347的时钟信号可由SerDes接口311-318使用。
根据一些实施方案，系统300还可包括耦接在时钟电路340和第二半导体器件320之间的PLL 346。PLL 346还可将来自时钟电路340的时钟信号345乘以16的乘数或任何其他合适的乘数。该乘数可等于QPLL 347所使用的乘数。然而，即使当乘数不相同时，提供给第一半导体器件的时钟可与提供给第二半导体器件的时钟同步，因为两者均源自时钟信号345。来自PLL 358的时钟信号可由第二半导体器件320使用，包括作为用于串行数据接口321-328的时钟。
作为来自QPLL 347的时钟信号，串行数据路径(即334)的第二部分和来自PLL 346的时钟信号可全部基于来自时钟电路340的时钟信号345，SerDes接口311-318和串行数据接口321-328可以从单个时钟(例如，来自时钟电路340的时钟信号345)计时。
第一半导体器件310可另外包括可独立调节的校准电路351-358。如图所示，校准电路351-358可为相位内插器，该相位内插器基于控制输入被配置为调节在每个SerDes电路处位的传送和接收的相对时间。每个SerDes电路处的相对延迟可由在计算机工作站110上运行的程序或以任何其他合适的方式来建立，该计算机工作站在测试器上运行校准程序。如图所示，校准电路351-358也可分别耦接到SerDes接口311-318，并且可补偿跨SerDes接口311-318和/或串行数据路径331-338的定时差异。根据一些实施方案，校准电路351-358可在频率改变的任何时间使所有时钟和数据转换居中。
根据一些实施方案，串行数据路径331-338的数据相关抖动可小于或等于串行数据路径331-338的数据眼的约10％至15％。另选地或除此之外，第一半导体器件310可与第二半导体器件320分离小于约6英寸的距离。例如，该距离可为约4英寸，如图所示。此类距离可基于上述串行数据路径331-338的期望数据相关抖动来确定，或者该距离可导致该数据相关抖动。
根据一些实施方案，第二半导体器件320可为引脚电子芯片，该引脚电子芯片包含一个或多个驱动器和驱动电路，该驱动电路可基于在串行数据路径(即，331-333)的第一部分上并发地接收的数据来在每个周期中控制驱动器。另外，第二半导体器件320可包括一个或多个比较器和比较电路，该比较电路可在每个周期中获得来自比较器的比较数据并且可控制比较数据在串行数据路径(即，335-338)的第三部分上的并发传送。第二半导体器件320还可以与串行数据路径(即，335-338)的第三部分相同的数量包括多路复用器。
图4为根据一些实施方案的操作实现单个时钟源同步SerDes协议的电子系统的方法的流程图。根据一些实施方案，电子系统可为包括多个通道的自动测试系统，并且在耦接到测试系统的工作站上运行的程序可控制测试系统硬件以执行示于图4-图5中的动作中的一些或全部。
根据一些实施方案，在阶段410处，SerDes接口(例如，311-318)可被校准以补偿串行数据路径(例如，331-338)中变化的信号内延迟。例如，在阶段410处，可确定通过路径的传播的相对延迟。相对延迟然后可用于确定用以编程到校准电路351-358(图3)中的每个校准电路中的值以补偿相对差异。
在阶段420处，可使用源同步SerDes协议经由SerDes接口(例如，311-313)的第一部分将多位字从第一半导体器件(例如，310)传送到第二半导体器件(例如，320)。根据一些实施方案，传送多位字可包括以超过25吉比特每秒的数据速率传送每个通道具有至少8位的字，其中每个通道的功率小于500毫瓦。然而，可使用每个通道任何合适的位数、数据速率和/或功率。
另选地或除此之外，传送多位字可包括以比8/10编码方案高的信息密度传送用编码方案编码的数据。作为这些实施方案的另一种选择或除此之外，传送多位字可包括经由SerDes接口的第一部分以大于30吉比特每秒并行地传送编码的数据。然而，可使用任何合适的信息密度和/或数据速率。
在阶段430处，可经由SerDes接口(例如，314)的第二部分将重复位模式(例如，源自时钟电路340的时钟信号)从第一半导体器件传送到第二半导体器件。应当理解，虽然图4示为阶段430在阶段420之后并且阶段440在阶段420之后，但这些阶段中的一些或全部可同时进行，使得重复位模式可用作用于传送和接收两者的时钟。
在阶段440处，可使用经由SerDes接口的第二部分接收的重复位模式作为参考时钟，在第二半导体器件处接收多位字，该参考时钟可用于解码经由SerDes接口的第一部分接收的数据。
根据一些实施方案，在阶段450处，可使用重复位模式(经由SerDes接口的第二部分接收)作为参考时钟，在第二半导体器件处传送多位字，该参考时钟可用于编码用于经由SerDes接口(例如，335-338)的第三部分传送的数据。
图5为根据一些实施方案的操作实现单个时钟源同步SerDes协议的电子系统的另外方法的流程图。
根据一些实施方案，在阶段510处，串行数据路径(例如，331-338)可被校准以均衡第一半导体器件(例如，310)和第二半导体器件(例如，320)之间的延迟。例如，校准串行数据路径可包括调节到一个或多个相位内插器(例如，351-358)的控制输入。另选地或除此之外，校准的串行数据路径可用作并行数据总线，使得多位字的位可被并发地传送。
在阶段520处，通过经由校准的串行数据路径(例如，331-333)的第一部分分布用于并发传送的多位字的位，可使用SerDes协议将多位字从第一半导体器件传送到第二半导体器件。根据一些实施方案，可使用源同步协议在校准的串行数据路径中的每个路径上传送多位字的位。另选地或除此之外，可使用不对称编码方案在校准的串行数据路径中的每个路径上传送多位字的位。
根据一些实施方案，在阶段530处，可经由校准的串行数据路径(例如，334)的第二部分将重复位模式从第一半导体器件传送到第二半导体器件。重复位模式可相对于时钟被同步，相对于该时钟，多位字的传送可被同步。另外，重复位模式可用作时钟，相对于该时钟，多位字的接收可被同步。
在阶段540处，在第二半导体器件处，可接收多位字。另外，多位字的传送和接收可相对于相同的单个时钟被同步。
根据一些实施方案，在阶段550处，可使用经由校准的串行数据路径的第二部分接收的重复位模式作为用于编码数据的参考时钟来从第二半导体器件传送多位字。
此类改变、修改和改进旨在作为本公开的一部分，并且被视为落入本发明的精神和范围内。此外，尽管指示出本发明的优点，但应当理解，并非本发明的每个实施方案均将包括每个所述优点。一些实施方案可未执行在本文中和在一些情况下有利的任何所述特征。因此，上述的说明和附图仅作为举例的方式。
可单独地、结合地或以在上述实施方案中未特别讨论的各种配置方式使用本发明的多种方面，因此其应用不受限于上述说明所述或附图中所示的组件的细节和配置。例如，在一个实施方案中所述的方面可以任何方式与其他实施方案中所述的方面结合。
另外，本发明可实施为一种方法，并且已提供其示例。作为该方法的一部分执行的操作可通过任何合适的方式来排序。因此，可构建多个实施方案，其中各操作以与所示次序所不同的次序执行，这可包括同时执行某些操作，即使这些操作在各示例性实施方案中被示为顺序操作。
另外，所示出和描述的电路和模块可以任何顺序重新排序，并且相应地可提供信号来启用重新排序。
在权利要求中使用诸如“第一”、“第二”、“第三”等序数术语修饰权利要求要素，其本身并不意味一个权利要求要素相对于另一个的任何优先权、优先序或顺序或者执行方法操作的时间顺序，而是仅用作将具有某个名称的一个权利要求要素与另一个具有相同名称(除了使用的序数术语)的要素加以区分的标签，以辨别权利要求要素。
另外，本文所用的短语和术语均是用于说明的目的，并且不应视为限制。本文中所使用的“包括”、“包含”或“具有”、“含有”、“涉及”和它们的变型形式均意味着包含其后所列的项目及其等同物以及额外的项目。

Claims (25)

1.一种电子系统，包括：
第一半导体器件，所述第一半导体器件包括：
多个串行器-解串器接口；
第二半导体器件，所述第二半导体器件包括：
耦接到所述多个串行器-解串器接口的多个串行数据接口，以在所述第一半导体器件和所述第二半导体器件之间提供多个串行数据路径；和
时钟电路；
连接在所述多个串行数据路径中的每个路径中的多个可独立调节的校准电路，
其中：
所述多个串行器-解串器接口和所述多个串行数据接口从源自所述时钟电路的时钟信号计时，并且
所述多个可独立调节的校准电路被配置为补偿跨所述多个串行数据路径的定时差异。
2.根据权利要求1所述的电子系统，其中：
所述第一半导体器件包括现场可编程门阵列。
3.根据权利要求1所述的电子系统，其中：
所述多个串行数据路径的第一部分被配置用于将数据从所述第一半导体器件传送到所述第二半导体器件，并且
所述多个串行数据路径的第二部分被配置用于从所述时钟电路传送参考时钟。
4.根据权利要求3所述的电子系统，其中：
所述多个串行数据路径的第三部分被配置用于将数据从所述第二半导体器件传送到所述第一半导体器件，并且
所述多个串行数据接口耦接到所述多个串行数据路径的所述第三部分。
5.根据权利要求4所述的电子系统，其中：
所述第二半导体器件还包括：
至少一个驱动器和驱动电路，所述驱动电路被配置为基于在所述多个串行数据路径的所述第一部分上并发地接收的数据来在多个周期中的每个周期中控制所述至少一个驱动器；和
至少一个比较器和比较电路，所述比较电路被配置为在多个周期中的每个周期中获得来自所述至少一个比较器的比较数据，并且控制所述比较数据在所述多个串行数据路径的所述第三部分上的并发传送。
6.根据权利要求1所述的电子系统，其中：
所述时钟电路被配置为输出频率超过2千兆赫的时钟。
7.根据权利要求1所述的电子系统，其中：
所述时钟电路包括四元锁相环。
8.根据权利要求1所述的电子系统，其中：
所述多个校准电路包括多个相位内插器。
9.根据权利要求1所述的电子系统，其中：
所述第二半导体器件包括硅-锗器件。
10.根据权利要求1所述的电子系统，其中：
所述电子系统包括自动测试系统。
11.根据权利要求10所述的电子系统，其中：
所述第二半导体器件包括引脚电子芯片。
12.根据权利要求1所述的电子系统，其中：
所述第一半导体器件与所述第二半导体器件分离小于约6英寸的距离。
13.根据权利要求1所述的电子系统，其中：
所述多个串行数据路径的数据相关抖动小于或等于所述多个串行数据路径的数据眼的约10％至15％。
14.一种操作包括第一半导体器件和第二半导体器件的电子系统的方法，所述第一半导体器件包括耦接到所述第二半导体器件的多个串行器-解串器接口以形成多个串行数据路径，所述方法包括：
校准所述多个串行器-解串器接口，以补偿所述多个串行数据路径中变化的信号内延迟；
使用源同步串行器-解串器协议，经由所述多个串行器-解串器接口的第一部分将多个多位字从所述第一半导体器件传送到所述第二半导体器件；
经由所述多个串行器-解串器接口的第二部分将重复位模式从所述第一半导体器件传送到所述第二半导体器件；以及
使用经由所述多个串行器-解串器接口的所述第二部分接收的所述重复位模式作为用于解码经由所述多个串行器-解串器接口的所述第一部分接收的数据的参考时钟，在所述第二半导体器件处接收所述多个多位字。
15.根据权利要求14所述的方法，其中：
所述电子系统包括具有多个通道的自动测试系统；并且
传送所述多个多位字包括以超过25吉比特每秒的数据速率传送每个通道具有至少8位的字，其中每个通道的功率小于500毫瓦。
16.根据权利要求14所述的方法，所述方法还包括：
使用经由所述多个串行器-解串器接口的所述第二部分接收的所述重复位模式作为用于编码用于经由所述多个串行器-解串器接口的第三部分传送的数据的参考时钟，在所述第二半导体器件处传送多个多位字。
17.根据权利要求14所述的方法，其中：
传送所述多个多位字包括以比8/10编码方案高的信息密度来传送用编码方案编码的数据。
18.根据权利要求14所述的方法，其中：
传送所述多个多位字包括经由所述多个串行器-解串器接口的所述第一部分以大于30吉比特每秒来并行地传送所述编码的数据。
19.一种操作电子系统的方法，所述电子系统包括第一半导体器件和第二半导体器件，所述第一半导体器件经由多个串行数据路径耦接到所述第二半导体器件，并且所述方法包括：
校准所述多个串行数据路径以均衡所述第一半导体器件和所述第二半导体器件之间的延迟；
通过经由所述校准的多个串行数据路径的第一部分分布用于并发传送的多个多位字的位，使用串行器-解串器协议将所述多个多位字从所述第一半导体器件传送到所述第二半导体器件；以及
在所述第二半导体器件处接收所述多个多位字。
其中所述传送和所述接收相对于相同的时钟同步。
20.根据权利要求19所述的方法，其中：
校准所述多个串行数据路径以均衡所述第一半导体器件和所述第二半导体器件之间的延迟包括调节到至少一个相位内插器的控制输入。
21.根据权利要求19所述的方法，所述方法还包括：
经由所述校准的多个串行数据路径的第二部分将重复位模式从所述第一半导体器件传送到所述第二半导体器件，所述重复模式相对于时钟同步，相对于所述时钟，所述传送所述多个多位字被同步。
其中所述重复位模式用作所述时钟，相对于所述时钟，所述接收所述多个多位字被同步。
22.根据权利要求21所述的方法，所述方法还包括：
使用经由所述校准的多个串行数据路径的所述第二部分接收的所述重复位模式作为用于编码数据的参考时钟，从所述第二半导体器件传送多位字。
23.根据权利要求19所述的方法，其中：
所述校准的多个串行数据路径被配置为并行数据总线，使得所述多个多位字的位被并发地传送。
24.根据权利要求23所述的方法，其中：
使用源同步协议来在所述校准的多个串行数据路径中的每个路径上传送所述多个多位字的所述位。
25.根据权利要求23所述的方法，其中：
使用不对称编码方案来在所述校准的多个串行数据路径中的每个路径上传送所述多位字的所述位。
CN201680008223.XA 2015-02-04 2016-02-01 使用校准的单个时钟源同步串行器-解串器协议的高速数据传输 Active CN107209225B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/614,326 US9577818B2 (en) 2015-02-04 2015-02-04 High speed data transfer using calibrated, single-clock source synchronous serializer-deserializer protocol
US14/614,326 2015-02-04
PCT/US2016/015947 WO2016126603A1 (en) 2015-02-04 2016-02-01 High speed data transfer using calibrated, single-clock source synchronous serializer-deserializer protocol

Publications (2)

Publication Number Publication Date
CN107209225A true CN107209225A (zh) 2017-09-26
CN107209225B CN107209225B (zh) 2021-08-10

Family

ID=56553502

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680008223.XA Active CN107209225B (zh) 2015-02-04 2016-02-01 使用校准的单个时钟源同步串行器-解串器协议的高速数据传输

Country Status (6)

Country Link
US (1) US9577818B2 (zh)
JP (1) JP6814145B2 (zh)
KR (1) KR102448923B1 (zh)
CN (1) CN107209225B (zh)
TW (1) TWI723006B (zh)
WO (1) WO2016126603A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110597748A (zh) * 2019-07-31 2019-12-20 北京航天时代光电科技有限公司 一种基于tlk2711的高速通信接口及数据处理系统
CN115037287A (zh) * 2021-03-05 2022-09-09 默升科技集团有限公司 扩频时钟转换器

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10084591B1 (en) * 2017-03-21 2018-09-25 Oracle International Corporation SERDES built-in sinusoidal jitter injection
US10542312B1 (en) * 2018-01-26 2020-01-21 Bae Systems Information And Electronic Systems Integration Inc. High speed data transfer
JP7110643B2 (ja) * 2018-03-20 2022-08-02 日本電気株式会社 遅延調整装置
US10896106B2 (en) 2018-05-10 2021-01-19 Teradyne, Inc. Bus synchronization system that aggregates status
US11119155B2 (en) 2019-04-25 2021-09-14 Teradyne, Inc. Voltage driver circuit
US10942220B2 (en) 2019-04-25 2021-03-09 Teradyne, Inc. Voltage driver with supply current stabilization
US11283436B2 (en) * 2019-04-25 2022-03-22 Teradyne, Inc. Parallel path delay line
US20220155370A1 (en) * 2020-11-17 2022-05-19 Synopsys, Inc. Device under test synchronization with automated test equipment check cycle
CN116185908A (zh) * 2021-11-29 2023-05-30 慧荣科技股份有限公司 接口电路、存储器控制器及校正多个信号处理装置的方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1446318A (zh) * 2000-08-09 2003-10-01 泰拉丁公司 高速数据流的捕获及评估
US20060123297A1 (en) * 2004-11-22 2006-06-08 Teradyne, Inc. Automatic test system with synchronized instruments
JP4063392B2 (ja) * 1998-03-26 2008-03-19 富士通株式会社 信号伝送システム
US20080204066A1 (en) * 2007-02-27 2008-08-28 Samsung Electronics Co., Ltd. Automatic test equipment capable of high speed test
US20110161544A1 (en) * 2009-12-29 2011-06-30 Juniper Networks, Inc. Low latency serial memory interface
US20110239031A1 (en) * 2009-01-12 2011-09-29 Rambus, Inc. Mesochronous signaling system with clock-stopped low power mode
US20130341518A1 (en) * 2012-06-21 2013-12-26 General Electric Company Time-to-digital converter for a medical imaging system
CN103546163A (zh) * 2012-07-11 2014-01-29 德克萨斯仪器股份有限公司 串行解串发送器上电源引起的抖动的减少
CN103608690A (zh) * 2011-06-09 2014-02-26 泰拉丁公司 测试设备校准
CN103795404A (zh) * 2012-10-31 2014-05-14 中兴通讯股份有限公司 一种相位插值器电路及相位插值信号处理方法
US20140153680A1 (en) * 2012-11-30 2014-06-05 Broadcom Corporation Multilane serdes clock and data skew alignment for multi-standard support
US20140229785A1 (en) * 2013-02-14 2014-08-14 Advanced Micro Devices, Inc. Method and apparatus for clock and data recovery

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5243273A (en) * 1990-09-12 1993-09-07 Hewlett-Packard Company General purpose, reconfigurable system for processing serial bit streams
US5715274A (en) * 1995-01-09 1998-02-03 Lsi Logic Corporation Method and system for communicating between a plurality of semiconductor devices
US5717704A (en) * 1996-04-16 1998-02-10 Ltx Corporation Test system including a local trigger signal generator for each of a plurality of test instruments
US6192069B1 (en) * 1997-11-03 2001-02-20 Advanced Micro Devices, Inc. Circuit and methodology for transferring signals between semiconductor devices
US6853181B1 (en) * 2003-12-31 2005-02-08 Teradyne, Inc. Silicon-on-insulator channel architecture for automatic test equipment
US6775328B1 (en) * 1999-08-11 2004-08-10 Rambus Inc. High-speed communication system with a feedback synchronization loop
JP3990319B2 (ja) * 2003-06-09 2007-10-10 株式会社アドバンテスト 伝送システム、受信装置、試験装置、及びテストヘッド
US7072355B2 (en) * 2003-08-21 2006-07-04 Rambus, Inc. Periodic interface calibration for high speed communication
US7363563B1 (en) * 2003-12-05 2008-04-22 Pmc-Sierra, Inc. Systems and methods for a built in test circuit for asynchronous testing of high-speed transceivers
US7313496B2 (en) * 2005-02-11 2007-12-25 Advantest Corporation Test apparatus and test method for testing a device under test
TWI277748B (en) * 2005-08-29 2007-04-01 Via Tech Inc Time jitter injection testing circuit and related testing method
KR20090083327A (ko) * 2006-07-10 2009-08-03 아스테리온, 인크. 자동화 테스트 장비에서의 디지털 파형 발생 및 측정
US7936809B2 (en) * 2006-07-11 2011-05-03 Altera Corporation Economical, scalable transceiver jitter test
US7940667B1 (en) * 2006-09-13 2011-05-10 Pmc-Sierra Us, Inc. Delay measurements and calibration methods and apparatus for distributed wireless systems
US7869780B2 (en) * 2007-04-19 2011-01-11 Skyworks Solutions, Inc. Phase-locked loop based controller for adjusting an adaptive continuous-time filter
WO2008153652A2 (en) * 2007-05-25 2008-12-18 Rambus Inc. Reference clock and command word alignment
US8094705B2 (en) * 2009-03-12 2012-01-10 Oracle America, Inc. Fast SERDES I/O characterization
US8832336B2 (en) * 2010-01-30 2014-09-09 Mosys, Inc. Reducing latency in serializer-deserializer links
US9300309B2 (en) * 2010-04-09 2016-03-29 Advantest Corporation Apparatus and method for source synchronous testing of signal converters
US8578222B2 (en) * 2011-02-17 2013-11-05 Qualcomm Incorporated SerDes power throttling as a function of detected error rate
US8497704B2 (en) * 2011-07-18 2013-07-30 Lsi Corporation Methods and structure for source synchronous circuit in a system synchronous platform
KR101348425B1 (ko) * 2013-05-14 2014-01-10 주식회사 아이티엔티 자동 테스트 장비의 타이밍 보정 장치
US9031179B2 (en) * 2013-07-08 2015-05-12 Oracle International Corporation Calibration of clock path mismatches between data and error slicer
TW201503596A (zh) * 2013-07-11 2015-01-16 Realtek Semiconductor Corp 時脈與資料回復裝置、取樣器及其取樣方法
US9172454B2 (en) * 2013-11-01 2015-10-27 Magnolia Broadband Inc. Method and system for calibrating a transceiver array
US9378174B2 (en) * 2013-11-04 2016-06-28 Xilinx, Inc. SERDES receiver oversampling rate

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4063392B2 (ja) * 1998-03-26 2008-03-19 富士通株式会社 信号伝送システム
CN1446318A (zh) * 2000-08-09 2003-10-01 泰拉丁公司 高速数据流的捕获及评估
US20060123297A1 (en) * 2004-11-22 2006-06-08 Teradyne, Inc. Automatic test system with synchronized instruments
US20080204066A1 (en) * 2007-02-27 2008-08-28 Samsung Electronics Co., Ltd. Automatic test equipment capable of high speed test
US20110239031A1 (en) * 2009-01-12 2011-09-29 Rambus, Inc. Mesochronous signaling system with clock-stopped low power mode
US20110161544A1 (en) * 2009-12-29 2011-06-30 Juniper Networks, Inc. Low latency serial memory interface
CN103608690A (zh) * 2011-06-09 2014-02-26 泰拉丁公司 测试设备校准
US20130341518A1 (en) * 2012-06-21 2013-12-26 General Electric Company Time-to-digital converter for a medical imaging system
CN103546163A (zh) * 2012-07-11 2014-01-29 德克萨斯仪器股份有限公司 串行解串发送器上电源引起的抖动的减少
CN103795404A (zh) * 2012-10-31 2014-05-14 中兴通讯股份有限公司 一种相位插值器电路及相位插值信号处理方法
US20140153680A1 (en) * 2012-11-30 2014-06-05 Broadcom Corporation Multilane serdes clock and data skew alignment for multi-standard support
US20140229785A1 (en) * 2013-02-14 2014-08-14 Advanced Micro Devices, Inc. Method and apparatus for clock and data recovery

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
张小军 等: "通道高速串行ＬＶＤＳ信号解串器设计", 《电子测量技术》 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110597748A (zh) * 2019-07-31 2019-12-20 北京航天时代光电科技有限公司 一种基于tlk2711的高速通信接口及数据处理系统
CN110597748B (zh) * 2019-07-31 2021-09-07 北京航天时代光电科技有限公司 一种基于tlk2711的高速通信接口及数据处理系统
CN115037287A (zh) * 2021-03-05 2022-09-09 默升科技集团有限公司 扩频时钟转换器
CN115037287B (zh) * 2021-03-05 2023-07-28 默升科技集团有限公司 扩频时钟转换器

Also Published As

Publication number Publication date
US20160227004A1 (en) 2016-08-04
TWI723006B (zh) 2021-04-01
TW201635153A (zh) 2016-10-01
CN107209225B (zh) 2021-08-10
WO2016126603A1 (en) 2016-08-11
KR20170115041A (ko) 2017-10-16
JP2018506029A (ja) 2018-03-01
KR102448923B1 (ko) 2022-09-30
JP6814145B2 (ja) 2021-01-13
US9577818B2 (en) 2017-02-21

Similar Documents

Publication Publication Date Title
CN107209225A (zh) 使用校准的单个时钟源同步串行器‑解串器协议的高速数据传输
US7460630B2 (en) Device and method for synchronous data transmission using reference signal
US9285421B1 (en) Serializer/deserializer and method for transferring data between an integrated circuit and a test interface
US7409005B2 (en) High speed data transmitter and transmitting method thereof
EP1219031B1 (en) Integrated circuit including dedicated and programmable logic
US7219269B2 (en) Self-calibrating strobe signal generator
JP2007195254A5 (zh)
EP3155529B1 (en) Independent synchronization of output data via distributed clock synchronization
CN103809659A (zh) 用于高速接口的时钟校准的设备和方法
US6680636B1 (en) Method and system for clock cycle measurement and delay offset
US20200349988A1 (en) Data transmission code and interface
US6052811A (en) Method and apparatus for locating critical speed paths in integrated circuits using JTAG protocol
US7447963B2 (en) Testing of electronic circuits
CN107544616A (zh) 用于相位对齐的2x频率时钟生成的方法和装置
US11436179B2 (en) N-channel serial peripheral communication, and related systems, methods and devices
Sawyer Source-synchronous serialization and deserialization (up to 1050 Mb/s)
KR101681736B1 (ko) 입출력 래퍼들을 갖는 반도체 장치
KR100376731B1 (ko) 서로 다른 버스 폭을 가지는 장치 사이의 데이터 정합방법 및 장치
TWI261160B (en) Method and apparatus for fine tuning clock signals of an integrated circuit
Lind Modeling, Simulation, and Injection of Camera Images/Video to Automotive Embedded ECU: Image Injection Solution for Hardware-in-the-Loop Testing
Jipa et al. GALS-SA: Synchronous-asynchronous configurable platform

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant