CN116185908A - 接口电路、存储器控制器及校正多个信号处理装置的方法 - Google Patents

接口电路、存储器控制器及校正多个信号处理装置的方法 Download PDF

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CN116185908A CN202210655795.4A CN202210655795A CN116185908A CN 116185908 A CN116185908 A CN 116185908A CN 202210655795 A CN202210655795 A CN 202210655795A CN 116185908 A CN116185908 A CN 116185908A
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Abstract

本发明涉及接口电路、存储器控制器及用以校正于一存储器控制器的一接口电路内的多个信号处理装置的方法。该方法包括：于一链接程序中与一主机装置协商接口电路于一校正程序中的一运作模式；以及于校正程序中校正第一信号处理装置的一特性值与第二信号处理装置的一特性值，其中第一信号处理装置配置于一接收信号处理路径上用以处理一接收信号，第二信号处理装置配置于一传送信号处理路径上用以处理一传送信号，并且接口电路于校正程序中根据该运作模式运作。

Description

接口电路、存储器控制器及校正多个信号处理装置的方法
技术领域
本发明有关于一种用以校正高速通讯系统内的一接口电路的校正方法。
背景技术
串行器-解串器(Serializer-Deserializer，缩写为SerDes)是常用于高速通讯以补偿有限输入/输出的一对功能块。串行器-解串器在每个方向的串行和并行接口之间转换数据。串行器-解串器的主要用途是通过单条线路或差动对提供数据传输，以最大限度地减少输入/输出针脚和互连逻辑的数量。
串行器-解串器运作于高频。然而，高频信号传输对于频率或电压的抖动(jitter)容忍度低。因此，若串行器-解串器内的信号处理元件的特性值产生偏移，此偏移可能产生不乐见的频率或电压的抖动，而频率或电压的抖动将可能进一步对串行器-解串器的信号处理造成致命错误(fetal error)。一旦发生致命错误，便必须将系统断电或重置，因而成为严重的问题。
为避免高速通讯系统发生致命错误，需要一种用以校正高速通讯系统内包含串行器-解串器的一接口电路的校正方法。
发明内容
本发明之一目的在于提供一种用以校正高速通讯系统内包含串行器-解串器的一接口电路的校正方法，藉由校正接口电路内的信号处理元件的特性值偏移避免频率或电压产生抖动，以防止高速通讯系统发生致命错误。
根据本发明的一实施例，一种接口电路包括第一信号处理装置、第二信号处理装置与校正装置。第一信号处理装置配置于接收信号处理路径上用以处理一接收信号。第二信号处理装置配置于传送信号处理路径上用以处理一传送信号。校正装置耦接第一信号处理装置与第二信号处理装置，用以于一校正程序中校正第一信号处理装置的一特性值与第二信号处理装置的一特性值。第一信号处理装置耦接至一外部信号接收路径与一内部信号接收路径，并且用以于校正程序中依序处理接收自外部信号接收路径的接收信号与接收自内部信号接收路径的接收信号。第二信号处理装置透过内部信号接收路径耦接至第一信号处理装置，并且用以校正程序中将传送信号提供给第一信号处理装置。
根据本发明的另一实施例，一种存储器控制器，耦接于一存储器装置用以控制该存储器装置的存取，并且包括一接口电路。接口电路耦接一主机装置，用以与主机装置沟通。接口电路包括第一信号处理装置、第二信号处理装置与校正装置。第一信号处理装置配置于一接收信号处理路径上用以处理一接收信号。第二信号处理装置配置于一传送信号处理路径上用以处理一传送信号。校正装置耦接第一信号处理装置与第二信号处理装置，用以于一校正程序中校正第一信号处理装置的一特性值与第二信号处理装置的一特性值。第一信号处理装置耦接至一外部信号接收路径与一内部信号接收路径，并且用以于校正程序中依序处理接收自外部信号接收路径的接收信号与接收自内部信号接收路径的接收信号。第二信号处理装置透过内部信号接收路径耦接至第一信号处理装置，并且用以校正程序中将传送信号提供给第一信号处理装置。
根据本发明的另一实施例，一种方法，用以校正于一存储器控制器的一接口电路内的多个信号处理装置，其中存储器控制器耦接一存储器装置，用以控制存储器装置的存取，并且存储器控制器包含于一数据储存装置内，数据储存装置耦接一主机装置，该方法包括：于一链接程序中与主机装置协商接口电路于一校正程序中的一运作模式；以及于校正程序中校正一第一信号处理装置的一特性值与一第二信号处理装置的一特性值，其中第一信号处理装置配置于一接收信号处理路径上用以处理一接收信号，第二信号处理装置配置于一传送信号处理路径上用以处理一传送信号，并且其中接口电路于校正程序中根据运作模式运作。
附图说明
图1显示根据本发明的一实施例所述的数据储存装置的方块图范例。
图2显示根据本发明的一实施例所述的接口电路方块图。
图3显示根据本发明的一实施例所述的信号处理电路的范例方块图。
图4显示根据本发明的一实施例所述的校正装置的一方块图范例。
图5显示根据本发明的一实施例所述的由校正装置控制的一校正程序的范例流程图。
图6显示根据本发明的一实施例所述的用以校正于一存储器控制器的一接口电路内的多个信号处理装置的方法的范例流程图。
图7显示根据本发明的一实施例所述的由节点A装置与节点B装置所执行的链接程序的范例流程图。
图8显示根据本发明的一实施例所述的能力指示命令的数据结构范例。
图9显示根据本发明的一实施例所述的于待测装置自动模式中由待测装置所传送的传送信号的波型范例以及由待测装置所接收到的接收信号的波型范例。
图10显示根据本发明的一实施例所述的于主机与装置互动模式中装置的传送信号与接收信号的波型范例以及主机的传送信号与接收信号的波型范例。
图11显示根据本发明的一实施例所述的于主机初始调整模式中装置的传送信号与接收信号的波型范例以及主机的传送信号与接收信号的波型范例。
图12显示根据本发明的一实施例所述的于装置初始调整模式中装置的传送信号与接收信号的波型范例以及主机的传送信号与接收信号的波型范例。
【符号说明】
100:数据储存装置
110:存储器控制器
112:微处理器
112C:程序码
112M:只读存储器
114:存储器接口
116:缓冲存储器
118:主机接口
120:存储器装置
130,240:主机装置
132:编码器
134:解码器
200:接口电路
210,220,230,300:信号处理电路
301:接收电路
302:等化电路
303:接收数据缓冲电路
304:解码器电路
305:传送数据缓冲电路
306:串行器
307:摆幅控制电路
308:传送电路
309:低压差稳压器电路
310:能隙滤波器电路
311:频率合成电路
312:外部信号接收路径
313:内部信号接收路径
330,400:校正装置
410:触发检测电路
420:控制电路
430:探查电路
Adjust_RX_Equalization,Adjust_TX_Swing:操作
ADAPT,ADAPT_1,ADAPT_2:适配周期
ESC_PA,ESCParam_PA,MaxHS,PACP_BEGIN,PACP_FunctionID,RxHSG4PrepareLength,RxHSG4SyncLength,RxHsAdaptResfresh,RxHsAdaptInitial:能力参数
PACP_CAP_ind,PACP_CAP_EXT1_ind,PACP_CAP_EXT2_ind:能力指示命令
TADAPT:适配周期所对应的时间区间
TRG_UPR 0,TRG_UPR 1,TRG_UPR 2:触发事件讯息
具体实施方式
在下文中，描述了许多具体细节以提供对本发明实施例的透彻理解。然而，本领域技术人员仍将理解如何在缺少一个或多个具体细节或依赖于其他方法、元件或材料的情况下实施本发明。在其他情况下，未详细示出或描述公知的结构、材料或操作，以避免模糊本发明的主要概念。
在整个说明书中对“一实施例”或“一范例”的引用意味着结合该实施例或范例所描述的特定特征、结构或特性包括于本发明的多个实施例的至少一个实施例中。因此，贯穿本说明书在各个地方出现的短语“于本发明的一实施例中”、“根据本发明的一实施例”、“于一范例中”或“根据本发明的一范例”不一定都指到相同的实施例或范例。此外，特定特征、结构或特性可以在一个或多个实施例或范例中以任何合适的组合和/或子组合进行结合。
此外，为让本发明的目的、特征和优点能更明显易懂，下文特举出本发明的具体实施例，并配合附图，作详细说明如下。目的在于说明本发明的精神而非用以限定本发明的保护范围，应理解下列实施例可经由软体、硬体、韧体、或上述任意组合来实现。
图1显示根据本发明的一实施例所述的数据储存装置的方块图范例。数据储存装置100可包括一存储器装置120与一存储器控制器110。存储器控制器110用以存取(Access)存储器装置120及控制存储器装置120的运作。存储器装置120可为一非挥发性(non-volatile，缩写为NV)存储器装置(例如，一快闪存储器(flash memory))，并且可包括一或多个记忆元件(例如，一或多个快闪存储器晶粒、一或多个快闪存储器晶片、或其他类似元件)。
数据储存装置100可耦接至一主机装置130。主机装置130可至少包括一处理器、一电源电路、以及至少一随机存取存储器(Random Access Memory，缩写为RAM)，例如至少一动态随机存取存储器(Dynamic RAM，缩写为DRAM)、至少一静态随机存取存储器(StaticRAM，缩写为SRAM)等(以上未示于图1)。处理器与随机存取存储器可透过一总线彼此相互连接，并且可耦接至电源电路以取得电源。处理器可控制主机装置130的运作。电源电路可将电源供应至处理器、随机存取存储器以及数据储存装置100，例如，电源电路可输出一或多个驱动电压至数据储存装置100。数据储存装置100可自主机装置130取得所述驱动电压作为数据储存装置100的电源，并且为主机装置130提供储存空间。
根据本发明的一实施例，主机装置130可对数据储存装置100发出指令，例如，读取指令或写入指令，用以存取存储器装置120所储存的数据，或者主机装置130可对数据储存装置100发出指令以进一步控制、管理数据储存装置100。
根据本发明的一实施例，存储器控制器110可包括一微处理器112、一只读存储器(Read Only Memory，缩写为ROM)112M、一存储器接口114、一缓冲存储器116、与一主机接口118。只读存储器112M用以储存程序码112C。而微处理器112则用来执行程序码112C以控制对存储器装置120的存取。程序码112C可包括一或多个程序模块，例如启动载入(bootloader)程序码。当数据储存装置100自主机装置130取得电源时，微处理器112可藉由执行程序码112C执行数据储存装置100的一初始化程序。于初始化程序中，微处理器112可自存储器装置120载入一组系统内编程(In-System Programming，缩写为ISP)程序码(未示于图1)。微处理器112可执行该组系统内编程程序码，使得数据储存装置100可具备各种功能。根据本发明的一实施例，该组系统内编程程序码可包括，但不限于：一或多个与存储器存取(例如，读取、写入与抹除)相关的程序模块，例如一读取操作模块、一查找表格模块、一损耗均衡(wear leveling)模块、一读取刷新(read refresh)模块、一读取回收(read reclaim)模块、一垃圾回收模块、一非预期断电恢复(Sudden Power Off Recovery，缩写为SPOR)模块、以及一不可更正错误更正码(Uncorrectable Error Correction Code，缩写为UECC)模块，其分别被提供用以执行对应的读取、查找表格、损耗均衡、读取刷新、读取回收、垃圾回收、非预期断电恢复以及对检测到的UECC错误进行错误处理等操作。
存储器接口114可包括一编码器132与一解码器134。编码器132用以编码要被写入存储器装置120的数据，例如，执行ECC编码。解码器134用以解码自存储器装置120读出的数据。
于典型状况下，存储器装置120包含了多个记忆元件，例如多个快闪存储器晶粒或多个快闪存储器晶片，各记忆元件可包含多个存储器区块(Block)。存储器控制器110对存储器装置120进行抹除数据运作以区块为单位来进行。另外，一存储器区块可记录(包含)特定数量的数据页(Page)，例如，实体数据页，其中存储器控制器110对存储器装置120进行写入数据的运作以一数据页为单位来进行写入。
实作上，存储器控制器110可利用其本身内部的元件来进行诸多控制运作，例如：利用存储器接口114来控制存储器装置120的存取运作(尤其是对至少一存储器区块或至少一数据页的存取运作)、利用缓冲存储器116进行所需的缓冲处理、以及利用主机接口118来与主机装置130沟通。
在一实施例中，存储器控制器110透过主机接口118并使用一标准通讯协定与主机装置130沟通。举例而言，上述的标准通讯协定包含(但不限于)：通用序列总线(USB)标准、SD接口标准、超高速一代(Ultra High Speed-I，缩写为UHS-I)接口标准、超高速二代(Ultra High Speed-II，缩写为UHS-II)接口标准、CF接口标准、MMC接口标准、eMMC接口标准、UFS接口标准、高技术组态(Advanced Technology Attachment，缩写为ATA)标准、序列高技术组态(Serial ATA，缩写为SATA)标准、快捷外设互联标准(Peripheral ComponentInterconnect Express，缩写为PCI-E)标准、并列先进附件(Parallel AdvancedTechnology Attachment，缩写为PATA)标准等。
在一实施例中，用以提供数据缓冲的缓冲存储器116以随机存取存储器来实施。例如，缓冲存储器116可以是静态随机存取存储器，但本发明亦不限于此。于其他实施例中，缓冲存储器116可以是动态随机存取存储器。
在一实施例中，数据储存装置100可以是可携式存储器装置(例如：符合SD/MMC、CF、MS、XD标准的记忆卡、USB随身碟等装置)，且主机装置130为一可与数据储存装置连接的电子装置，例如手机、笔记型电脑、桌上型电脑…等等。而在另一实施例中，数据储存装置100可以是固态硬碟或符合UFS或eMMC规格的嵌入式储存装置，并且可被设置在一电子装置中，例如设置在手机、笔记型电脑、桌上型电脑之中，而此时主机装置130可以是该电子装置的一处理器。
根据本发明的一实施例，存储器控制器110的主机接口118可包括一串行器-解串器(Serializer-Deserializer，缩写为SerDes)，用以处理接收自主机装置的一接收信号与传送至主机装置的一传送信号，以实现数据储存装置100与主机装置130之间的高速数据传输。
图2显示根据本发明的一实施例所述的接口电路方块图。根据本发明的一实施例，接口电路200可以是一主机接口，配置于一既定装置(例如，一数据储存装置)与一主机装置240之间，使主机装置240与既定装置可透过接口电路200相互沟通，并传送数据信号与控制信号等。根据本发明的一实施例，接口电路200可以是图2所示的配置于存储器控制器110内的主机接口118。
接口电路200可包括依循不同层通讯协定运作的信号处理电路210、220与230。信号处理电路210可以是物理层信号处理电路，用以依循物理层通讯协定处理接收自主机装置240的一接收信号与传送至该主机装置240的一传送信号。例如，信号处理电路210可对接收信号与传送信号执行放大或衰减、模拟-数字转换、混频、基本的编码或解码、以及物理层的封包拆解等操作。
信号处理电路220可以是通讯协定层信号处理电路，用以依循较物理层更上层的通讯协定对传送信号与接收信号执行对应的信号处理。例如，信号处理电路220可依循行动工业处理器接口(Mobile Industry Processor Interface，MIPI)联盟所开发的统一协定(Unified Protocol，简称UniPro)对传送信号与接收信号执行对应的信号处理。信号处理电路220内部可再细分为多个层信号处理电路，例如，与物理层信号处理电路相接的一物理适配(Physical Adapter，缩写PA)层信号处理电路，以及其他较PA层更上层的信号处理电路。信号处理电路230可以是应用层信号处理电路，用以依循较物理层与通讯协定层更上层的应用层的通讯协定执行信号处理。
于本发明的实施例中，信号处理电路210可以是一串行器-解串器(Serializer-Deserializer，缩写为SerDes)或者是SerDes的物理层信号处理电路，用以实现前述既定装置与主机装置之间高速的数据与信号传输。
图3显示根据本发明的一实施例所述的信号处理电路的范例方块图。于此实施例中，信号处理电路300可为配置于一接口电路内的一物理层信号处理电路，例如，一存储器控制器的主机接口内的物理层信号处理电路，或者信号处理电路300可为一串行器-解串器(Serializer-Deserializer，缩写为SerDes)，或者是配置于一存储器控制器内的一串行器-解串器的物理层信号处理电路，用以处理接收到的接收信号及将被传送的传送信号。
信号处理电路300可包括多个信号处理装置与一校正装置330，校正装置330耦接多个信号处理装置，用以于一校正程序中依序校正各信号处理装置的一特性值。信号处理电路300内的信号处理装置可包括:一接收电路301、一等化电路302、一接收数据缓冲电路303、一解码器电路304、一传送数据缓冲电路305、一串行器(Serializer)306、一摆幅控制电路307、一传送电路308、一低压差稳压器(Low DropOut Regulator)电路309、一能隙滤波器(bandgap filter)电路310以及一频率合成电路311。
值得注意的是，图3为一简化的信号处理电路示意图，其中仅显示出与本发明相关的元件。孰悉此技艺者均可理解，一物理层信号处理电路也可包含许多未示于图3的元件，以实施对应的物理层信号处理的功能。
于接收信号处理路径上，接收电路301用以自外部信号接收路径312或内部信号接收路径313接收信号。等化电路302用以对自接收电路301接收到的接收信号执行等化处理。于本发明的实施例中，由于等化电路302透过接收电路301耦接至外部信号接收路径312与内部信号接收路径313，等化电路302可对由接收电路301自外部信号接收路径312接收到的接收信号执行等化处理，也可对由接收电路301自内部信号接收路径313接收到的接收信号执行等化处理。
等化电路302可包括一连续时间线性等化器(Continuous Time LinearEqualizer，缩写CTLE)、一时脉数据回复(Clock Data Recovery，缩写CDR)电路以及一解串器(Deserializer)(未示于图3)。连续时间线性等化器用以对接收信号执行等化处理，其中接收信号为一串行信号。时脉数据回复电路用于根据接收信号重新产生与传送端同步的时脉信号，以及尝试根据时脉信号准确地回复接收信号内所带的数据信号内容。解串器用以将串行(Serial)的数据信号转换为并行(Parallel)的数据信号，并用以将数据信号输出，其中数据信号透过多个总线平行地被传输。接收数据缓冲电路303用以缓存由等化电路302输出的接收数据。解码器电路304用以对接收数据进行解码操作。解码后的接收数据会进一步被提供至更上层的信号处理电路，例如前述的物理适配层信号处理电路。
于传送信号处理路径上，传送数据缓冲电路305用以缓存来自上层的信号处理电路所提供的传送数据，其可以是并行(Parallel)的数据信号。串行器306用以将并行的数据信号转换为串行(Serial)的数据信号。摆幅控制电路307用以控制传送信号的摆幅，例如，调整传送信号的电压至适当的位准。传送电路308用以将传送信号传送出去，例如，传送至主机装置。
除上述传送信号处理路径与接收信号处理路径上的信号处理装置外，信号处理电路300也包括一些共用电路，用以提供其他信号处理装置所需的频率、电流、电压、及/或电源等。低压差稳压器309用以提供稳定的电压信号。例如，提供稳定的电压信号给能隙滤波器电路310。能隙滤波器电路310用以过滤电压杂讯，以提供干净的电压信号给其他信号处理装置(如图中细虚线所示)。频率合成电路311用以产生信号处理电路300内部所需的时脉信号，并将时脉信号提供给其他信号处理装置(如图中粗虚线所示)。于本发明的一实施例中，频率合成电路311可由一锁相回路(Phase Locked Loop，缩写为PLL)实施，用以产生一震荡信号提供作为信号处理电路300内部所需的时脉信号。
根据本发明的一实施例，校正装置330用以于一校正程序中依序校正多个信号处理装置(例如，至少一第一信号处理装置与一第二信号处理装置)的一特性值。此外，根据本发明的一实施例，校正程序可响应于由主机装置，例如，耦接至数据储存装置100的主机装置130或耦接至接口电路200的主机装置240，所发出的一动力模式改变(Power ModeChange)请求被触发。
图4显示根据本发明的一实施例所述的校正装置的一方块图范例。校正装置400可包括一触发检测电路410、一控制电路420与一探查电路430。触发检测电路410用以检测是否校正程序被上层信号处理电路触发。根据本发明的一实施例，触发检测电路410可藉由检测物理适配层信号处理电路(例如，前述信号处理电路220内部的物理适配层信号处理电路)是否发出一触发信号来检测是否校正程序被上层信号处理电路触发。
根据本发明的一实施例，当接收到由主机装置所发出的动力模式改变请求(例如，动力模式改变请求PACP_PWR_REQ)，物理适配层信号处理电路可进一步检测是否适配等化(adapt equalization)的启用有被指示于动力模式改变请求中。主机装置可将适配等化的启用及其参数(例如，适配长度、适配范围、适配周期等)的相关资讯承载于动力模式改变请求中。当动力模式改变请求中指示了启用适配等化，物理适配层信号处理电路可传送一触发讯息至校正装置400。响应于触发讯息的接收，触发检测电路410可通知控制电路420开始执行校正程序。因此，于本发明的实施例中，当适配等化的启用被指示于动力模式改变请求中时，可触发校正程序。
需注意的是，于本发明的实施例中，校正程序可以是先进的或改良的适配等化。于校正程序中，校正装置(例如，校正装置330或400)可校正配置于接收信号处理路径上用以处理接收信号的第一信号处理装置的一特性值，也可校正配置于传送信号处理路径上用以处理传送信号的第二信号处理装置的一特性值。于本发明的实施例中，可于校正程序中被校正的第一信号处理装置可以是图3所示的等化电路302，并且可于校正程序中被校正的第二信号处理装置可以是图3所示的摆幅控制电路307。
控制电路420耦接至触发检测电路410与探查电路430，用以响应于触发检测电路410的通知于一或多个适配周期中开始校正程序。探查电路430耦接控制电路420与信号处理电路内的至少第一信号处理装置与第二信号处理装置，并且依序探查与其耦接的信号处理装置，以产生对应的探查结果。取得的探查结果可依序被提供给控制电路420，使控制电路420于校正程序中依序调整各信号处理装置的一特性值。
根据本发明的第一实施例，探查电路430可包括一模拟至数字转换器(analog-to-digital converter，缩写为ADC)电路，用以依序探测信号处理电路的一些参数，例如，一电压源目前的电压位准、一接地电压目前的电压位准、以及需被校正的信号处理装置的参数。探查这些信号处理装置的参数的顺序可根据接口电路于校正程序被配置的运作模式(以下段落将针对运作模式做详细介绍)被弹性地设计。因此，于本发明的第一实施例中，探查电路430内的ADC电路可由需被校正的信号处理装置所共用。
根据本发明的第二实施例，探查电路430可包括多个ADC电路，并且需被校正的各信号处理装置可被分配一专属的ADC电路，用以探查对应的参数。此外，至少一ADC电路可被安排用以探查将被提供做为参考电压的一电压源目前的电压位准以及接地电压目前的电压位准。
如上所述，于本发明的实施例中，于校正程序中被校正的第一信号处理装置可以是图3中的等化电路302，而于校正程序中被校正的第二信号处理装置可以是图3中的摆幅控制电路307。
关于等化电路302，于校正程序中，探查电路430可探查由等化电路302所输出的数据信号的电压位准、将探查到的电压位准的数值，其为模拟数值，转换为数字数值(亦称数字探查值)，并且以这些数字探查值作为探查结果提供给控制电路420。
关于摆幅控制电路307，于校正程序中，探查电路430可探查由摆幅控制电路307所输出的传送信号的电压位准、将探查到的电压位准的数值，其为模拟数值，转换为数字数值(亦称数字探查值)，并且以这些数字探查值作为探查结果提供给控制电路420。
根据本发明的一实施例，摆幅控制电路307透过传送电路308、内部信号接收路径313以及接收电路301耦接至等化电路302。于校正程序中，由摆幅控制电路307所输出的传送信号可透过内部信号接收路径313被提供至等化电路302，用以执行内部回路校正。
图5显示根据本发明的一实施例所述的由校正装置控制的一校正程序的范例流程图。于步骤S501中，触发检测电路410可运作于待命状态，以检测或确认物理适配层信号处理电路是否发出一触发信号。当触发检测电路410于步骤S502中确认已检测到或发现触发信号，触发检测电路410可通知控制电路420开始执行校正程序。
于开始校正程序前，控制电路420可先判断接口电路(或者，包含接口电路的数据处理装置或存储器控制器)被配置哪个运作模式。于步骤S503，控制电路420可判断目前配置给接口电路的运作模式是否为待测装置(Device Under Test，缩写为DUT)自动(auto)模式。若配置给接口电路的运作模式为待测装置自动模式，控制电路420可先于步骤S504中执行内部回路校正，用以透过内部信号接收路径313校正由摆幅控制电路307所输出的传送信号的传送摆幅电压以及校正等化电路302的等化参数(即，校正接收等化(RXEqualization))，接着于步骤S505中执行外部回路校正，用以透过外部信号接收路径312校正等化电路302的等化参数。
若配置给接口电路的运作模式并非待测装置自动模式，控制电路420可于步骤S506中进一步判断目前配置给接口电路的运作模式是否为一主机与装置互动模式。若目前配置给接口电路的运作模式为主机与装置互动模式，控制电路420可先于步骤S504中执行内部回路校正，接着于步骤S505中执行外部回路校正。
若配置给接口电路的运作模式并非主机与装置互动模式，控制电路420可于步骤S507中进一步判断目前配置给接口电路的运作模式是否为一装置初始调整模式。若目前配置给接口电路的运作模式为装置初始调整模式，则控制电路420可先于步骤S504中执行内部回路校正，接着于步骤S505中执行外部回路校正。
若配置给接口电路的运作模式并非装置初始调整模式，控制电路420可于步骤S508中进一步判断目前配置给接口电路的运作模式是否为一主机初始调整模式。若目前配置给接口电路的运作模式为主机初始调整模式，则控制电路420可先于步骤S509中执行外部回路校正，接着于步骤S510中执行内部回路校正。若目前配置给接口电路的运作模式并非主机初始调整模式，则控制电路420可仅于步骤S505中执行外部回路校正。
根据发明的一实施例，校正装置(例如，校正装置330、400)于校正程序中可根据接口电路的前述运作模式运作，并且接口电路可于一链接(link up)程序中与主机装置(例如，主机装置130、240)协商运作模式。
图6显示根据本发明的一实施例所述的用以校正于一存储器控制器的一接口电路内的多个信号处理装置的方法的范例流程图。本发明所提出的校正方法包含以下步骤：
步骤S602:于一链接程序中与主机装置协商接口电路于校正程序中的一运作模式。
步骤S604:于校正程序中根据运作模式校正第一信号处理装置的一特性值与第二信号处理装置的一特性值。
于本发明的实施例中，于步骤S604中根据运作模式所执行的校正的详细流程可参考图5所示的范例流程。
图7显示根据本发明的一实施例所述的由节点A装置(例如，一主机装置)与节点B装置(例如，一数据储存装置或接口电路)所执行的链接程序的范例流程图。于链接程序中，节点A装置与节点B装置尝试相互链接，例如，于链接启动阶段0～4传送触发事件讯息TRG_UPR 0、TRG_UPR 1、TRG_UPR 2等。于链接上彼此后，节点A装置与节点B装置之间会交换能力资讯。根据本发明的一实施例，能力资讯可藉由一或多个能力指示命令被交换于节点A装置与节点B装置之间。例如，图7中所示的能力指示命令PACP_CAP_ind、PACP_CAP_EXT1_ind与PACP_CAP_EXT2_ind。根据本发明的一实施例，有关于一节点装置所支援的运作模式的资讯可被承载于能力指示命令PACP_CAP_EXT2_ind之中。在交换过节点装置所支援的运作模式的资讯后，主机装置可根据交换的能力资讯做出最终决定，以决定出要为接口电路配置哪个运作模式。
图8显示根据本发明的一实施例所述的能力指示命令PACP_CAP_EXT2_ind的数据结构范例。能力指示命令可包括多个栏位，用以承载对应的装置的能力资讯，例如，图8中所示的与物理适配相关的能力参数(及对应的设定值)：ESC_PA、EscParam_PA、PACP_BEGIN、PACP_FunctionID等、高速(High Speed，缩写为HS)模式下相关的能力参数：MaxHS、RxHsG4PrepareLength、RxHsG4SyncLength、RxHsAdaptResfresh、RxHsAdaptInitial等。根据本发明的一实施例，由主机装置及/或接口电路所支援的运作模式，及/或由主机装置决定并配置的运作模式的资讯可被承载于能力指示命令PACP_CAP_EXT2_ind的保留(Reserved)栏位，例如，图8所示的参数AdMod。根据本发明的一实施例，参数AdMod的有效属性值的列举可包括00、01、10、11，其中数值00可代表待测装置自动(DUT auto)模式，数值01可代表主机与装置互动模式，数值10可代表主机初始调整模式，数值11可代表装置初始调整模式。通讯协定层信号处理电路(例如，信号处理电路220)可自接收到的能力指示命令中取得被配置的运作模式的相关资讯，并且可将被配置的运作模式的相关资讯(或者，于校正程序中要执行的对应操作)提供给物理层信号处理电路(例如，信号处理电路210)。
根据本发明的一实施例，于待测装置自动模式中，待测装置于适配周期的前半段执行内部回路校正，以透过内部信号接收路径313(即，内部回路)校正传送摆幅电压(例如，传送信号的电压位准)以及校正接收等化(例如，等化电路302所使用的参数)，并且于适配周期的后半段执行外部回路校正，用以透过外部信号接收路径312(即，外部回路)校正接收等化。
需注意的是，于本发明的实施例中，所述待测装置可以是主机装置(以下将简称为主机)或配置于存储器控制器或数据储存装置内的接口电路(以下将简称为装置)。此外，需注意的是，由于包含主机与装置的数据储存系统为对称的系统，主机内的接口电路的设计以及装置内的接口电路的设计可大体相同。因此，取决于主机与装置被配置的运作模式，此部分将于以下段落进一步说明，主机与装置可单独地或共同于适配周期内校正传送摆幅电压以及校正接收等化。
图9显示根据本发明的一实施例所述的于待测装置自动模式中由待测装置所传送的传送信号的波型范例(绘于上排)以及由待测装置所接收到的接收信号的波型范例(绘于下排)。如图9所示，伪随机二进制序列(pseudorandom binary sequence，缩写PRBS)PRBS9(或者，伪随机二进制序列PRBS9加上一或多个额外位元b0)被用于适配周期ADAPT的前半段(例如，适配周期ADAPT所对应的时间区间TADAPT的前半段)，使待测装置可调整或校正传送摆幅电压(例如，图中所示的操作Adjust_TX_Swing)，且待测装置可进一步利用由摆幅控制电路307所输出的传送信号透过内部回路调整或校正接收等化(例如，图中所示对应于内部回路的操作Adjust_RX_Equalization)。于适配周期ADAPT的后半段(例如，适配周期ADAPT所对应的时间区间TADAPT的后半段)，待测装置透过外部回路调整或校正接收等化(例如，图中所示对应于外部回路的操作Adjust_RX_Equalization)。
根据本发明的一实施例，于主机与装置互动模式中，主机与装置分别于适配周期ADAPT的前半段执行内部回路校正，用以透过内部回路调整或校正传送摆幅电压与接收等化，并且主机与装置分别于适配周期ADAPT的后半段执行外部回路校正，用以透过外部回路调整或校正接收等化。
图10显示根据本发明的一实施例所述的于主机与装置互动模式中由装置所传送的传送信号的波型范例(绘于第一排)、由装置所接收到的接收信号的波型范例(绘于第二排)、由主机所传送的传送信号的波型范例(绘于第三排)以及由主机所接收到的接收信号的波型范例(绘于第四排)。如图10所示，伪随机二进制序列PRBS9(或者，伪随机二进制序列PRBS9加上一或多个额外位元b0)被用于适配周期ADAPT的前半段(例如，适配周期ADAPT所对应的时间区间TADAPT的前半段)，使装置与主机可分别透过内部回路调整或校正传送摆幅电压(例如，图中所示的操作Adjust_TX_Swing)，及调整或校正接收等化(例如，图中所示对应于内部回路的操作Adjust_RX_Equalization)。于适配周期ADAPT的后半段(例如，适配周期ADAPT所对应的时间区间TADAPT的后半段)，装置与主机可分别透过外部回路调整或校正接收等化(例如，图中所示对应于外部回路的操作Adjust_RX_Equalization)。由装置/主机所输出的传送信号不仅可提供给装置/主机执行内部回路校正，亦可被提供给主机/装置执行外部回路校正。
根据本发明的一实施例，主机初始调整模式需要两个适配周期。于第一个适配周期中，主机执行内部回路校正，用以透过内部回路调整或校正传送摆幅电压与接收等化，并且同时装置执行外部回路校正，用以透过外部回路校正调整或校正接收等化。于第二个适配周期中，装置执行内部回路校正，用以透过内部回路调整或校正传送摆幅电压与接收等化，并且同时主机执行外部回路校正，用以透过外部回路调整或校正接收等化。
图11显示根据本发明的一实施例所述的于主机初始调整模式中由装置所传送的传送信号的波型范例(绘于第一排)、由装置所接收到的接收信号的波型范例(绘于第二排)、由主机所传送的传送信号的波型范例(绘于第三排)以及由主机所接收到的接收信号的波型范例(绘于第四排)。
如图11所示，装置于第一个适配周期(例如，图中所示的适配周期ADAPT_1)执行外部回路校正，用以透过外部回路调整或校正接收等化(例如，图中所示对应于外部回路的操作Adjust_RX_Equalization)，并且于第二个适配周期(例如，图中所示的适配周期ADAPT_2)执行内部回路校正，用以透过内部回路调整或校正传送摆幅电压(例如，图中所示的操作Adjust_TX_Swing)，以及调整或校正接收等化(例如，图中所示对应于内部回路的操作Adjust_RX_Equalization)。
主机于第一个适配周期(例如，图中所示的适配周期ADAPT_1)执行内部回路校正，用以透过内部回路调整或校正传送摆幅电压(例如，图中所示的操作Adjust_TX_Swing)与接收等化(例如，图中所示对应于内部回路的操作Adjust_RX_Equalization)，并且于第二个适配周期(例如，图中所示的适配周期ADAPT_2)执行外部回路校正，用以透过外部回路调整或校正接收等化(例如，图中所示对应于外部回路的操作Adjust_RX_Equalization)。因此，于主机初始调整模式，主机端可先执行内部回路校正，再执行外部回路校正，而装置端所安排的校正顺序可与主机端相反。
根据本发明的一实施例，装置初始调整模式需要两个适配周期。于第一个适配周期中，装置执行内部回路校正，用以透过内部回路调整或校正传送摆幅电压与接收等化，并且同时主机执行外部回路校正，用以透过外部回路调整或校正接收等化。于第二个适配周期中，主机执行内部回路校正，用以透过内部回路调整或校正传送摆幅电压与接收等化，并且同时装置执行外部回路校正，用以透过外部回路调整或校正接收等化。
图12显示根据本发明的一实施例所述的于装置初始调整模式中由装置所传送的传送信号的波型范例(绘于第一排)、由装置所接收到的接收信号的波型范例(绘于第二排)、由主机所传送的传送信号的波型范例(绘于第三排)以及由主机所接收到的接收信号的波型范例(绘于第四排)。
如图12所示，装置于第一个适配周期(例如，图中所示的适配周期ADAPT_1)执行内部回路校正，用以透过内部回路调整或校正传送摆幅电压(例如，图中所示的操作Adjust_TX_Swing)，以及调整或校正接收等化(例如，图中所示对应于内部回路的操作Adjust_RX_Equalization)，并且于第二个适配周期(例如，图中所示的适配周期ADAPT_2)执行外部回路校正，用以透过外部回路调整或校正接收等化(例如，图中所示对应于外部回路的操作Adjust_RX_Equalization)。
主机于第一个适配周期(例如，图中所示的适配周期ADAPT_1)执行外部回路校正，用以透过外部回路调整或校正接收等化(例如，图中所示对应于外部回路的操作Adjust_RX_Equalization)，并且于第二个适配周期(例如，图中所示的适配周期ADAPT_2)执行内部回路校正，用以透过内部回路调整或校正传送摆幅电压(例如，图中所示的操作Adjust_TX_Swing)，以及调整或校正接收等化(例如，图中所示对应于内部回路的操作Adjust_RX_Equalization)。因此，于装置初始调整模式，装置端可先执行内部回路校正，再执行外部回路校正，而主机端所安排的校正顺序可与装置端相反。
需注意的是，于本发明的实施例中，对于主机初始调整模式与装置初始调整模式而言，需要两个动力模式改变请求。例如，当运作于主机初始调整模式或装置初始调整模式时，主机可发出两个动力模式改变请求，以取得两个适配周期。
此外，于本发明的实施例中，于校正程序中，例如以上所介绍的数个运作模式中，等化电路302可依序处理自外部信号接收路径312及内部信号接收路径313接收到的信号。于本发明的实施例中，校正装置330可透过一或多个开关装置(图未示)选择将接收自外部信号接收路径312的信号提供给等化电路302，或者将接收自内部信号接收路径313的信号提供给等化电路302。
于本发明的实施例中，当在校正程序，例如于图9至图12所示的适配周期，中调整或校正传送摆幅电压时，控制电路420可根据由探查电路430所提供的传送信号电压位准的探查结果与一目标传送电压位准的差值调整由摆幅控制电路307输出的传送信号的电压位准，或者，控制电路420可根据由探查电路430所探查到的由等化电路302所输出的数据信号的属性值调整由摆幅控制电路307所输出的传送信号的电压位准。例如，当等化电路302所输出的数据信号被判断为无法识别的，或者等化电路302无法透过内部信号接收路径313成功接收由摆幅控制电路307所提供的传送信号时，控制电路420可因为原始的设定似乎不足以使等化电路302能够成功接收和/或回复数据，而决定提高由摆幅控制电路307输出的传送信号的电压位准。
于本发明的实施例中，当在校正程序，例如于图9至图12所示的适配周期，中调整或校正接收等化时，控制电路420可根据由探查电路430所提供的探查结果调整等化电路302的等化参数。例如，控制电路420可为由等化电路302输出并由探查电路430所探查的数据信号的电压位准产生对应的眼图，并且根据眼图调整等化参数。例如，直到呈现出清晰的眼图前，控制电路420可持续根据由探查电路430所提供的探查结果建立起的眼图内容适应性地调整连续时间线性等化器(CTLE)的增益值。需注意的是，控制电路420也可以类似方式根据眼图内容调整由摆幅控制电路307输出的传送信号的电压位准。
藉由在校正程序中应用本发明所提出的用以校正于接口电路内的多个信号处理装置的校正方法，可准确地校正串行器-解串器内的信号处理装置的特性值，其中相较于既有的适配等化，本发明所提出的适配等化操作是相对先进的或改良过的适配等化，因而可藉此有效避免信号处理装置因特性值的偏差或偏移而产生的频率或电压抖动，以防止高速通讯系统发生致命错误。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (17)

1.一种接口电路，包括：
一第一信号处理装置，配置于一接收信号处理路径上用以处理一接收信号；
一第二信号处理装置，配置于一传送信号处理路径上用以处理一传送信号；以及
一校正装置，耦接该第一信号处理装置与该第二信号处理装置，用以于一校正程序中校正该第一信号处理装置的一特性值与该第二信号处理装置的一特性值，
其中该第一信号处理装置耦接至一外部信号接收路径与一内部信号接收路径，并且用以于该校正程序中依序处理接收自该外部信号接收路径的该接收信号与接收自该内部信号接收路径的该接收信号，并且
其中该第二信号处理装置透过该内部信号接收路径耦接至该第一信号处理装置，并且用以该校正程序中将该传送信号提供给该第一信号处理装置。
2.如权利要求1所述的接口电路，其特征在于，该接口电路包含于一数据储存装置内，并且该校正程序响应于由耦接该数据储存装置的一主机装置所发出的一动力模式改变(Power Mode Change)请求被触发。
3.如权利要求2所述的接口电路，其特征在于，当一适配等化(adapt equalization)的启用被指示于该动力模式改变请求中时，该校正程序被触发。
4.如权利要求2所述的接口电路，其特征在于，该校正装置于该校正程序中更根据该接口电路的一运作模式运作，并且该接口电路于一链接程序中与该主机装置协商该运作模式。
5.如权利要求4所述的接口电路，其特征在于，于该链接程序中，该运作模式透过至少一个能力指示命令被协商。
6.如权利要求1所述的接口电路，其特征在于，还包括：
一串行器-解串器(Serializer-Deserializer)物理层信号处理电路，其中该第一信号处理装置、该第二信号处理装置与该校正装置包含于该串行器-解串器物理层信号处理电路中。
7.一种存储器控制器，耦接于一存储器装置用以控制该存储器装置的存取，包括：
一接口电路，耦接一主机装置，用以与该主机装置沟通，其中该接口电路包括：
一第一信号处理装置，配置于一接收信号处理路径上用以处理一接收信号；
一第二信号处理装置，配置于一传送信号处理路径上用以处理一传送信号；以及
一校正装置，耦接该第一信号处理装置与该第二信号处理装置，用以于一校正程序中校正该第一信号处理装置的一特性值与该第二信号处理装置的一特性值，
其中该第一信号处理装置耦接至一外部信号接收路径与一内部信号接收路径，并且用以于该校正程序中依序处理接收自该外部信号接收路径的该接收信号与接收自该内部信号接收路径的该接收信号，并且
其中该第二信号处理装置透过该内部信号接收路径耦接至该第一信号处理装置，并且用以该校正程序中将该传送信号提供给该第一信号处理装置。
8.如权利要求7所述的存储器控制器，其特征在于，该校正程序响应于由该主机装置所发出的一动力模式改变请求被触发。
9.如权利要求8所述的存储器控制器，其特征在于，当一适配等化(adaptequalization)的启用被指示于该动力模式改变请求中时，该校正程序被触发。
10.如权利要求7所述的存储器控制器，其特征在于，该校正装置于该校正程序中根据该接口电路的一运作模式运作，并且该接口电路于一链接程序中与该主机装置协商该运作模式。
11.如权利要求10所述的存储器控制器，其特征在于，于该链接程序中，该运作模式透过至少一个能力指示命令被协商。
12.如权利要求1所述的接口电路，其特征在于，还还包括：
一串行器-解串器(Serializer-Deserializer)物理层信号处理电路，其中该第一信号处理装置、该第二信号处理装置与该校正装置包含于该串行器-解串器物理层信号处理电路中。
13.一种方法，用以校正于一存储器控制器的一接口电路内的多个信号处理装置，其中该存储器控制器耦接一存储器装置，用以控制该存储器装置的存取，并且该存储器控制器包含于一数据储存装置内，该数据储存装置耦接一主机装置，该方法包括：
于一链接程序中与该主机装置协商该接口电路于一校正程序中的一运作模式；以及
于该校正程序中校正一第一信号处理装置的一特性值与一第二信号处理装置的一特性值，其中该第一信号处理装置配置于一接收信号处理路径上用以处理一接收信号，该第二信号处理装置配置于一传送信号处理路径上用以处理一传送信号，并且
其中该接口电路于该校正程序中根据该运作模式运作。
14.如权利要求13所述的方法，其特征在于，于该校正程序响应于由该主机装置所发出的一动力模式改变请求被触发。
15.如权利要求13所述的方法，其特征在于，当一适配等化(adapt equalization)的启用被指示于该动力模式改变请求中时，该校正程序被触发。
16.如权利要求13所述的方法，其特征在于，于该链接程序中，该运作模式透过至少一个能力指示命令被协商。
17.如权利要求13所述的方法，其特征在于，于该校正程序中校正该第一信号处理装置的该特性值与该第二信号处理装置的该特性值的步骤还包括：
利用一外部信号接收路径与一内部信号接收路径校正该第一信号处理装置的该特性值，
其中该第一信号处理装置耦接该外部信号接收路径与该内部信号接收路径，用以该校正程序中依序处理接收自该外部信号接收路径的该接收信号与接收自该内部信号接收路径的该接收信号，并且
该第二信号处理装置透过该内部信号接收路径耦接该第一信号处理装置，用以该校正程序中将该传送信号提供给该第一信号处理装置。
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