TWI802335B - 介面電路、記憶體控制器及用以校正於記憶體控制器之介面電路內之複數訊號處理裝置之方法 - Google Patents

Abstract

一種用以校正於一記憶體控制器之一介面電路內之複數訊號處理裝置之方法，包括：於一鏈接程序中與一主機裝置協商介面電路於一校正程序中之一運作模式；以及於校正程序中校正第一訊號處理裝置之一特性值與第二訊號處理裝置之一特性值，其中第一訊號處理裝置配置於一接收訊號處理路徑上用以處理一接收訊號，第二訊號處理裝置配置於一傳送訊號處理路徑上用以處理一傳送訊號，並且介面電路於校正程序中根據該運作模式運作。

Description

介面電路、記憶體控制器及用以校正於記憶體控制器之介面 電路內之複數訊號處理裝置之方法

本發明係關於一種用以校正高速通訊系統內之一介面電路之校正方法。

串行器-解串器(Serializer-Deserializer，縮寫為SerDes)是常用於高速通訊以補償有限輸入/輸出的一對功能塊。串行器-解串器在每個方向的串行和並行介面之間轉換資料。串行器-解串器的主要用途是通過單條線路或差動對提供資料傳輸，以最大限度地減少輸入/輸出針腳和互連邏輯的數量。

串行器-解串器係運作於高頻。然而，高頻訊號傳輸對於頻率或電壓的抖動(jitter)容忍度低。因此，若串行器-解串器內的訊號處理元件的特性值產生偏移，此偏移可能產生不樂見的頻率或電壓的抖動，而頻率或電壓的抖動將可能進一步對串行器-解串器的訊號處理造成致命錯誤(fetal error)。一旦發生致命錯誤，便必須將系統斷電或重置，因而成為嚴重的問題。

為避免高速通訊系統發生致命錯誤，需要一種用以校正高速通訊系統內包含串行器-解串器之一介面電路的校正方法。

本發明之一目的在於提供一種用以校正高速通訊系統內包含串行器-解串器之一介面電路的校正方法，藉由校正介面電路內的訊號處理元件的特性值偏移避免頻率或電壓產生抖動，以防止高速通訊系統發生致命錯誤。

根據本發明之一實施例，一種介面電路包括第一訊號處理裝置、第二訊號處理裝置與校正裝置。第一訊號處理裝置配置於接收訊號處理路徑上用以處理一接收訊號。第二訊號處理裝置配置於傳送訊號處理路徑上用以處理一傳送訊號。校正裝置耦接第一訊號處理裝置與第二訊號處理裝置，用以於一校正程序中校正第一訊號處理裝置之一特性值與第二訊號處理裝置之一特性值。第一訊號處理裝置耦接至一外部訊號接收路徑與一內部訊號接收路徑，並且用以於校正程序中依序處理接收自外部訊號接收路徑之接收訊號與接收自內部訊號接收路徑之接收訊號。第二訊號處理裝置透過內部訊號接收路徑耦接至第一訊號處理裝置，並且用以校正程序中將傳送訊號提供給第一訊號處理裝置。

根據本發明之另一實施例，一種記憶體控制器，耦接於一記憶體裝置用以控制該記憶體裝置之存取，並且包括一介面電路。介面電路耦接一主機裝置，用以與主機裝置溝通。介面電路包括第一訊號處理裝置、第二訊號處理裝置與校正裝置。第一訊號處理裝置配置於一接收訊號處理路徑上用以處理一接收訊號。第二訊號處理裝置配置於一傳送訊號處理路徑上用以處理一傳送訊號。校正裝置耦接第一訊號處理裝置與第二訊號處理裝置，用以於一校正程序中校正第一訊號處理裝置之一特性值與第二訊號處理裝置之一特性值。第一訊號處理裝置耦接至一外部訊號接收路徑與一內部訊號接收路徑，並且用以於校正程序中依序處理接收自外部訊號接收路徑之接收訊號與接收自內部訊號接收路徑之接收訊號。第二訊號處理裝置透過內部訊號接收路徑耦接至第一訊號處理裝置，並且用以校正程序中將傳送訊號提供給第一訊號處理裝置。

根據本發明之另一實施例，一種方法，用以校正於一記憶體控制器之一介面電路內之複數訊號處理裝置，其中記憶體控制器耦接一記憶體裝置，用以控制記憶體裝置之存取，並且記憶體控制器包含於一資料儲存裝置內，資料儲存裝置耦接一主機裝置，該方法包括：於一鏈接程序中與主機裝置協商介面電路於一校正程序中之一運作模式；以及於校正程序中校正一第一訊號處理裝置之一特性值與一第二訊號處理裝置之一特性值，其中第一訊號處理裝置配置於一接收訊號處理路徑上用以處理一接收訊號，第二訊號處理裝置配置於一傳送訊號處理路徑上用以處理一傳送訊號，並且其中介面電路於校正程序中根據運作模式運作。

100:資料儲存裝置

110:記憶體控制器

112:微處理器

112C:程式碼

112M:唯讀記憶體

114:記憶體介面

116:緩衝記憶體

118:主機介面

120:記憶體裝置

130,240:主機裝置

132:編碼器

134:解碼器

200:介面電路

210,220,230,300:訊號處理電路

301:接收電路

302:等化電路

303:接收資料緩衝電路

304:解碼器電路

305:傳送資料緩衝電路

306:串行器

307:擺幅控制電路

308:傳送電路

309:低壓差穩壓器電路

310:能隙濾波器電路

311:頻率合成電路

312:外部訊號接收路徑

313:內部訊號接收路徑

330,400:校正裝置

410:觸發偵測電路

420:控制電路

430:探查電路

Adjust_RX_Equalization,Adjust_TX_Swing:操作

ADAPT,ADAPT_1,ADAPT_2:適配週期

ESC_PA,ESCParam_PA,MaxHS,PACP_BEGIN,PACP_FunctionID, RxHSG4PrepareLength,RxHSG4SyncLength,RxHsAdaptResfresh,RxHsAdaptInitial:能力參數

PACP_CAP_ind,PACP_CAP_EXT1_ind,PACP_CAP_EXT2_ind:能力指示命令

T_ADAPT:適配週期所對應的時間區間

TRG_UPR 0,TRG_UPR 1,TRG_UPR 2:觸發事件訊息

第1圖係顯示根據本發明之一實施例所述之資料儲存裝置的方塊圖範例。

第2圖係顯示根據本發明之一實施例所述之介面電路方塊圖。

第3圖係顯示根據本發明之一實施例所述之訊號處理電路之範例方塊圖。

第4圖係顯示根據本發明之一實施例所述之校正裝置之一方塊圖範例。

第5圖係顯示根據本發明之一實施例所述之由校正裝置控制之一校正程序之範例流程圖。

第6圖係顯示根據本發明之一實施例所述之用以校正於一記憶體控制器之一介面電路內之複數訊號處理裝置之方法的範例流程圖。

第7圖係顯示根據本發明之一實施例所述之由節點A裝置與節點B裝置所執行之鏈接程序的範例流程圖。

第8圖係顯示根據本發明之一實施例所述之能力指示命令之資料結構範例。

第9圖係顯示根據本發明之一實施例所述之於待測裝置自動模式中由待測裝置 所傳送之傳送訊號的波型範例以及由待測裝置所接收到的接收訊號的波型範例。

第10圖係顯示根據本發明之一實施例所述之於主機與裝置互動模式中裝置的傳送訊號與接收訊號的波型範例以及主機的傳送訊號與接收訊號的波型範例。

第11圖係顯示根據本發明之一實施例所述之於主機初始調整模式中裝置的傳送訊號與接收訊號的波型範例以及主機的傳送訊號與接收訊號的波型範例。

第12圖係顯示根據本發明之一實施例所述之於裝置初始調整模式中裝置的傳送訊號與接收訊號的波型範例以及主機的傳送訊號與接收訊號的波型範例。

在下文中，描述了許多具體細節以提供對本發明實施例的透徹理解。然而，本領域技術人員仍將理解如何在缺少一個或多個具體細節或依賴於其他方法、元件或材料的情況下實施本發明。在其他情況下，未詳細示出或描述公知的結構、材料或操作，以避免模糊本發明的主要概念。

在整個說明書中對「一實施例」或「一範例」的引用意味著結合該實施例或範例所描述的特定特徵、結構或特性係包括於本發明之多個實施例的至少一個實施例中。因此，貫穿本說明書在各個地方出現的短語「於本發明之一實施例中」、「根據本發明之一實施例」、「於一範例中」或「根據本發明之一範例」不一定都指到相同的實施例或範例。此外，特定特徵、結構或特性可以在一個或多個實施例或範例中以任何合適的組合和/或子組合進行結合。

此外，為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出本發明之具體實施例，並配合所附圖式，作詳細說明如下。目的在於說明本發明之精神而非用以限定本發明之保護範圍，應理解下列實施例可經由軟體、硬體、韌體、或上述任意組合來實現。

第1圖係顯示根據本發明之一實施例所述之資料儲存裝置的方塊圖範例。資料儲存裝置100可包括一記憶體裝置120與一記憶體控制器110。記憶體控制器110用以存取(Access)記憶體裝置120及控制記憶體裝置120之運作。記憶體裝置120可為一非揮發性(non-volatile，縮寫為NV)記憶體裝置(例如，一快閃記憶體(flash memory))，並且可包括一或多個記憶元件(例如，一或多個快閃記憶體晶粒、一或多個快閃記憶體晶片、或其他類似元件)。

資料儲存裝置100可耦接至一主機裝置130。主機裝置130可至少包括一處理器、一電源電路、以及至少一隨機存取記憶體(Random Access Memory，縮寫為RAM)，例如至少一動態隨機存取記憶體(Dynamic RAM，縮寫為DRAM)、至少一靜態隨機存取記憶體(Static RAM，縮寫為SRAM)等(以上未示於第1圖)。處理器與隨機存取記憶體可透過一匯流排彼此相互連接，並且可耦接至電源電路以取得電源。處理器可控制主機裝置130之運作。電源電路可將電源供應至處理器、隨機存取記憶體以及資料儲存裝置100，例如，電源電路可輸出一或多個驅動電壓至資料儲存裝置100。資料儲存裝置100可自主機裝置130取得所述驅動電壓作為資料儲存裝置100的電源，並且為主機裝置130提供儲存空間。

根據本發明之一實施例，主機裝置130可對資料儲存裝置100發出指令，例如，讀取指令或寫入指令，用以存取記憶體裝置120所儲存之資料，或者主機裝置130可對資料儲存裝置100發出指令以進一步控制、管理資料儲存裝置100。

根據本發明之一實施例，記憶體控制器110可包括一微處理器112、一唯讀記憶體(Read Only Memory，縮寫為ROM)112M、一記憶體介面114、一緩衝記憶體116、與一主機介面118。唯讀記憶體112M係用以儲存程式碼112C。而微處理器112則用來執行程式碼112C以控制對記憶體裝置120之存取。程式碼112C可包括一或多個程式模組，例如啟動載入(boot loader)程式碼。當資料儲存 裝置100自主機裝置130取得電源時，微處理器112可藉由執行程式碼112C執行資料儲存裝置100之一初始化程序。於初始化程序中，微處理器112可自記憶體裝置120載入一組系統內編程(In-System Programming，縮寫為ISP)程式碼(未示於第1圖)。微處理器112可執行該組系統內編程程式碼，使得資料儲存裝置100可具備各種功能。根據本發明之一實施例，該組系統內編程程式碼可包括，但不限於：一或多個與記憶體存取(例如，讀取、寫入與抹除)相關的程式模組，例如一讀取操作模組、一查找表格模組、一損耗均衡(wear leveling)模組、一讀取刷新(read refresh)模組、一讀取回收(read reclaim)模組、一垃圾回收模組、一非預期斷電恢復(Sudden Power Off Recovery，縮寫為SPOR)模組、以及一不可更正錯誤更正碼(Uncorrectable Error Correction Code，縮寫為UECC)模組，其分別被提供用以執行對應之讀取、查找表格、損耗均衡、讀取刷新、讀取回收、垃圾回收、非預期斷電恢復以及對偵測到的UECC錯誤進行錯誤處理等操作。

記憶體介面114可包括一編碼器132與一解碼器134。編碼器132用以編碼要被寫入記憶體裝置120之資料，例如，執行ECC編碼。解碼器134用以解碼自記憶體裝置120讀出之資料。

於典型狀況下，記憶體裝置120包含了多個記憶元件，例如多個快閃記憶體晶粒或多個快閃記憶體晶片，各記憶元件可包含複數個記憶體區塊(Block)。記憶體控制器110對記憶體裝置120進行抹除資料運作係以區塊為單位來進行。另外，一記憶體區塊可記錄(包含)特定數量的資料頁(Page)，例如，實體資料頁，其中記憶體控制器110對記憶體裝置120進行寫入資料之運作係以一資料頁為單位來進行寫入。

實作上，記憶體控制器110可利用其本身內部之元件來進行諸多控制運作，例如：利用記憶體介面114來控制記憶體裝置120之存取運作(尤其是對至少一記憶體區塊或至少一資料頁之存取運作)、利用緩衝記憶體116進行所需之緩 衝處理、以及利用主機介面118來與主機裝置130溝通。

在一實施例中，記憶體控制器110透過主機介面118並使用一標準通訊協定與主機裝置130溝通。舉例而言，上述之標準通訊協定包含(但不限於)：通用序列匯流排(USB)標準、SD介面標準、超高速一代(Ultra High Speed-I，縮寫為UHS-I)介面標準、超高速二代(Ultra High Speed-II，縮寫為UHS-II)介面標準、CF介面標準、MMC介面標準、eMMC介面標準、UFS介面標準、高技術組態(Advanced Technology Attachment，縮寫為ATA)標準、序列高技術組態(Serial ATA，縮寫為SATA)標準、快捷外設互聯標準(Peripheral Component Interconnect Express，縮寫為PCI-E)標準、並列先進附件(Parallel Advanced Technology Attachment，縮寫為PATA)標準等。

在一實施例中，用以提供資料緩衝之緩衝記憶體116係以隨機存取記憶體來實施。例如，緩衝記憶體116可以是靜態隨機存取記憶體，但本發明亦不限於此。於其他實施例中，緩衝記憶體116可以是動態隨機存取記憶體。

在一實施例中，資料儲存裝置100可以是可攜式記憶體裝置(例如：符合SD/MMC、CF、MS、XD標準之記憶卡、USB隨身碟等裝置)，且主機裝置130為一可與資料儲存裝置連接的電子裝置，例如手機、筆記型電腦、桌上型電腦...等等。而在另一實施例中，資料儲存裝置100可以是固態硬碟或符合UFS或eMMC規格之嵌入式儲存裝置，並且可被設置在一電子裝置中，例如設置在手機、筆記型電腦、桌上型電腦之中，而此時主機裝置130可以是該電子裝置的一處理器。

根據本發明之一實施例，記憶體控制器110的主機介面118可包括一串行器-解串器(Serializer-Deserializer，縮寫為SerDes)，用以處理接收自主機裝置之一接收訊號與傳送至主機裝置之一傳送訊號，以實現資料儲存裝置100與主機裝置130之間的高速資料傳輸。

第2圖係顯示根據本發明之一實施例所述之介面電路方塊圖。根據本發明之一實施例，介面電路200可以是一主機介面，配置於一既定裝置(例如，一資料儲存裝置)與一主機裝置240之間，使主機裝置240與既定裝置可透過介面電路200相互溝通，並傳送資料訊號與控制訊號等。根據本發明之一實施例，介面電路200可以是第1圖所示之配置於記憶體控制器110內之主機介面118。

介面電路200可包括依循不同層通訊協定運作的訊號處理電路210、220與230。訊號處理電路210可以是物理層訊號處理電路，用以依循物理層通訊協定處理接收自主機裝置240之一接收訊號與傳送至該主機裝置240之一傳送訊號。例如，訊號處理電路210可對接收訊號與傳送訊號執行放大或衰減、類比-數位轉換、混頻、基本的編碼或解碼、以及物理層的封包拆解等操作。

訊號處理電路220可以是通訊協定層訊號處理電路，用以依循較物理層更上層之通訊協定對傳送訊號與接收訊號執行對應之訊號處理。例如，訊號處理電路220可依循行動工業處理器介面(Mobile Industry Processor Interface，MIPI)聯盟所開發的統一協定(Unified Protocol，簡稱UniPro)對傳送訊號與接收訊號執行對應之訊號處理。訊號處理電路220內部可再細分為複數層訊號處理電路，例如，與物理層訊號處理電路相接之一物理適配(Physical Adapter，縮寫PA)層訊號處理電路，以及其他較PA層更上層之訊號處理電路。訊號處理電路230可以是應用層訊號處理電路，用以依循較物理層與通訊協定層更上層之應用層的通訊協定執行訊號處理。

於本發明之實施例中，訊號處理電路210可以是一串行器-解串器(Serializer-Deserializer，縮寫為SerDes)或者是SerDes的物理層訊號處理電路，用以實現前述既定裝置與主機裝置之間高速的資料與訊號傳輸。

第3圖係顯示根據本發明之一實施例所述之訊號處理電路之範例方塊圖。於此實施例中，訊號處理電路300可為配置於一介面電路內之一物理層訊 號處理電路，例如，一記憶體控制器之主機介面內的物理層訊號處理電路，或者訊號處理電路300可為一串行器-解串器(Serializer-Deserializer，縮寫為SerDes)，或者是配置於一記憶體控制器內的一串行器-解串器的物理層訊號處理電路，用以處理接收到的接收訊號及將被傳送的傳送訊號。

訊號處理電路300可包括複數訊號處理裝置與一校正裝置330，校正裝置330耦接多個訊號處理裝置，用以於一校正程序中依序校正各訊號處理裝置之一特性值。訊號處理電路300內之訊號處理裝置可包括：一接收電路301、一等化電路302、一接收資料緩衝電路303、一解碼器電路304、一傳送資料緩衝電路305、一串行器(Serializer)306、一擺幅控制電路307、一傳送電路308、一低壓差穩壓器(Low DropOut Regulator)電路309、一能隙濾波器(bandgap filter)電路310以及一頻率合成電路311。

值得注意的是，第3圖為一簡化的訊號處理電路示意圖，其中僅顯示出與本發明相關之元件。孰悉此技藝者均可理解，一物理層訊號處理電路也可包含許多未示於第3圖之元件，以實施對應之物理層訊號處理之功能。

於接收訊號處理路徑上，接收電路301用以自外部訊號接收路徑312或內部訊號接收路徑313接收訊號。等化電路302用以對自接收電路301接收到的接收訊號執行等化處理。於本發明之實施例中，由於等化電路302透過接收電路301耦接至外部訊號接收路徑312與內部訊號接收路徑313，等化電路302可對由接收電路301自外部訊號接收路徑312接收到的接收訊號執行等化處理，也可對由接收電路301自內部訊號接收路徑313接收到的接收訊號執行等化處理。

等化電路302可包括一連續時間線性等化器(Continuous Time Linear Equalizer，縮寫CTLE)、一時脈資料回復(Clock Data Recovery，縮寫CDR)電路以及一解串器(Deserializer)(未示於第3圖)。連續時間線性等化器用以對接收訊號執行等化處理，其中接收訊號為一串行訊號。時脈資料回復電路用於根據接收 訊號重新產生與傳送端同步的時脈訊號，以及嘗試根據時脈訊號準確地回復接收訊號內所帶的資料訊號內容。解串器用以將串行(Serial)的資料訊號轉換為並行(Parallel)的資料訊號，並用以將資料訊號輸出，其中資料訊號係透過多個匯流排平行地被傳輸。接收資料緩衝電路303用以緩存由等化電路302輸出的接收資料。解碼器電路304用以對接收資料進行解碼操作。解碼後的接收資料會進一步被提供至更上層之訊號處理電路，例如前述之物理適配層訊號處理電路。

於傳送訊號處理路徑上，傳送資料緩衝電路305用以緩存來自上層之訊號處理電路所提供的傳送資料，其可以是並行(Parallel)的資料訊號。串行器306用以將並行的資料訊號轉換為串行(Serial)的資料訊號。擺幅控制電路307用以控制傳送訊號的擺幅，例如，調整傳送訊號的電壓至適當的位準。傳送電路308用以將傳送訊號傳送出去，例如，傳送至主機裝置。

除上述傳送訊號處理路徑與接收訊號處理路徑上的訊號處理裝置外，訊號處理電路300也包括一些共用電路，用以提供其他訊號處理裝置所需的頻率、電流、電壓、及/或電源等。低壓差穩壓器309用以提供穩定的電壓訊號。例如，提供穩定的電壓訊號給能隙濾波器電路310。能隙濾波器電路310用以過濾電壓雜訊，以提供乾淨的電壓訊號給其他訊號處理裝置(如圖中細虛線所示)。頻率合成電路311用以產生訊號處理電路300內部所需的時脈訊號，並將時脈訊號提供給其他訊號處理裝置(如圖中粗虛線所示)。於本發明之一實施例中，頻率合成電路311可由一鎖相迴路(Phase Locked Loop，縮寫為PLL)實施，用以產生一震盪訊號提供作為訊號處理電路300內部所需的時脈訊號。

根據本發明之一實施例，校正裝置330用以於一校正程序中依序校正多個訊號處理裝置(例如，至少一第一訊號處理裝置與一第二訊號處理裝置)之一特性值。此外，根據本發明之一實施例，校正程序可響應於由主機裝置，例如，耦接至資料儲存裝置100之主機裝置130或耦接至介面電路200之主機裝置240， 所發出之一動力模式改變(Power Mode Change)請求被觸發。

第4圖係顯示根據本發明之一實施例所述之校正裝置之一方塊圖範例。校正裝置400可包括一觸發偵測電路410、一控制電路420與一探查電路430。觸發偵測電路410用以偵測是否校正程序被上層訊號處理電路觸發。根據本發明之一實施例，觸發偵測電路410可藉由偵測物理適配層訊號處理電路(例如，前述訊號處理電路220內部的物理適配層訊號處理電路)是否發出一觸發訊號來偵測是否校正程序被上層訊號處理電路觸發。

根據本發明之一實施例，當接收到由主機裝置所發出之動力模式改變請求(例如，動力模式改變請求PACP_PWR_REQ)，物理適配層訊號處理電路可進一步偵測是否適配等化(adapt equalization)的啟用有被指示於動力模式改變請求中。主機裝置可將適配等化的啟用及其參數(例如，適配長度、適配範圍、適配週期等)的相關資訊承載於動力模式改變請求中。當動力模式改變請求中指示了啟用適配等化，物理適配層訊號處理電路可傳送一觸發訊息至校正裝置400。響應於觸發訊息之接收，觸發偵測電路410可通知控制電路420開始執行校正程序。因此，於本發明之實施例中，當適配等化的啟用被指示於動力模式改變請求中時，可觸發校正程序。

需注意的是，於本發明之實施例中，校正程序可以是先進的或改良的適配等化。於校正程序中，校正裝置(例如，校正裝置330或400)可校正配置於接收訊號處理路徑上用以處理接收訊號之第一訊號處理裝置之一特性值，也可校正配置於傳送訊號處理路徑上用以處理傳送訊號之第二訊號處理裝置之一特性值。於本發明之實施例中，可於校正程序中被校正的第一訊號處理裝置可以是第3圖所示之等化電路302，並且可於校正程序中被校正的第二訊號處理裝置可以是第3圖所示之擺幅控制電路307。

控制電路420耦接至觸發偵測電路410與探查電路430，用以響應於觸 發偵測電路410的通知於一或多個適配週期中開始校正程序。探查電路430耦接控制電路420與訊號處理電路內的至少第一訊號處理裝置與第二訊號處理裝置，並且依序探查與其耦接之訊號處理裝置，以產生對應之探查結果。取得之探查結果可依序被提供給控制電路420，使控制電路420於校正程序中依序調整各訊號處理裝置之一特性值。

根據本發明之第一實施例，探查電路430可包括一類比至數位轉換器(analog-to-digital converter，縮寫為ADC)電路，用以依序探測訊號處理電路的一些參數，例如，一電壓源目前的電壓位準、一接地電壓目前的電壓位準、以及需被校正之訊號處理裝置的參數。探查這些訊號處理裝置之參數的順序可根據介面電路於校正程序被配置的運作模式(以下段落將針對運作模式做詳細介紹)被彈性地設計。因此，於本發明之第一實施例中，探查電路430內之ADC電路可由需被校正之訊號處理裝置所共用。

根據本發明之第二實施例，探查電路430可包括複數ADC電路，並且需被校正之各訊號處理裝置可被分配一專屬的ADC電路，用以探查對應的參數。此外，至少一ADC電路可被安排用以探查將被提供做為參考電壓之一電壓源目前的電壓位準以及接地電壓目前的電壓位準。

如上所述，於本發明之實施例中，於校正程序中被校正之第一訊號處理裝置可以是第3圖中的等化電路302，而於校正程序中被校正之第二訊號處理裝置可以是第3圖中的擺幅控制電路307。

關於等化電路302，於校正程序中，探查電路430可探查由等化電路302所輸出之資料訊號的電壓位準、將探查到的電壓位準的數值，其為類比數值，轉換為數位數值(亦稱數位探查值)，並且以這些數位探查值作為探查結果提供給控制電路420。

關於擺幅控制電路307，於校正程序中，探查電路430可探查由擺幅 控制電路307所輸出之傳送訊號的電壓位準、將探查到的電壓位準的數值，其為類比數值，轉換為數位數值(亦稱數位探查值)，並且以這些數位探查值作為探查結果提供給控制電路420。

根據本發明之一實施例，擺幅控制電路307透過傳送電路308、內部訊號接收路徑313以及接收電路301耦接至等化電路302。於校正程序中，由擺幅控制電路307所輸出之傳送訊號可透過內部訊號接收路徑313被提供至等化電路302，用以執行內部迴路校正。

第5圖係顯示根據本發明之一實施例所述之由校正裝置控制之一校正程序之範例流程圖。於步驟S501中，觸發偵測電路410可運作於待命狀態，以偵測或確認物理適配層訊號處理電路是否發出一觸發訊號。當觸發偵測電路410於步驟S502中確認已偵測到或發現觸發訊號，觸發偵測電路410可通知控制電路420開始執行校正程序。

於開始校正程序前，控制電路420可先判斷介面電路(或者，包含介面電路的資料處理裝置或記憶體控制器)被配置哪個運作模式。於步驟S503，控制電路420可判斷目前配置給介面電路的運作模式是否為待測裝置(Device Under Test，縮寫為DUT)自動(auto)模式。若配置給介面電路的運作模式為待測裝置自動模式，控制電路420可先於步驟S504中執行內部迴路校正，用以透過內部訊號接收路徑313校正由擺幅控制電路307所輸出之傳送訊號的傳送擺幅電壓以及校正等化電路302的等化參數(即，校正接收等化(RX Equalization))，接著於步驟S505中執行外部迴路校正，用以透過外部訊號接收路徑312校正等化電路302的等化參數。

若配置給介面電路的運作模式並非待測裝置自動模式，控制電路420可於步驟S506中進一步判斷目前配置給介面電路的運作模式是否為一主機與裝置互動模式。若目前配置給介面電路的運作模式為主機與裝置互動模式，控制 電路420可先於步驟S504中執行內部迴路校正，接著於步驟S505中執行外部迴路校正。

若配置給介面電路的運作模式並非主機與裝置互動模式，控制電路420可於步驟S507中進一步判斷目前配置給介面電路的運作模式是否為一裝置初始調整模式。若目前配置給介面電路的運作模式為裝置初始調整模式，則控制電路420可先於步驟S504中執行內部迴路校正，接著於步驟S505中執行外部迴路校正。

若配置給介面電路的運作模式並非裝置初始調整模式，控制電路420可於步驟S508中進一步判斷目前配置給介面電路的運作模式是否為一主機初始調整模式。若目前配置給介面電路的運作模式為主機初始調整模式，則控制電路420可先於步驟S509中執行外部迴路校正，接著於步驟S510中執行內部迴路校正。若目前配置給介面電路的運作模式並非主機初始調整模式，則控制電路420可僅於步驟S505中執行外部迴路校正。

根據發明之一實施例，校正裝置(例如，校正裝置330、400)於校正程序中可根據介面電路之前述運作模式運作，並且介面電路可於一鏈接(link up)程序中與主機裝置(例如，主機裝置130、240)協商運作模式。

第6圖係顯示根據本發明之一實施例所述之用以校正於一記憶體控制器之一介面電路內之複數訊號處理裝置之方法的範例流程圖。本發明所提出之校正方法包含以下步驟：

步驟S602：於一鏈接程序中與主機裝置協商介面電路於校正程序中之一運作模式。

步驟S604：於校正程序中根據運作模式校正第一訊號處理裝置之一特性值與第二訊號處理裝置之一特性值。

於本發明之實施例中，於步驟S604中根據運作模式所執行之校正的 詳細流程可參考第5圖所示之範例流程。

第7圖係顯示根據本發明之一實施例所述之由節點A裝置(例如，一主機裝置)與節點B裝置(例如，一資料儲存裝置或介面電路)所執行之鏈接程序的範例流程圖。於鏈接程序中，節點A裝置與節點B裝置嘗試相互鏈接，例如，於鏈接啟動階段0~4傳送觸發事件訊息TRG_UPR 0、TRG_UPR 1、TRG_UPR 2等。於鏈接上彼此後，節點A裝置與節點B裝置之間會交換能力資訊。根據本發明之一實施例，能力資訊可藉由一或多個能力指示命令被交換於節點A裝置與節點B裝置之間。例如，第7圖中所示之能力指示命令PACP_CAP_ind、PACP_CAP_EXT1_ind與PACP_CAP_EXT2_ind。根據本發明之一實施例，有關於一節點裝置所支援的運作模式的資訊可被承載於能力指示命令PACP_CAP_EXT2_ind之中。在交換過節點裝置所支援的運作模式的資訊後，主機裝置可根據交換的能力資訊做出最終決定，以決定出要為介面電路配置哪個運作模式。

第8圖係顯示根據本發明之一實施例所述之能力指示命令PACP_CAP_EXT2_ind之資料結構範例。能力指示命令可包括複數欄位，用以承載對應之裝置的能力資訊，例如，第8圖中所示之與物理適配相關的能力參數(及對應之設定值)：ESC_PA、EscParam_PA、PACP_BEGIN、PACP_FunctionID等、高速(High Speed，縮寫為HS)模式下相關的能力參數：MaxHS、RxHsG4PrepareLength、RxHsG4SyncLength、RxHsAdaptResfresh、RxHsAdaptInitial等。根據本發明之一實施例，由主機裝置及/或介面電路所支援的運作模式，及/或由主機裝置決定並配置之運作模式之資訊可被承載於能力指示命令PACP_CAP_EXT2_ind之保留(Reserved)欄位，例如，第8圖所示之參數AdMod。根據本發明之一實施例，參數AdMod的有效屬性值的列舉可包括00、01、10、11，其中數值00可代表待測裝置自動(DUT auto)模式，數值01可代表主 機與裝置互動模式，數值10可代表主機初始調整模式，數值11可代表裝置初始調整模式。通訊協定層訊號處理電路(例如，訊號處理電路220)可自接收到的能力指示命令中取得被配置的運作模式的相關資訊，並且可將被配置的運作模式的相關資訊(或者，於校正程序中要執行的對應操作)提供給物理層訊號處理電路(例如，訊號處理電路210)。

根據本發明之一實施例，於待測裝置自動模式中，待測裝置於適配週期的前半段執行內部迴路校正，以透過內部訊號接收路徑313(即，內部迴路)校正傳送擺幅電壓(例如，傳送訊號的電壓位準)以及校正接收等化(例如，等化電路302所使用的參數)，並且於適配週期的後半段執行外部迴路校正，用以透過外部訊號接收路徑312(即，外部迴路)校正接收等化。

需注意的是，於本發明之實施例中，所述待測裝置可以是主機裝置(以下將簡稱為主機)或配置於記憶體控制器或資料儲存裝置內的介面電路(以下將簡稱為裝置)。此外，需注意的是，由於包含主機與裝置的資料儲存系統為對稱的系統，主機內的介面電路的設計以及裝置內的介面電路的設計可大體相同。因此，取決於主機與裝置被配置的運作模式，此部分將於以下段落進一步說明，主機與裝置可單獨地或共同於適配週期內校正傳送擺幅電壓以及校正接收等化。

第9圖係顯示根據本發明之一實施例所述之於待測裝置自動模式中由待測裝置所傳送之傳送訊號的波型範例(繪於上排)以及由待測裝置所接收到的接收訊號的波型範例(繪於下排)。如第9圖所示，偽隨機二進制序列(pseudorandom binary sequence，縮寫PRBS)PRBS9(或者，偽隨機二進制序列PRBS9加上一或多個額外位元b0)被用於適配週期ADAPT的前半段(例如，適配週期ADAPT所對應的時間區間T_ADAPT的前半段)，使待測裝置可調整或校正傳送擺幅電壓(例如，圖中所示之操作Adjust_TX_Swing)，且待測裝置可進一步利用 由擺幅控制電路307所輸出之傳送訊號透過內部迴路調整或校正接收等化(例如，圖中所示對應於內部迴路之操作Adjust_RX_Equalization)。於適配週期ADAPT的後半段(例如，適配週期ADAPT所對應的時間區間T_ADAPT的後半段)，待測裝置透過外部迴路調整或校正接收等化(例如，圖中所示對應於外部迴路之操作Adjust_RX_Equalization)。

根據本發明之一實施例，於主機與裝置互動模式中，主機與裝置分別於適配週期ADAPT的前半段執行內部迴路校正，用以透過內部迴路調整或校正傳送擺幅電壓與接收等化，並且主機與裝置分別於適配週期ADAPT的後半段執行外部迴路校正，用以透過外部迴路調整或校正接收等化。

第10圖係顯示根據本發明之一實施例所述之於主機與裝置互動模式中由裝置所傳送之傳送訊號的波型範例(繪於第一排)、由裝置所接收到的接收訊號的波型範例(繪於第二排)、由主機所傳送之傳送訊號的波型範例(繪於第三排)以及由主機所接收到的接收訊號的波型範例(繪於第四排)。如第10圖所示，偽隨機二進制序列PRBS9(或者，偽隨機二進制序列PRBS9加上一或多個額外位元b0)被用於適配週期ADAPT的前半段(例如，適配週期ADAPT所對應的時間區間T_ADAPT的前半段)，使裝置與主機可分別透過內部迴路調整或校正傳送擺幅電壓(例如，圖中所示之操作Adjust_TX_Swing)，及調整或校正接收等化(例如，圖中所示對應於內部迴路之操作Adjust_RX_Equalization)。於適配週期ADAPT的後半段(例如，適配週期ADAPT所對應的時間區間T_ADAPT的後半段)，裝置與主機可分別透過外部迴路調整或校正接收等化(例如，圖中所示對應於外部迴路之操作Adjust_RX_Equalization)。由裝置/主機所輸出之傳送訊號不僅可提供給裝置/主機執行內部迴路校正，亦可被提供給主機/裝置執行外部迴路校正。

根據本發明之一實施例，主機初始調整模式需要兩個適配週期。於第一個適配週期中，主機執行內部迴路校正，用以透過內部迴路調整或校正傳 送擺幅電壓與接收等化，並且同時裝置執行外部迴路校正，用以透過外部迴路校正調整或校正接收等化。於第二個適配週期中，裝置執行內部迴路校正，用以透過內部迴路調整或校正傳送擺幅電壓與接收等化，並且同時主機執行外部迴路校正，用以透過外部迴路調整或校正接收等化。

第11圖係顯示根據本發明之一實施例所述之於主機初始調整模式中由裝置所傳送之傳送訊號的波型範例(繪於第一排)、由裝置所接收到的接收訊號的波型範例(繪於第二排)、由主機所傳送之傳送訊號的波型範例(繪於第三排)以及由主機所接收到的接收訊號的波型範例(繪於第四排)。

如第11圖所示，裝置於第一個適配週期(例如，圖中所示之適配週期ADAPT_1)執行外部迴路校正，用以透過外部迴路調整或校正接收等化(例如，圖中所示對應於外部迴路之操作Adjust_RX_Equalization)，並且於第二個適配週期(例如，圖中所示之適配週期ADAPT_2)執行內部迴路校正，用以透過內部迴路調整或校正傳送擺幅電壓(例如，圖中所示之操作Adjust_TX_Swing)，以及調整或校正接收等化(例如，圖中所示對應於內部迴路之操作Adjust_RX_Equalization)。

主機於第一個適配週期(例如，圖中所示之適配週期ADAPT_1)執行內部迴路校正，用以透過內部迴路調整或校正傳送擺幅電壓(例如，圖中所示之操作Adjust_TX_Swing)與接收等化(例如，圖中所示對應於內部迴路之操作Adjust_RX_Equalization)，並且於第二個適配週期(例如，圖中所示之適配週期ADAPT_2)執行外部迴路校正，用以透過外部迴路調整或校正接收等化(例如，圖中所示對應於外部迴路之操作Adjust_RX_Equalization)。因此，於主機初始調整模式，主機端可先執行內部迴路校正，再執行外部迴路校正，而裝置端所安排的校正順序可與主機端相反。

根據本發明之一實施例，裝置初始調整模式需要兩個適配週期。於 第一個適配週期中，裝置執行內部迴路校正，用以透過內部迴路調整或校正傳送擺幅電壓與接收等化，並且同時主機執行外部迴路校正，用以透過外部迴路調整或校正接收等化。於第二個適配週期中，主機執行內部迴路校正，用以透過內部迴路調整或校正傳送擺幅電壓與接收等化，並且同時裝置執行外部迴路校正，用以透過外部迴路調整或校正接收等化。

第12圖係顯示根據本發明之一實施例所述之於裝置初始調整模式中由裝置所傳送之傳送訊號的波型範例(繪於第一排)、由裝置所接收到的接收訊號的波型範例(繪於第二排)、由主機所傳送之傳送訊號的波型範例(繪於第三排)以及由主機所接收到的接收訊號的波型範例(繪於第四排)。

如第12圖所示，裝置於第一個適配週期(例如，圖中所示之適配週期ADAPT_1)執行內部迴路校正，用以透過內部迴路調整或校正傳送擺幅電壓(例如，圖中所示之操作Adjust_TX_Swing)，以及調整或校正接收等化(例如，圖中所示對應於內部迴路之操作Adjust_RX_Equalization)，並且於第二個適配週期(例如，圖中所示之適配週期ADAPT_2)執行外部迴路校正，用以透過外部迴路調整或校正接收等化(例如，圖中所示對應於外部迴路之操作Adjust_RX_Equalization)。

主機於第一個適配週期(例如，圖中所示之適配週期ADAPT_1)執行外部迴路校正，用以透過外部迴路調整或校正接收等化(例如，圖中所示對應於外部迴路之操作Adjust_RX_Equalization)，並且於第二個適配週期(例如，圖中所示之適配週期ADAPT_2)執行內部迴路校正，用以透過內部迴路調整或校正傳送擺幅電壓(例如，圖中所示之操作Adjust_TX_Swing)，以及調整或校正接收等化(例如，圖中所示對應於內部迴路之操作Adjust_RX_Equalization)。因此，於裝置初始調整模式，裝置端可先執行內部迴路校正，再執行外部迴路校正，而主機端所安排的校正順序可與裝置端相反。

需注意的是，於本發明之實施例中，對於主機初始調整模式與裝置初始調整模式而言，需要兩個動力模式改變請求。例如，當運作於主機初始調整模式或裝置初始調整模式時，主機可發出兩個動力模式改變請求，以取得兩個適配週期。

此外，於本發明之實施例中，於校正程序中，例如以上所介紹的數個運作模式中，等化電路302可依序處理自外部訊號接收路徑312及內部訊號接收路徑313接收到的訊號。於本發明之實施例中，校正裝置330可透過一或多個開關裝置(圖未示)選擇將接收自外部訊號接收路徑312的訊號提供給等化電路302，或者將接收自內部訊號接收路徑313的訊號提供給等化電路302。

於本發明之實施例中，當在校正程序，例如於第9圖至第12圖所示之適配週期，中調整或校正傳送擺幅電壓時，控制電路420可根據由探查電路430所提供之傳送訊號電壓位準的探查結果與一目標傳送電壓位準之差值調整由擺幅控制電路307輸出之傳送訊號的電壓位準，或者，控制電路420可根據由探查電路430所探查到的由等化電路302所輸出的資料訊號的屬性值調整由擺幅控制電路307所輸出之傳送訊號的電壓位準。例如，當等化電路302所輸出的資料訊號被判斷為無法識別的，或者等化電路302無法透過內部訊號接收路徑313成功接收由擺幅控制電路307所提供的傳送訊號時，控制電路420可因為原始的設定似乎不足以使等化電路302能夠成功接收和/或回復資料，而決定提高由擺幅控制電路307輸出之傳送訊號的電壓位準。

於本發明之實施例中，當在校正程序，例如於第9圖至第12圖所示之適配週期，中調整或校正接收等化時，控制電路420可根據由探查電路430所提供的探查結果調整等化電路302的等化參數。例如，控制電路420可為由等化電路302輸出並由探查電路430所探查的資料訊號的電壓位準產生對應的眼圖，並且根據眼圖調整等化參數。例如，直到呈現出清晰的眼圖前，控制電路420可持 續根據由探查電路430所提供的探查結果建立起的眼圖內容適應性地調整連續時間線性等化器(CTLE)的增益值。需注意的是，控制電路420也可以類似方式根據眼圖內容調整由擺幅控制電路307輸出之傳送訊號的電壓位準。

藉由在校正程序中應用本發明所提出之用以校正於介面電路內之複數訊號處理裝置的校正方法，可準確地校正串行器-解串器內之訊號處理裝置的特性值，其中相較於既有的適配等化，本發明所提出之適配等化操作是相對先進的或改良過的適配等化，因而可藉此有效避免訊號處理裝置因特性值的偏差或偏移而產生的頻率或電壓抖動，以防止高速通訊系統發生致命錯誤。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

400:校正裝置

410:觸發偵測電路

420:控制電路

430:探查電路

Claims (17)

1. 一種介面電路，包括：一第一訊號處理裝置，配置於一接收訊號處理路徑上用以處理一接收訊號；一第二訊號處理裝置，配置於一傳送訊號處理路徑上用以處理一傳送訊號；以及一校正裝置，耦接該第一訊號處理裝置與該第二訊號處理裝置，用以於一校正程序中校正該第一訊號處理裝置之一特性值與該第二訊號處理裝置之一特性值，其中該第一訊號處理裝置耦接至一外部訊號接收路徑與一內部訊號接收路徑，並且用以於該校正程序中依序處理接收自該外部訊號接收路徑之該接收訊號與接收自該內部訊號接收路徑之該接收訊號，該第二訊號處理裝置透過該內部訊號接收路徑耦接至該第一訊號處理裝置，並且用以於該校正程序中將該傳送訊號提供給該第一訊號處理裝置，並且其中該第一訊號處理裝置為用以對該接收訊號執行等化處理之一等化電路，該第二訊號處理裝置為用以控制該傳送訊號之一擺幅之一擺幅控制電路。
2. 如請求項1所述之介面電路，其中該介面電路包含於一資料儲存裝置內，並且該校正程序響應於由耦接該資料儲存裝置之一主機裝置所發出之一動力模式改變(Power Mode Change)請求被觸發。
3. 如請求項2所述之介面電路，其中當一適配等化(adapt equalization)的啟用被指示於該動力模式改變請求中時，該校正程序被觸發。
4. 如請求項2所述之介面電路，其中該校正裝置於該校正程序中更根 據該介面電路之一運作模式運作，並且該介面電路於一鏈接程序中與該主機裝置協商該運作模式。
5. 如請求項4所述之介面電路，其中於該鏈接程序中，該運作模式係透過至少一個能力指示命令被協商。
6. 如請求項1所述之介面電路，更包括：一串行器-解串器(Serializer-Deserializer)物理層訊號處理電路，其中該第一訊號處理裝置、該第二訊號處理裝置與該校正裝置包含於該串行器-解串器物理層訊號處理電路中。
7. 一種記憶體控制器，耦接於一記憶體裝置用以控制該記憶體裝置之存取，包括：一介面電路，耦接一主機裝置，用以與該主機裝置溝通，其中該介面電路包括：一第一訊號處理裝置，配置於一接收訊號處理路徑上用以處理一接收訊號；一第二訊號處理裝置，配置於一傳送訊號處理路徑上用以處理一傳送訊號；以及一校正裝置，耦接該第一訊號處理裝置與該第二訊號處理裝置，用以於一校正程序中校正該第一訊號處理裝置之一特性值與該第二訊號處理裝置之一特性值，其中該第一訊號處理裝置耦接至一外部訊號接收路徑與一內部訊號接收路徑，並且用以於該校正程序中依序處理接收自該外部訊號接收路徑 之該接收訊號與接收自該內部訊號接收路徑之該接收訊號，該第二訊號處理裝置透過該內部訊號接收路徑耦接至該第一訊號處理裝置，並且用以於該校正程序中將該傳送訊號提供給該第一訊號處理裝置，並且其中該第一訊號處理裝置為用以對該接收訊號執行等化處理之一等化電路，該第二訊號處理裝置為用以控制該傳送訊號之一擺幅之一擺幅控制電路。
8. 如請求項7所述之記憶體控制器，其中該校正程序響應於由該主機裝置所發出之一動力模式改變請求被觸發。
9. 如請求項8所述之記憶體控制器，其中當一適配等化(adapt equalization)的啟用被指示於該動力模式改變請求中時，該校正程序被觸發。
10. 如請求項7所述之記憶體控制器，其中該校正裝置於該校正程序中根據該介面電路之一運作模式運作，並且該介面電路於一鏈接程序中與該主機裝置協商該運作模式。
11. 如請求項10所述之記憶體控制器，其中於該鏈接程序中，該運作模式係透過至少一個能力指示命令被協商。
12. 如請求項7所述之記憶體控制器，更包括：一串行器-解串器(Serializer-Deserializer)物理層訊號處理電路，其中該第一訊號處理裝置、該第二訊號處理裝置與該校正裝置包含於該串行器-解串器物理 層訊號處理電路中。
13. 一種用以校正於一記憶體控制器之一介面電路內之複數訊號處理裝置之方法，其中該記憶體控制器耦接一記憶體裝置，用以控制該記憶體裝置之存取，並且該記憶體控制器包含於一資料儲存裝置內，該資料儲存裝置耦接一主機裝置，該方法包括：於一鏈接程序中與該主機裝置協商該介面電路於一校正程序中之一運作模式；以及於該校正程序中校正一第一訊號處理裝置之一特性值與一第二訊號處理裝置之一特性值，其中該第一訊號處理裝置配置於一接收訊號處理路徑上用以處理一接收訊號，該第二訊號處理裝置配置於一傳送訊號處理路徑上用以處理一傳送訊號，該第一訊號處理裝置為用以對該接收訊號執行等化處理之一等化電路，該第二訊號處理裝置為用以控制該傳送訊號之一擺幅之一擺幅控制電路，該第一訊號處理裝置耦接至一外部訊號接收路徑與一內部訊號接收路徑，並且用以於該校正程序中依序處理接收自該外部訊號接收路徑之該接收訊號與接收自該內部訊號接收路徑之該接收訊號，該第二訊號處理裝置透過該內部訊號接收路徑耦接至該第一訊號處理裝置，並且用以於該校正程序中將該傳送訊號提供給該第一訊號處理裝置，並且其中該介面電路於該校正程序中根據該運作模式運作。
14. 如請求項13所述之方法，其中於該校正程序響應於由該主機裝置所發出之一動力模式改變請求被觸發。
15. 如請求項13所述之方法，其中當一適配等化(adapt equalization)的啟用被指示於該動力模式改變請求中時，該校正程序被觸發。
16. 如請求項13所述之方法，其中於該鏈接程序中，該運作模式係透過至少一個能力指示命令被協商。
17. 如請求項13所述之方法，其中於該校正程序中校正該第一訊號處理裝置之該特性值與該第二訊號處理裝置之該特性值之步驟更包括：利用一外部訊號接收路徑與一內部訊號接收路徑校正該第一訊號處理裝置之該特性值，其中該第一訊號處理裝置耦接該外部訊號接收路徑與該內部訊號接收路徑，用以該校正程序中依序處理接收自該外部訊號接收路徑之該接收訊號與接收自該內部訊號接收路徑之該接收訊號，並且該第二訊號處理裝置透過該內部訊號接收路徑耦接該第一訊號處理裝置，用以該校正程序中將該傳送訊號提供給該第一訊號處理裝置。

Images