CN112447210A - 连接接口电路、存储器存储装置及信号产生方法 - Google Patents

Abstract

本发明提供一种连接接口电路、存储器存储装置及信号产生方法。连接接口电路用以将存储器控制器连接至易失性存储器模块。连接接口电路包括锁相电路、线路模块及信号接口。信号接口连接于线路模块与存储器控制器之间。锁相电路用以从存储器控制器接收第一时脉信号。锁相电路还用以根据第一时脉信号与线路模块的延迟特性产生第二时脉信号。线路模块用以根据第二时脉信号提供第三时脉信号至信号接口。

Description

连接接口电路、存储器存储装置及信号产生方法

技术领域

本发明涉及一种信号处理技术，尤其涉及一种连接接口电路、存储器存储装置及信号产生方法。

背景技术

一般来说，存储器控制器可以通过连接接口电路来存取易失式存储器模块。但是，为了让连接接口电路提供给易失式存储器模块的时脉信号与存储器控制器本身的时脉信号对齐，一般可先测量时脉信号在连接接口电路中传递造成的延迟，然后再由存储器控制器根据此延迟来叠代调整输出信号的延迟量。然而，实务上受到温度变化和/或制程误差等因素影响，存储器控制器往往需要花费比预期更多的时间进行时脉信号的调整，从而降低存储器存储装置的运作效率。

发明内容

本发明提供一种连接接口电路、存储器存储装置及信号产生方法，可有效提升存储器存储装置的运作效率。

本发明的范例实施例提供一种连接接口电路，其用以将存储器控制器连接至易失性存储器模块。所述连接接口电路包括锁相电路、线路模块及信号接口。所述锁相电路连接至所述存储器控制器。所述线路模块连接至所述锁相电路。所述信号接口连接于所述线路模块与所述存储器控制器之间。所述锁相电路用以从所述存储器控制器接收第一时脉信号。所述锁相电路还用以根据所述第一时脉信号与所述线路模块的延迟特性产生第二时脉信号。所述线路模块用以根据所述第二时脉信号提供第三时脉信号至所述信号接口。

在本发明的一范例实施例中，所述锁相电路还用以将所述第一时脉信号与所述第二时脉信号之间的相位差锁定于目标相位差，且所述目标相位差受所述线路模块的所述延迟特性影响。

在本发明的一范例实施例中，所述线路模块还用以延迟所述第二时脉信号以产生所述第三时脉信号，且所述第二时脉信号的延迟量对应所述目标相位差。

在本发明的一范例实施例中，所述锁相电路包括调变电路与补偿电路。所述调变电路连接至所述存储器控制器与所述线路模块。所述补偿电路连接至所述调变电路。所述调变电路用以根据所述第一时脉信号与补偿信号产生所述第二时脉信号，并且所述补偿电路用以根据所述第二时脉信号产生所述补偿信号。

本发明的范例实施例另提出一种存储器存储装置，其包括易失性存储器模块、存储器控制器及连接接口电路。所述连接接口电路连接至所述易失性存储器模块与所述存储器控制器。所述连接接口电路用以从所述存储器控制器接收第一时脉信号。所述连接接口电路还用以根据所述第一时脉信号与所述连接接口电路中的线路模块的延迟特性产生第二时脉信号。所述连接接口电路还用以根据所述第二时脉信号提供第三时脉信号至所述连接接口电路与所述存储器控制器之间的信号接口。

在本发明的一范例实施例中，所述连接接口电路还用以将所述第一时脉信号与所述第二时脉信号之间的相位差锁定于目标相位差，且所述目标相位差受所述线路模块的所述延迟特性影响。

在本发明的一范例实施例中，所述连接接口电路还用以经由所述线路模块延迟所述第二时脉信号以产生所述第三时脉信号，且所述第二时脉信号的一延迟量对应所述目标相位差。

在本发明的一范例实施例中，所述补偿电路包括至少一第一电路模块与至少一第二电路模块。所述至少一第一电路模块用以模拟所述线路模块中的至少一连接线的延迟特性。所述至少一第二电路模块连接至所述至少一第一电路模块并且用以模拟所述线路模块中的至少一布线转折点的延迟特性。

在本发明的一范例实施例中，所述至少一第一电路模块包括至少一RC电路。

在本发明的一范例实施例中，所述至少一第二电路模块包括至少一缓冲元件。

在本发明的一范例实施例中，所述调变电路包括相位检测器与时脉输出电路。所述相位检测器连接至所述存储器控制器与所述补偿电路。所述时脉输出电路连接至所述相位检测器与所述线路模块。所述相位检测器用以检测所述第一时脉信号与所述补偿信号之间的相位差，并且所述时脉输出电路用以根据所述相位差产生所述第二时脉信号。

本发明的范例实施例另提供一种信号产生方法，其用于连接接口电路。所述连接接口电路用以连接存储器控制器与易失性存储器模块。所述信号产生方法包括：从所述存储器控制器接收第一时脉信号；根据所述第一时脉信号与所述连接接口电路中的线路模块的延迟特性产生第二时脉信号；以及由所述线路模块根据所述第二时脉信号提供第三时脉信号至所述存储器接口电路与所述存储器控制器之间的信号接口。

在本发明的一范例实施例中，所述的信号产生方法还包括：将所述第一时脉信号与所述第二时脉信号之间的相位差锁定于目标相位差，其中所述目标相位差受所述线路模块的所述延迟特性影响。

在本发明的一范例实施例中，所述的信号产生方法还包括：由所述线路模块延迟所述第二时脉信号以产生所述第三时脉信号，其中所述第二时脉信号的延迟量对应所述目标相位差。

在本发明的一范例实施例中，根据所述第一时脉信号与所述连接接口电路中的所述线路模块的所述延迟特性产生所述第二时脉信号的步骤包括：根据所述第一时脉信号与补偿信号产生所述第二时脉信号；以及根据所述第二时脉信号产生所述补偿信号。

在本发明的一范例实施例中，所述的信号产生方法还包括：模拟所述线路模块中的至少一连接线的延迟特性；以及模拟所述线路模块中的至少一布线转折点的延迟特性。

在本发明的一范例实施例中，模拟所述线路模块中的所述至少一连接线的所述延迟特性的步骤包括：通过至少一RC电路模拟所述线路模块中的所述至少一连接线的所述延迟特性。

在本发明的一范例实施例中，模拟所述线路模块中的所述至少一布线转折点的所述延迟特性的步骤包括：通过至少一缓冲元件模拟所述至少一布线转折点的所述延迟特性。

在本发明的一范例实施例中，根据所述第一时脉信号与所述补偿信号产生所述第二时脉信号的步骤包括：检测所述第一时脉信号与所述补偿信号之间的相位差；以及根据所述相位差产生所述第二时脉信号。

基于上述，在连接接口电路从存储器控制器接收第一时脉信号后，连接接口电路可根据第一时脉信号与连接接口电路内部的线路模块的延迟特性来产生第二时脉信号。然后，连接接口电路可根据第二时脉信号提供第三时脉信号至存储器接口电路与存储器控制器之间的信号接口。藉此，可有效提高连接接口电路与存储器控制器之间的信号对齐的效率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所示出的存储器存储装置的示意图；

图2是根据本发明的一范例实施例所示出的多个信号的时序示意图；

图3是根据本发明的一范例实施例所示出的锁相电路的示意图；

图4是根据本发明的一范例实施例所示出的补偿电路的等效示意图；

图5是根据本发明的一范例实施例所示出的信号产生方法的流程图；

图6是根据本发明的一范例实施例所示出的存储器存储装置的示意图。

附图标记说明

10、60：存储器存储装置

11：存储器控制器

12：连接接口电路

13、64：易失性存储器模块

101：锁相电路

102、402：线路模块

103：信号接口

CLK(1)、CLK(2)、CLK(3)：时脉信号

S(1)～S(24)、S(i)：信号

31：调变电路

32、42：补偿电路

311：相位检测器

312：时脉输出电路

FD：相位差信号

CS：补偿信号

L(1)～L(4)：连接线

P(1)～P(4)：布线转折点

EL(1)～EL(4)、EP(1)～EP(4)：电路模块

S501：步骤(从存储器控制器接收第一时脉信号)

S502：步骤(根据第一时脉信号与连接接口电路中的线路模块的延迟特性产生第二时脉信号)

S503：步骤(由线路模块根据第二时脉信号提供第三时脉信号至存储器接口电路与存储器控制器之间的信号接口)

61：连接接口单元

62：存储器控制电路单元

63：可复写式非易失性存储器模块

具体实施方式

以下提出多个范例实施例来说明本发明，然而本发明不仅限于所例示的多个范例实施例。又范例实施例之间也允许有适当的结合。在本案说明书全文(包括权利要求)中所使用的“连接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置连接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、或任何其他一或多个信号。

图1是根据本发明的一范例实施例所示出的存储器存储装置的示意图。请参照图1，存储器存储装置10包括存储器控制器11、连接接口电路12及易失性存储器模块13。存储器控制器11、连接接口电路12及易失性存储器模块13可被安装于存储器存储装置10中的一或多个电路板上。存储器控制器11支援对于易失性存储器模块13的单独和/或平行数据存取操作。

存储器控制器11可作为中央处理器(未示出)与易失性存储器模块13之间的沟通桥梁并可专用于控制易失性存储器模块13。在一范例实施例中，存储器控制器11亦称为动态随机存取存储器控制器(DRAM controller)。

易失性存储器模块13可用以暂存数据。例如，易失性存储器模块13可包括第一代双倍数据率同步动态随机存取存储器(Double Data Rate Synchronous Dynamic RandomAccess Memory,DDR SDRAM)、第二代双倍数据率同步动态随机存取存储器(DDR 2SDRAM)、第三代双倍数据率同步动态随机存取存储器(DDR 3SDRAM)或第四代双倍数据率同步动态随机存取存储器(DDR 4SDRAM)等各种类型的易失性存储器模块。此外，易失性存储器模块13的数目可以是一或多个。

连接接口电路12用以将存储器控制器11连接至易失性存储器模块13。当欲从易失性存储器模块13中读取数据或存储数据至易失性存储器模块13中时，存储器控制器11可经由连接接口电路12发送控制指令给易失性存储器模块13。当易失性存储器模块13接收到控制指令时，易失性存储器模块13可存储对应于此控制指令的写入数据或者经由连接接口电路12回传对应于此控制指令的读取数据给存储器控制器11。在一范例实施例中，连接接口电路12亦称为存储器接口电路。

在一范例实施例中，连接接口电路12包括锁相电路101、线路模块102及信号接口103。锁相电路101连接至存储器控制器11。线路模块102连接在锁相电路101与信号接口103之间。信号接口103连接在连接接口电路12与存储器控制器11之间。

在一范例实施例中，锁相电路101亦称为锁相回路(PLL)电路。锁相电路101可从存储器控制器11接收时脉信号(亦称为第一时脉信号)CLK(1)。锁相电路101可根据时脉信号CLK(1)与线路模块102的延迟特性产生时脉信号(亦称为第二时脉信号)CLK(2)。线路模块102可根据时脉信号CLK(2)提供时脉信号(亦称为第三时脉信号)CLK(3)至信号接口103。

一般来说，时脉信号CLK(2)在由线路模块102传递的过程中会发生延迟，从而导致时脉信号CLK(3)与CLK(2)之间的相位差发生偏移。因此，传统上，在存储器控制器11将时脉信号CLK(1)提供给锁相电路101后，存储器控制器11需要对线路模块102提供的时脉信号CLK(3)的相位进行调整，以使时脉信号CLK(3)的相位与CLK(1)的相位彼此对齐。尔后，存储器控制器11输出的信号S(1)～S(24)才可以在信号接口103中正确地与时脉信号CLK(3)共同运作，例如在正确的相位对信号S(1)～S(24)执行取样等等。其中，信号S(1)～S(24)可包括数据信号和/或指令信号。

传统上，存储器控制器11主要是以预设的延迟量来调整时脉信号CLK(3)的相位，以初步尝试将时脉信号CLK(3)的相位与CLK(1)的相位拉近。另外，存储器控制器11也可通过叠代的方式来进一步修正时脉信号CLK(3)的相位。但是，在温度变化和/或制程差异的影响下，这样的调整方式可能会花费比预期更多的时间，进而导致存储器存储装置10的效能下降。

在一范例实施例中，锁相电路101可模拟线路模块102的延迟特性并根据此延迟特性来产生时脉信号CLK(2)。例如，锁相电路101可根据线路模块102的延迟特性而尝试将时脉信号CLK(1)与CLK(2)之间的相位差锁定于一目标相位差。此目标相位差可受线路模块102的延迟特性影响。然后，在将时脉信号CLK(2)传送至信号接口103的过程中，线路模块102可根据其本身的延迟特性来延迟时脉信号CLK(2)以产生时脉信号CLK(3)。特别是，时脉信号CLK(2)在线路模块102中的延迟量对应上述目标相位差。藉此，在线路模块102的输出端，时脉信号CLK(3)的相位可实质上与时脉信号CLK(1)的相位彼此对齐。需注意的是，所述的实质上对齐，可以是指完全地对齐或者可容许部分误差地对齐。

图2是根据本发明的一范例实施例所示出的多个信号的时序示意图。请参照图1与图2，锁相电路101可根据线路模块102的延迟特性来延迟时脉信号CLK(1)以产生时脉信号CLK(2)(即第一次延迟)，使得时脉信号CLK(1)与CLK(2)之间产生目标相位差(例如n度)。接着，在将时脉信号CLK(2)传送至信号接口103的过程中，线路模块102可根据其本身的延迟特性来延迟时脉信号CLK(2)以产生时脉信号CLK(3)(即第二次延迟)。线路模块102输出的时脉信号CLK(3)的相位可实质上与时脉信号CLK(1)的相位彼此对齐。此外，线路模块102输出的时脉信号CLK(3)也可自动与信号S(i)对齐，以利于后续对信号S(i)进行分析。信号S(i)可为图1中的信号S(1)～S(24)中的任一者。

换言之，经过第一次延迟，时脉信号CLK(1)与CLK(2)之间可产生目标相位差。然而，在经过第二次延迟后，所述目标相位差可以被修复或移除，使得时脉信号CLK(3)的相位可实质上与时脉信号CLK(1)的相位彼此对齐。在一范例实施例中，在温度变化和/或制程差异的影响下，响应于线路模块102的延迟特性发生变化，锁相电路101可动态调整所述目标相位差。根据动态调整的目标相位差，时脉信号CLK(3)的相位可始终保持与时脉信号CLK(1)的相位实质上对齐。

图3是根据本发明的一范例实施例所示出的锁相电路的示意图。请参照图3，锁相电路101包括调变电路31与补偿电路32。调变电路31连接至图1的存储器控制器101与线路模块102。补偿电路32连接至调变电路31。调变电路31可接收时脉信号CLK(1)与补偿信号CS。调变电路31可根据时脉信号CLK(1)与补偿信号CS产生时脉信号CLK(2)。例如，调变电路31可用以持续调整(例如延迟)时脉信号CLK(2)的相位以缩小时脉信号CLK(1)与补偿信号CS之间的相位差。在达到稳态(例如补偿信号CS的相位追上时脉信号CLK(1)的相位)后，调变电路31可将时脉信号CLK(1)与CLK(2)之间的相位差锁定于目标相位差。

在一范例实施例中，调变电路31包括相位检测器311与时脉输出电路312。相位检测器311可接收时脉信号CLK(1)与补偿信号CS。相位检测器311可检测时脉信号CLK(1)与补偿信号CS之间的相位差并产生相位差信号FD。例如，相位差信号FD可反映时脉信号CLK(1)与补偿信号CS之间的相位差。时脉输出电路312可接收相位差信号FD并根据相位差信号FD产生时脉信号CLK(2)。例如，时脉输出电路312可包括充电帮浦、压控震荡器和/或分压器。时脉输出电路312可根据相位差信号FD持续调整时脉信号CLK(2)的相位。

补偿电路32可根据时脉信号CLK(2)产生补偿信号CS。例如，补偿电路32可模拟线路模块102的延迟特性并根据此延迟特性来延迟时脉信号CLK(2)以产生补偿信号CS。

图4是根据本发明的一范例实施例所示出的补偿电路的等效示意图。请参照图4，以线路模块402为例，线路模块402包括连接线L(1)～L(4)及布线转折点P(1)～P(4)。线路模块402可根据其自身的延迟特性来延迟输入端IN的信号并于输出端OUT输出经延迟的信号。

补偿电路42为线路模块402的等效电路。补偿电路42可模拟线路模块402的延迟特性。例如，补偿电路42包括电路模块(亦称为第一电路模块)EL(1)～EL(4)与电路模块(亦称为第二电路模块)EP(1)～EP(4)。电路模块EL(1)～EL(4)可用以分别模拟线路模块402中的连接线L(1)～L(4)的延迟特性。电路模块EP(1)～EP(4)可用以分别模拟线路模块402中的布线转折点P(1)～P(4)的延迟特性。

在一范例实施例中，电路模块EL(1)～EL(4)分别包括至少一RC电路。如图4所示，一个RC电路可包括至少一个电阻元件与至少一个电容元件。在一范例实施例中，电路模块EP(1)～EP(4)分别包括至少一缓冲元件。如图4所示，一个缓冲元件可以是正向或反向延迟元件(例如反向放大器)。一个信号经过线路模块402产生的延迟量可相等于一个信号经过补偿电路42产生的延迟量。相似的电路设计可应用于设计图3中的补偿电路32，以模拟图1中线路模块102的延迟特性。

在图1和/或图3的一范例实施例中，锁相电路101和/或时脉输出电路312可产生1倍频(1X)的时脉信号CLK(2)。亦即，时脉信号CLK(2)的频率与时脉信号CLK(1)的频率相同。然而，在图1和/或图3的一范例实施例中，锁相电路101和/或时脉输出电路312亦可产生2倍频(2X)、4倍频(4X)或其他倍数的频率的时脉信号。例如，2倍频(2X)的时脉信号的频率为时脉信号CLK(2)的频率的2倍，4倍频(4X)的时脉信号的频率为时脉信号CLK(2)的频率的4倍等，以此类推。

需注意的是，图1、图3及图4所呈现的电路结构的示意图仅为范例，而非用以限制本发明。在其他未提及的范例实施例中，图1、图3及图4所呈现的电路结构中亦可以包含更多电子元件，以提供额外功能。或者，图1、图3及图4所呈现的电路结构中的部分电子元件亦可以是以具有相同或相似功能的电子元件取代，本发明不加以限制。

图5是根据本发明的一范例实施例所示出的信号产生方法的流程图。请参照图5，在步骤S501中，从存储器控制器接收第一时脉信号。在步骤S502中，根据第一时脉信号与连接接口电路中的线路模块的延迟特性产生第二时脉信号。在步骤S503中，由线路模块根据第二时脉信号提供第三时脉信号至存储器接口电路与存储器控制器之间的信号接口。

然而，图5中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图5中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图5的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

图6是根据本发明的一范例实施例所示出的存储器存储装置的示意图。请参照图6，存储器存储装置60例如是固态硬盘(Solid State Drive,SSD)等同时包含可复写式非易失性存储器模块63与易失性存储器模块64的存储器存储装置。存储器存储装置60可以与一主机系统一起使用，而主机系统可将数据写入至存储器存储装置60或从存储器存储装置60中读取数据。例如，所提及的主机系统为可实质地与存储器存储装置60配合以存储数据的任意系统，例如，台式电脑、笔记本电脑、数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等。

存储器存储装置60包括连接接口单元61、存储器控制电路单元62、可复写式非易失性存储器模块63及易失性存储器模块64。连接接口单元61用于将存储器存储装置30连接至主机系统。在一范例实施例中，连接接口单元61是相容于串行高级技术附件(SerialAdvanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元61亦可以是符合行高级技术附件(Parallel Advanced TechnologyAttachment,PATA)标准、高速周边零件连接接口(Peripheral Component InterconnectExpress,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准或其他适合的标准。连接接口单元61可与存储器控制电路单元62封装在一个芯片中，或者连接接口单元61也可以是布设于一包含存储器控制电路单元62的芯片外。

存储器控制电路单元62用以根据主机系统的指令在可复写式非易失性存储器模块63中进行数据的写入、读取与抹除等运作。例如，存储器控制电路单元62可包含图1中的存储器控制器11与连接接口电路12，以控制易失性存储器模块64。

可复写式非易失性存储器模块63是连接至存储器控制电路单元62并且用以存储主机系统所写入的数据。可复写式非易失性存储器模块63可以是单阶存储单元(SingleLevel Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Qual Level Cell，QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

综上所述，经过锁相电路的第一次延迟，第一时脉信号与第二时脉信号之间可产生一个目标相位差。接着，在经过线路模块的第二次延迟后，所述目标相位差可以被修复或移除，使得所输出的第三时脉信号的相位可实质上与第一时脉信号的相位彼此对齐。在温度变化和/或制程差异的影响下，第三时脉信号的相位仍可始终保持与第一时脉信号的相位实质上对齐。藉此，可有效提高连接接口电路与存储器控制器之间的信号对齐的效率。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (24)

1.一种连接接口电路，用以将存储器控制器连接至易失性存储器模块，且所述连接接口电路包括：

锁相电路，连接至所述存储器控制器；

线路模块，连接至所述锁相电路；以及

信号接口，连接于所述线路模块与所述存储器控制器之间，

其中所述锁相电路用以从所述存储器控制器接收第一时脉信号，

所述锁相电路还用以根据所述第一时脉信号与所述线路模块的延迟特性产生第二时脉信号，并且

所述线路模块用以根据所述第二时脉信号提供第三时脉信号至所述信号接口。

2.根据权利要求1所述的连接接口电路，其中所述锁相电路还用以将所述第一时脉信号与所述第二时脉信号之间的相位差锁定于目标相位差，且所述目标相位差受所述线路模块的所述延迟特性影响。

3.根据权利要求2所述的连接接口电路，其中所述线路模块还用以延迟所述第二时脉信号以产生所述第三时脉信号，且所述第二时脉信号的延迟量对应所述目标相位差。

4.根据权利要求1所述的连接接口电路，其中所述锁相电路包括：

调变电路，连接至所述存储器控制器与所述线路模块；以及

补偿电路，连接至所述调变电路，

其中所述调变电路用以根据所述第一时脉信号与补偿信号产生所述第二时脉信号，并且

所述补偿电路用以根据所述第二时脉信号产生所述补偿信号。

5.根据权利要求4所述的连接接口电路，其中所述补偿电路包括：

至少一第一电路模块，用以模拟所述线路模块中的至少一连接线的延迟特性；以及

至少一第二电路模块，连接至所述至少一第一电路模块并且用以模拟所述线路模块中的至少一布线转折点的延迟特性。

6.根据权利要求5所述的连接接口电路，其中所述至少一第一电路模块包括至少一RC电路。

7.根据权利要求5所述的连接接口电路，其中所述至少一第二电路模块包括至少一缓冲元件。

8.根据权利要求4所述的连接接口电路，其中所述调变电路包括：

相位检测器，连接至所述存储器控制器与所述补偿电路；以及

时脉输出电路，连接至所述相位检测器与所述线路模块，

其中所述相位检测器用以检测所述第一时脉信号与所述补偿信号之间的相位差，并且

所述时脉输出电路用以根据所述相位差产生所述第二时脉信号。

9.一种存储器存储装置，包括：

易失性存储器模块；

存储器控制器；以及

连接接口电路，连接至所述易失性存储器模块与所述存储器控制器，

其中所述连接接口电路用以从所述存储器控制器接收第一时脉信号，

所述连接接口电路还用以根据所述第一时脉信号与所述连接接口电路中的线路模块的延迟特性产生第二时脉信号，并且

所述连接接口电路还用以根据所述第二时脉信号提供一第三时脉信号至所述连接接口电路与所述存储器控制器之间的信号接口。

10.根据权利要求9所述的存储器存储装置，其中所述连接接口电路还用以将所述第一时脉信号与所述第二时脉信号之间的相位差锁定于目标相位差，且所述目标相位差受所述线路模块的所述延迟特性影响。

11.根据权利要求10所述的存储器存储装置，其中所述连接接口电路还用以经由所述线路模块延迟所述第二时脉信号以产生所述第三时脉信号，且所述第二时脉信号的延迟量对应所述目标相位差。

12.根据权利要求9所述的存储器存储装置，其中所述连接接口电路包括：

调变电路，连接至所述存储器控制器；以及

补偿电路，连接至所述调变电路，

其中所述调变电路用以根据所述第一时脉信号与补偿信号产生所述第二时脉信号，并且

所述补偿电路用以根据所述第二时脉信号产生所述补偿信号。

13.根据权利要求12所述的存储器存储装置，其中所述补偿电路包括：

至少一第一电路模块，用以模拟所述线路模块中的至少一连接线的延迟特性；以及

至少一第二电路模块，连接至所述至少一第一电路模块并且用以模拟所述线路模块中的至少一布线转折点的延迟特性。

14.根据权利要求13所述的存储器存储装置，其中所述至少一第一电路模块包括至少一RC电路。

15.根据权利要求13所述的存储器存储装置，其中所述至少一第二电路模块包括至少一缓冲元件。

16.根据权利要求12所述的存储器存储装置，其中所述调变电路包括：

相位检测器，连接至所述存储器控制器与所述补偿电路；以及

时脉输出电路，连接至所述相位检测器与所述线路模块，

其中所述相位检测器用以检测所述第一时脉信号与所述补偿信号之间的相位差，并且

所述时脉输出电路用以根据所述相位差产生所述第二时脉信号。

17.一种信号产生方法，用于连接接口电路，其中所述连接接口电路用以连接存储器控制器与易失性存储器模块，且所述信号产生方法包括：

从所述存储器控制器接收第一时脉信号；

根据所述第一时脉信号与所述连接接口电路中的线路模块的延迟特性产生第二时脉信号；以及

由所述线路模块根据所述第二时脉信号提供第三时脉信号至所述存储器接口电路与所述存储器控制器之间的信号接口。

18.根据权利要求17所述的信号产生方法，还包括：

将所述第一时脉信号与所述第二时脉信号之间的相位差锁定于目标相位差，其中所述目标相位差受所述线路模块的所述延迟特性影响。

19.根据权利要求18所述的信号产生方法，还包括：

由所述线路模块延迟所述第二时脉信号以产生所述第三时脉信号，其中所述第二时脉信号的延迟量对应所述目标相位差。

20.根据权利要求17所述的信号产生方法，其中根据所述第一时脉信号与所述连接接口电路中的所述线路模块的所述延迟特性产生所述第二时脉信号的步骤包括：

根据所述第一时脉信号与补偿信号产生所述第二时脉信号；以及

根据所述第二时脉信号产生所述补偿信号。

21.根据权利要求20所述的信号产生方法，还包括：

模拟所述线路模块中的至少一连接线的延迟特性；以及

模拟所述线路模块中的至少一布线转折点的延迟特性。

22.根据权利要求21所述的信号产生方法，其中模拟所述线路模块中的所述至少一连接线的所述延迟特性的步骤包括：

通过至少一RC电路模拟所述线路模块中的所述至少一连接线的所述延迟特性。

23.根据权利要求21所述的信号产生方法，其中模拟所述线路模块中的所述至少一布线转折点的所述延迟特性的步骤包括：

通过至少一缓冲元件模拟所述至少一布线转折点的所述延迟特性。

24.根据权利要求20所述的信号产生方法，其中根据所述第一时脉信号与所述补偿信号产生所述第二时脉信号的步骤包括：

检测所述第一时脉信号与所述补偿信号之间的相位差；以及

根据所述相位差产生所述第二时脉信号。

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