CN107733428A - 延迟锁定环电路、集成电路和用于控制它的方法 - Google Patents

延迟锁定环电路、集成电路和用于控制它的方法 Download PDF

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Abstract

提供一种延迟锁定环(DLL)电路、集成电路(IC)和用于控制它的方法。DLL电路包括：预处理电路，被配置为基于输入的时钟信号产生第一脉冲信号和第二脉冲信号，第一脉冲信号和第二脉冲信号具有时钟信号的一个时钟周期的s/2(其中，s为正整数)倍的相位差；延迟线，被配置为通过将第一脉冲信号延迟与选择值相应的延迟量来产生延迟信号；相位检测器，被配置为检测延迟信号与第二脉冲信号之间的相位差；控制逻辑，被配置为基于由相位检测器检测到的延迟信号与第二脉冲信号之间的相位差来调节选择值，以便将延迟信号与第二脉冲信号同步。

Description

延迟锁定环电路、集成电路和用于控制它的方法
本申请要求于2016年8月12日提交到韩国知识产权局的第10-2016-0103205号韩国专利申请和2017年2月15日提交到韩国知识产权局的第10-2017-0020712号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
与示例性实施例一致的方法和设备涉及一种半导体装置，更具体地讲，涉及一种延迟锁定环(DLL)电路、集成电路(IC)和用于控制它的方法。
背景技术
DLL电路控制延迟线使得输入时钟信号的相位与通过延迟线输出的反馈信号的相位相匹配。为了对工艺处理、电压和温度(PVT)变化进行补偿，主DLL电路可检测与锁定状态相应的选择值，并将选择值提供到从DLL电路。从DLL电路可通过基于选择值将输入时钟信号延迟目标延迟量，来产生内部时钟信号。因为选择值根据PVT而改变，所以从DLL电路可通过基于选择值对根据PVT变化的输入时钟信号的改变进行补偿来恒定地维持输入时钟信号与内部时钟信号之间的相位差。
发明内容
各种示例性实施例可处理至少上面的问题和/或缺点以及上面没有描述的缺点。此外，示例性实施例不要求克服上面描述的缺点，并且示例性实施例可不克服上面描述的任何问题。
根据示例性实施例的一个方面，提供一种DLL电路，包括：预处理电路，被配置为：基于输入到预处理电路的时钟信号产生第一脉冲信号和第二脉冲信号，第一脉冲信号和第二脉冲信号具有时钟信号的一个时钟周期的s/2(其中，s为正整数)倍的相位差；延迟线，被配置为：接收第一脉冲信号，并通过以与选择值相应的延迟量延迟第一脉冲信号来产生延迟信号；相位检测器，被配置为：接收延迟信号和第二脉冲信号，并检测延迟信号与第二脉冲信号之间的相位差；控制逻辑，被配置为：基于由相位检测器检测到的相位差来调节选择值，以便将延迟信号与第二脉冲信号同步。
根据示例性实施例的一个方面，提供一种集成电路(IC)，包括：数字DLL电路，被配置为：基于基于第一时钟信号产生的第一脉冲信号和第二脉冲信号来产生与参考延迟量相应的参考选择值；至少一个从DLL电路，被配置为：通过基于参考选择值延迟第二时钟信号来产生内部时钟信号。数字DLL电路可包括：预处理电路，被配置为：基于第一时钟信号产生具有与参考延迟量相应的相位差的第一脉冲信号和第二脉冲信号；延迟线，被配置为：接收第一脉冲信号，并通过以与选择值相应的延迟量延迟第一脉冲信号来产生延迟信号；相位检测器，被配置为：接收延迟信号和第二脉冲信号，并检测延迟信号与第二脉冲信号之间的相位差；控制逻辑，被配置为：基于由相位检测器检测到的相位差来调节选择值，并将作为参考选择值的选择值提供到所述至少一个从DLL电路，其中，选择值被选择为具有与第二脉冲信号同步的延迟信号。
根据示例性实施例的一个方面，提供一种方法方法，包括：基于输入的时钟信号在延迟锁定环(DLL)电路产生第一脉冲信号和第二脉冲信号，第一脉冲信号和第二脉冲信号具有输入的时钟信号的一个时钟周期的s/2倍的第一相位差，其中，s为正整数；通过将第一脉冲信号延迟与第一选择值相应的第一延迟量来产生第一延迟信号；检测第一延迟信号与第二脉冲信号之间的第二相位差；基于第二相位差确定第二选择值；通过将第一脉冲信号延迟与第二选择值相应的第二延迟量来产生第二延迟信号。
附图说明
从下面的结合附图的详细描述，本公开的示例性实施例将更清楚地理解，其中：
图1是根据示例性实施例的延迟锁定环(DLL)电路的框图；
图2A至图2C是根据示例性实施例的DLL电路的时序图；
图3是根据示例性实施例的DLL电路的操作方法的流程图；
图4是图3中的调节选择值的操作的流程图；
图5A至图5C是用于描述根据对比性示例DLL电路的操作的时序图；
图6是用于更详细地描述根据示例性实施例的DLL电路的操作的时序图；
图7A和图7B是用于描述根据示例性实施例的DLL电路的操作的时序图；
图8A至图8C是用于描述根据示例性实施例的DLL电路的操作的时序图；
图9A是根据示例性实施例的DLL电路的预处理电路的框图；
图9B是用于描述根据示例性实施例的图9A的预处理电路的操作的时序图；
图10A是根据示例性实施例的DLL电路的预处理电路的框图；
图10B是用于描述图10A的预处理电路的操作的时序图；
图11A是根据实施例的集成电路(IC)的框图；
图11B是图11A的集成电路的时钟信号的时序图；
图11C示出设置图11A的集成电路的从选择值的各种实施例；
图12是根据另一实施例的IC的框图。
具体实施方式
在下文中，将参照附图描述发明构思的示例性实施例。
图1是根据示例性实施例的延迟锁定环(DLL)电路100的框图。
DLL电路100可为数字DLL电路，并且还可为主DLL电路。DLL电路100可检测与时钟信号CLK的相位等于反馈信号的相位的锁定状态相应的参考选择值，并将参考选择值提供到另一电路(例如，从DLL电路)。
DLL电路100可被安装在时钟同步电路上(诸如，应用处理器(AP)、固态驱动器(SSD)控制器、片上系统(SoC)等)。此外，DLL电路100可被安装在被配置为通过使用DLL电路100对处理、电压和温度(PVT)变化进行补偿的各种类型的半导体上。
如在图1中所示，DLL电路100可包括预处理电路110、延迟线120、相位检测器130和控制逻辑140。
预处理电路110可预处理输入到预处理电路110的时钟信号CLK，并产生第一脉冲信号DLLi和第二脉冲信号DLLs。预处理电路110可基于时钟信号CLK产生第一脉冲信号DLLi和第二脉冲信号DLLs。时钟信号CLK还可被称为参考时钟信号。第一脉冲信号DLLi还可被称为延迟线输入信号，第二脉冲信号还可被称为相位参考信号。
第一脉冲信号DLLi和第二脉冲信号DLLs可具有基于时钟信号CLK的时钟周期Tck的相位差。在此使用的信号之间的相位差指一个信号的上升沿(或下降沿)与另一信号的上升沿(或下降沿)之间的周期。因此，第一脉冲信号DLLi的第n脉冲的上升沿(或下降沿)与第二脉冲信号DLLs第n脉冲的上升沿(或下降沿)之间的周期可以以时钟信号CLK的时钟周期Tck为基础。第一脉冲信号DLLi的相位可超前于第二脉冲信号DLLs的相位，并且第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差可为一个时钟周期Tck的s/2倍(即，(s/2)×Tck，s为正整数)。第一脉冲信号DLLi的相位可比第二脉冲信号DLLs的相位超前0.5×Tck或更多。例如，第一脉冲信号DLLi的相位可比第二脉冲信号DLLs的相位超前0.5×Tck、Tck、1.5×Tck、2×Tck等。然而，发明构思的实施例不限于此。第一脉冲信号DLLi的相位可比第二脉冲信号DLLs的相位超前(s/2)×Tck。
第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差可与针对DLL电路100设置的参考延迟量(或者，称为参考相位差)对应。例如，当DLL电路100的参考延迟量被设置为2×Tck时，预处理电路110可产生具有2×Tck的相位差的第一脉冲信号DLLi和第二脉冲信号DLLs。预处理电路110可基于从外部电路或控制逻辑140提供的时序控制信号来设置第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差，以对应于参考延迟量。
延迟线120可接收第一脉冲信号DLLi并传播第一脉冲信号DLLi以产生延迟信号DLLd。延迟线120可通过将第一脉冲信号DLLi延迟与选择值SEL相应的延迟量(即，传播延迟量)，来产生延迟信号DLLd。选择值SEL还可被称为延迟值，延迟信号DLLd还可被称为反馈信号。
根据示例性实施例的一方面，延迟线120可为数字控制延迟线。延迟线120可包括多个单位延迟单元UD。可基于选择值SEL来选择一些单位延迟单元UD。延迟线120的延迟量可基于单位延迟单元UD的单位延迟量和选择的单位延迟单元UD的数量被确定。当选择值SEL增加时，延迟线120的延迟量可增加，并且当选择值SEL减小时，延迟线120的延迟量可减小。因此，当选择值SEL增加时，延迟信号DLLd的相位可比在选择值SEL增加之前更加滞后。当选择值SEL减小时，延迟信号DLLd的相位可比在选择值SEL减小之前更加超前。
相位检测器130可接收延迟信号DLLd和第二脉冲信号DLLs，并检测延迟信号DLLd与第二脉冲信号之间的相位差。例如，相位检测器130可检测延迟信号DLLd的相位是超前还是滞后于第二脉冲信号DLLs的相位。根据示例性实施例的一个方面，相位检测器130可通过在第二脉冲信号DLLs的每一上升沿或每一下降沿对延迟信号DLLd的电平进行采样来检测在延迟信号DLLd与第二脉冲信号之间的相位差。例如，当延迟信号DLLd的电平在第二脉冲信号的上升沿为逻辑高时，相位检测器130可确定延迟信号DLLd的相位超前于第二脉冲信号DLLs的相位。当延迟信号DLLd的电平为逻辑低时，相位检测器130可确定延迟信号DLLd的相位滞后于第二脉冲信号DLLs的相位。
相位检测器130可根据检测的结果将上升信号UP或下降信号DN输出到控制逻辑。例如，当延迟信号DLLd的相位超前于第二脉冲信号DLLs的相位时，相位检测器130可输出指示用于增加延迟量的指令的上升信号UP，并且当延迟信号DLLd的相位滞后于第二脉冲信号DLLs的相位时，相位检测器130可输出指示用于减小延迟量的指令的下降信号DN。
控制逻辑140可基于由相位检测器130检测到的相位差来调节选择值SEL，使得延迟信号DLLd与第二脉冲信号DLLs同步(即，延迟信号DLLd的相位等于第二脉冲信号DLLs的相位)。例如，控制逻辑140可基于上升信号UP增加选择值SEL，或者可基于下降信号DN减小选择值SEL。
控制逻辑140可基于控制信号CTRL设置选择值SEL的初始值(在下文中，称为初始选择值SEL0)以及单位增加值或单位减小值。根据示例性实施例的一个方面，可从外部电路(例如，DLL控制电路)提供控制信号CTRL。可选地，可预先设置控制信号CTRL。可预先设置初始选择值SEL0、单位增加值或者单位减小值。根据示例性实施例的一个方面，单位增加值和单位减小值可彼此相等。
控制逻辑140可通过基于从相位检测器130提供的上升信号UP或下降信号DN将初始选择值SEL0或之前的选择值SEL增加单位增加值，或者将初始选择值SEL0或之前的选择值SEL降低单位降低值，来调节选择值SEL。
当延迟信号DLLd的相位等于第二脉冲信号DLLs时，控制逻辑140可确定DLL电路100处于锁定状态。根据示例性实施例的一个方面，当控制逻辑140接收的信号从下降信号DN向上升信号UP改变，或者反之亦然(例如，控制逻辑140在控制逻辑140从相位检测器130接收到上升信号UP之后接收到下降信号DN，或者当控制逻辑140在控制逻辑140从相位检测器130接收到下降信号DN之后接收到上升信号UP)时，控制逻辑140可确定DLL电路处于锁定状态。然而，本公开的示例性实施例不限于此。控制逻辑140可通过使用各种方法确定锁定状态。当DLL电路100成为锁定状态时，控制逻辑140可产生锁定信号LOCK并将锁定信号LOCK输出到外部电路(例如，DLL控制电路)。根据示例性实施例的一个方面，DLL电路100可将与锁定状态相应的选择值SEL输出到外部电路(例如，DLL控制电路或从DLL)作为参考选择值。
图2A至图2C是根据示例性实施例的图1的DLL电路的时序图。图2A示出延迟信号DLLd超前于第二脉冲信号DLLs的超前状态，图2B示出延迟信号DLLd滞后于第二脉冲信号DLLs的滞后状态，图2C示出延迟信号DLLd和第二脉冲信号DLLs处于相同相位的锁定状态。
如在图2A至图2C中所示，由预处理电路110产生的第一脉冲信号DLLi的第n脉冲和由预处理电路110产生的第二脉冲信号DLLs的第n脉冲之间的相位差Dph可为时钟信号CLK的一个时钟周期Tck的s/2倍(即，(s/2)×Tck)。例如，相位差Dph可等于时钟信号CLK的时钟周期Tck。延迟线120可通过将第一脉冲信号DLLi延迟延迟量Td来产生延迟信号DLLd。相位检测器130可响应于第二脉冲信号DLLs的沿(例如，上升沿)来检测延迟信号DLLd的电平。
如在图2A中所示，当延迟量Td小于第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差Dph时，延迟信号DLLd的电平可在第二脉冲信号DLLs的上升沿被检测为逻辑高。控制逻辑140可通过增加选择值SEL来增加延迟量Td。因此，延迟信号DLLd的相位可比在选择值SEL增加之前滞后更大的量。在下文中，选择值SEL的增加和延迟量Td的增加可具有相同的意义。
如在图2B中所示，当延迟量Td大于第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差Dph时，延迟信号DLLd的电平可在第二脉冲信号DLLs的上升沿被检测为逻辑低。控制逻辑140可通过减小选择值SEL来减小延迟量Td。因此，延迟信号DLLd的相位可比在减小选择值SEL之前更加超前。在下文中，减小选择值SEL和减小延迟量Td可具有相同的意义。
如在图2C中所示，控制逻辑140基于检测到的相位差调节选择值SEL，以检测延迟量Td等于第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差Dph的锁定状态，并且选择值SEL对应于锁定状态。
如在图1中所示，延迟线120、相位检测器130和控制逻辑140的操作可构成DLL电路100的控制环。控制环的操作周期(在下文中，称为控制环周期)可为一个时钟周期Tck的整数(例如，2或更大)倍。控制环可重复地被执行直到DLL电路100处于锁定状态。
时间周期可等于控制环周期，其中，时间周期当延迟线120基于选择值SEL延迟并输出第一脉冲信号DLLi的第n(其中，n为自然数)脉冲时开始并当延迟线120基于调节的选择值SEL延迟并输出第一脉冲信号DLLi的第(n+1)脉冲时结束。此外，相位检测器130可在每一控制环周期检测相位差。因此，第一脉冲信号DLLi的周期和第二脉冲信号DLLs的周期可等于控制环周期。
图3是根据示例性实施例的DLL电路的操作方法的流程图。
图3的操作方法可通过图1的DLL电路100被执行。参照图1提供的描述可被应用于图3的操作方法。
在操作S110中，DLL电路可设置初始选择值。例如，控制逻辑(例如，图1的控制逻辑140)可基于控制信号设置初始选择值。包括在DLL电路中的延迟线的初始延迟量可基于初始选择值被设置。
在操作S120中，DLL电路可基于时钟信号产生第一脉冲信号和第二脉冲信号。时钟信号可从外部电路被提供，预处理电路(例如，图1的预处理电路110)可预处理用于产生第一脉冲信号和第二脉冲信号的时钟信号。第一脉冲信号的相位可超前于第二脉冲信号的相位，并且第一脉冲信号与第二脉冲信号之间的相位差可为时钟信号的一个时钟周期Tck的s/2倍(其中，s为正整数)。操作S120可在DLL电路的操作期间重复地被执行。
随后，控制环操作可被执行。在操作S130中，DLL电路通过延迟线(例如，图1的延迟线120)传播第一脉冲信号来产生延迟信号。延迟线可将第一脉冲信号延迟根据初始选择值设置的延迟量。随后，当选择值被改变时，延迟线可将第一脉冲信号延迟根据改变的选择值设置的延迟量，并输出延迟信号。
在操作S140中，DLL电路可检测延迟信号与第二脉冲信号之间的相位差。换句话说，DLL电路可对延迟电路的延迟量Td和第一脉冲信号与第二脉冲信号之间的相位差(s/2)×Tck进行比较。包括在DLL电路中的相位检测器(例如，图1的相位检测器130)可通过在第二脉冲信号的上升沿或下降沿对延迟信号的电平进行采样来检测相位差。当延迟信号的电平为逻辑高时，相位检测器可确定延迟量Td小于相位差(s/2)×Tck，并输出指示用于增加延迟量Td的指令的上升信号UP。当延迟信号的电平为逻辑低时，相位检测器可确定延迟量Td大于相位差(s/2)×Tck，并输出指示用于减小延迟量Td的指令的下降信号DN。
在操作S150中，DLL电路可基于检测的结果确定延迟信号的相位是否等于(即，一致于)第二脉冲信号的相位。在操作S160中，当延迟信号的相位等于第二脉冲信号的相位时，DLL电路可将当前状态确定为锁定状态，并产生锁定信号。在操作S170中，当延迟信号的相位不等于第二脉冲信号的相位时，DLL电路可调节选择值，使得延迟信号的相位等于第二脉冲信号的相位。
例如，控制逻辑可基于相位检测器的输出信号来确定延迟信号的相位是否等于第二脉冲信号的相位(即，DLL电路是否成为锁定状态)。当控制逻辑确定延迟信号的相位等于第二脉冲信号的相位时，控制逻辑可产生锁定信号。当延迟信号的相位不等于第二脉冲信号的相位时，控制逻辑可增加或减小选择值。
当选择值被调整时，根据选择值产生延迟信号的操作S140可被再次执行。操作S130、S140和S170可构成一个控制环。控制环可重复地被执行，直到DLL电路成为锁定状态。此外，甚至在DLL电路成为锁定状态之后，时钟信号也可根据PVT变化而改变。在这种情况下，锁定状态和与锁定状态相应的选择值需要被再次检测和调整。因此，甚至在DLL电路成为锁定状态之后，控制环也可不断地被执行。
如上所述，控制环周期可为一个时钟周期(Tck)的整数(例如，2或更大)倍。设置控制环周期可在与设置初始选择值的操作S110基本相同的时间被执行。例如，控制逻辑可基于控制信号设置控制环周期。
图4是图3中的调节选择值的操作S170的流程图。
参照图4，在操作S171中，当延迟信号的相位不等于第二脉冲信号的相位时，DLL电路可确定延迟量Td是否小于(s/2)×Tck。例如，当相位检测器的输出信号为上升信号UP时，控制逻辑可确定延迟量Td小于(s/2)×Tck，并且当相位检测器的输出信号为下降信号DN时，控制逻辑可确定延迟量Td大于(s/2)×Tck。
在操作S172中，当延迟量Td小于(s/2)×Tck时，DLL电路可通过将单位增加值α加到选择值SEL来产生新的选择值SELnew。在操作S173中，当延迟量Td等于或大于(s/2)×Tck时，DLL电路可通过从选择值SEL减去单位减小值α来产生新的选择值SELnew。在图4中假设单位增加值等于单位减小值，但是发明构思的实施例不限于此。单位增加值可与单位减小值不同。例如，新的选择值SELnew可通过从选择值SEL减去单位减小值β被产生，其中，值β与值α不同。
在操作S174中，DLL电路可将新的选择值SELnew设置为选择值SEL。新的选择值SELnew(即，值SEL)可被示出到延迟线。如此，选择值可根据检测延迟信号与第二脉冲信号之间的相位差的结果被调节。
图5A至图5C是根据对比性示例的DLL电路的时序图。图5A至图5C与图2A至2C相比较地示出以清楚地理解根据示例性实施例的DLL电路(例如，图1的DLL电路100)，但不意图限制本公开的范围。
如上所述，DLL电路100可基于根据时钟信号CLK产生的第一脉冲信号DLLi和第二脉冲信号DLLs来，检测锁定状态和与锁定状态相应的选择值SEL。与DLL电路100不同，根据对比性示例的DLL电路可基于时钟信号CLK检测与锁定状态相应的选择值SEL。根据对比性示例的DLL电路可通过延迟线延迟时钟信号CLK以产生延迟时钟信号CLKd。如在图5A至图5C中所示，根据对比性示例的DLL电路可通过对时钟信号CLK的相位和延迟时钟信号CLKd的相位进行比较并基于比较的结果按延迟线的延迟量Td对应于Tck的方式设置选择值，来检测DLL电路成为锁定状态的选择值SEL。例如，当在设置信号CLK的上升沿采样到的延迟的时钟信号CLKd的电平为逻辑高时，DLL电路可增加选择值SEL，并且当延迟的时钟信号CLKd的电平为逻辑低时，DLL电路可减小选择值SEL。
在根据图5A的对比性示例的DLL电路中，当基于初始选择值SEL0(即，选择值SEL的初始值)的延迟线的延迟量Td大于0.5×Tck并且小于1.5×Tck时，控制逻辑可通过增加或减小选择值SEL检测DLL电路成为锁定状态的选择值SEL。当根据对比性示例的DLL电路成为锁定状态时，时钟信号CLK和延迟时钟信号CLKd具有一个时钟周期Tck的相位差。
然而，如在图5B中所示，当基于初始选择值SEL0的延迟线的延迟量Td被设置为小于0.5×Tck时，控制逻辑减小选择值SEL。因此，选择值SEL接近最小值的例外示例可能发生。当选择值SEL接近最小值时，包括在DLL电路中的控制逻辑检测接近最小值的选择值SEL，并重置初始选择值SEL0。控制逻辑可增加初始选择值SEL0使得延迟量Td大于0.5×Tck。随后，DLL电路需要重复基于重置的初始选择值SEL0来检测与锁定状态相应的选择值SEL的处理。因此，控制逻辑的复杂度增加，并花费更长的时间直至DLL电路成为锁定状态。
此外，如在图5C中所示，当基于初始选择值SEL0的延迟线的延迟量Td被设置为大于1.5×Tck时，控制逻辑增加选择值SEL。因此，DLL电路可进入无意识谐波锁定状态。根据对比性示例的DLL电路成为时钟信号CLK和延迟时钟信号CLKd具有两个或更多个时钟周期的相位差的锁定状态。因此，DLL电路可能执行误操作。
然而，如上面参照图1所述，根据本公开的示例性实施例的DLL电路100基于根据时钟信号CLK产生的第一脉冲信号DLLi和第二脉冲信号DLLs来检测与锁定状态相应的选择值SEL。在这种情况下，DLL电路100通过对延迟信号DLLd与相位滞后于第一脉冲信号DLLi(s/2)×Tck的第二脉冲信号进行比较来检测锁定状态。因此，如在图2A中所示，甚至当基于初始选择值SEL0的延迟量Td被设置为非常小(例如，小于0.5×Tck)时，控制逻辑140也可增加选择值SEL并检测锁定状态和与锁定状态相应的选择值SEL。因此，可简化控制逻辑140，并且可减少用于检测锁定状态的必要时间。
此外，如在图2B中所示，因为第二脉冲信号DLLs的周期对应于一个时钟周期Tck的整数(例如，整数为2或更大)倍，所以即使当基于初始选择值SEL0的延迟量Td被设置为非常大(例如，大于1.5×Tck)，控制逻辑140也可减小选择值SEL。因此，可以防止出现意外谐波锁定状态。在这种情况下，只要延迟量Td小于通过从控制环周期减去第一脉冲信号DLLi的脉冲宽度的量，可以防止出现意外谐波锁定状态。此外，因为输入到延迟线120的第一脉冲信号DLLi的周期长于时钟信号CLK的周期并基本等于控制环周期，所以可减少延迟线120的动态功率消耗。
如上所述，在根据示例性实施例的DLL电路100中，控制逻辑140可被简化，并且锁定状态可被快速检测。此外，防止出现意外谐波锁定状态是可行的。
图6是更详细地描述根据示例性实施例的DLL电路的操作的时序图。
在图6中，控制环周期Tloop可为时钟信号CLK的时钟周期Tck的c倍(即，c×Tck，其中，c为2或更大的正整数)。第一脉冲信号DLLi的周期Ti和第二脉冲信号DLLs的周期Ts可基于控制环周期Tloop被设置。例如，第一脉冲信号DLLi和第二脉冲信号DLLs的周期Ts可被设置为等于控制环周期Tloop。
第一脉冲信号DLLi和第二脉冲信号DLLs可与时钟信号CLK同步。换句话说，第一脉冲信号DLLi和第二脉冲信号DLLs的上升沿和下降沿可与时钟信号CLK的上升沿或下降沿同步。例如，第一脉冲信号DLLi和第二脉冲信号DLLs的上升沿可与时钟信号CLK的上升沿同步。在另一示例中，第一脉冲信号DLLi的上升沿和下降沿可与时钟信号CLK的上升沿同步，并且第二脉冲信号DLLs的上升沿和下降沿可与时钟信号CLK的下降沿同步。然而，示例性实施例不限于此，其他示例也可被应用于此。
第二脉冲信号DLLs可在第一脉冲信号DLLi的一半或更多个时钟周期之后与时钟信号CLK同步。因此，第二脉冲信号DLLs的相位可滞后于第一脉冲信号DLLi的相位。换句话说，当产生第二脉冲信号DLLs的第n脉冲的上升沿时的时间点可晚于当产生第一脉冲信号DLLi的第n脉冲的上升沿时的时间点。第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差可为(s/2)×Tck。第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差可小于或等于控制环周期Tloop。
第一脉冲信号DLLi的脉冲宽度Tpwi和第二脉冲信号DLLs的脉冲宽度Tpws可为时钟周期Tck的整数倍，并可小于控制环周期Tloop。第二脉冲信号DLLs的脉冲宽度Tpws可等于或不同于第一脉冲信号DLLi的脉冲宽度Tpwi。
因为延迟信号DLLd通过将第一脉冲信号延迟延迟线(图1的延迟线120)的延迟量而被生成，所以延迟信号DLLd的信号特性可与第一脉冲信号DLLi的信号特性基本相同。例如，延迟信号DLLd的周期和脉冲宽度等于第一脉冲信号的周期Ti和脉冲宽度Tpwi。然而，延迟信号DLLd的相位可比第一脉冲信号DLLi的相位滞后延迟量Td。
当延迟量Td(即，第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差)等于(s/2)×Tck时，锁定状态出现。因此，当DLL电路确定延迟量Td小于(s/2)×Tck时，DLL电路可增加延迟量Td(即，选择值)。当DLL电路确定延迟量Td大于(s/2)×Tck时，DLL电路可减小延迟量Td(即，选择值)。例如，当延迟量Td在当前的控制环中被确定为小于(s/2)×Tck时，延迟量Td可在下一控制环中被增加。在延迟量Td的增量可与选择值的单位增加值成比例。
只要基于初始选择值(在下文中，称为初始的延迟量)的延迟量Td被设置为小于通过从控制环周期Tloop减去脉冲宽度Tpwi而计算出的量，不管第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差的量如何，可以防止出现意外谐波锁定。此外，第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差的增加可引起满足防止出现意外谐波锁定的条件的初始的延迟量Td的最大值的增加。
图7A和图7B是用于描述根据示例性实施例的DLL电路的操作的时序图。图7A和图7B示出第一脉冲信号DLLi的脉冲宽度Tpwi的设置。为了描述的便利，假设控制环周期Tloop为8×Tck，并且第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差为一个时钟周期Tck。然而，控制环周期Tloop的值和相位差的值不限于此。
当延迟量Td小于第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差(即，一个时钟周期Tck)时，DLL电路可操作以增加选择值，并且当延迟量Td大于一个时钟周期Tck时，DLL电路可操作以减小选择值。
参照图7A，第一脉冲信号DLLi的脉冲宽度Tpwi可被设置为一个时钟周期Tck。如上面参照图6所述，当初始的延迟量Td被设置为小于通过从控制环周期Tloop减去脉冲宽度Tpwi而计算出的量(即，7×Tck＝8×Tck-Tck)时，可以防止出现意外谐波锁定。小的脉冲宽度Tpwi可引起满足防止出现意外谐波锁定的条件的初始的延迟量Td的最大值的增加。换句话说，满足DLL电路能正常地检测锁定状态的条件的初始的延迟量Td的范围可变宽。
参照图7B，第一脉冲信号DLLi的脉冲宽度Tpwi可被设置为时钟周期Tck的整数(例如，2或更大)倍。例如，脉冲宽度Tpwi可被设置为时钟周期Tck的两倍至七倍。第一脉冲信号DLLi的更宽的脉冲宽度Tpwi可进一步减少由延迟线(例如，图1的延迟线120)的单位延迟单元UD的责任失真(dutydistortion)造成的影响。因此，因为第一脉冲信号DLLi的脉冲宽度Tpwi更宽，所以可产生更稳定的延迟信号DLLd。
如上面参照图7B所述，在脉冲宽度Tpwi被设置为一个时钟周期Tck的四倍的情况下，如果初始延迟量Td被设置为小于4×Tck(＝8×Tck–4×Tck)，则可以防止出现意外谐波锁定。
图8A至图8C是用于描述根据示例性实施例的DLL电路的操作的时序图。具体地说，图8A至图8C示出根据各种示例性实施例的第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差的设置。
在图8A中，第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差可被设置为一个时钟周期Tck。如上所述，当延迟量Td等于第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差时，DLL电路可被确定为处于锁定状态。因此，当延迟量Td等于一个时钟周期Tck时，DLL电路可被确定为处于锁定状态。与锁定状态相应的选择值(即，当延迟量Td等于一个时钟周期Tck时的选择值)可被检测。然而，由于相位检测器(例如，图1的相位检测器130)的错误、路由失配等，可产生错误元素Terror(也被称为Terror)。在实践中，当错误元素Terror被加到延迟量Td的值Td+Terror等于一个时钟周期Tck时，DLL电路可被确定为锁定状态。在锁定状态下，延迟量Td可由Tck–Terror表示，并且锁定状态下的选择值可与一个时钟周期Tck和错误元素Terror对应。因此，在实践中，与一个时钟周期Tck相应的选择值可包括基于错误元素Terror的错误值。
参照图8B，第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差可被设置为两个时钟周期2×Tck。在这种情况下，DLL电路可有意地检测具有谐波因子2的谐波锁定。当延迟量Td等于两个时钟周期2×Tck时，DLL电路可被确定为锁定状态(即，有意谐波锁定状态)。与锁定状态相应的选择值(即，当延迟量Td等于两个时钟周期2×Tck时的选择值)可被检测。
在实践中，如上面参照图8A所述，当错误元素Terror被加到延迟量Td的值Td+Terror等于两个时钟周期2×Tck时，DLL电路可被确定为锁定状态。在锁定状态下，延迟量Td可由2×Tck–Terror表示，并且锁定状态下的选择值可与两个时钟周期2×Tck和错误元素Terror对应。不考虑错误元素Terror的与一个时钟周期Tck对应的延迟量Td’为通过将与锁定状态相应的延迟量除以谐波因子(即，2)计算的量。在实践中，与一个时钟周期Tck对应的延迟量Td’为Tck–Terror/2。因此，与一个时钟周期Tck对应的值(即，通过将与锁定状态相应的选择值除以2得到的值)可包括基于错误元素Terror的1/2的错误值。
当第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差为(s/2)×Tck时，与一个时钟周期Tck对应的选择值可包括一个错误元素Terror的1/s倍(例如，Terror/2)。
如此，与第一脉冲信号DLLi和第二脉冲信号DLLs之间的相位差被设置为一个时钟周期Tck的情况(即，在DLL电路检测到一个时钟周期Tck的情况下)相比，在第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差被设置为大于一个时钟周期Tck的情况下(即，在DLL电路有意检测谐波锁定的情况下)，与一个时钟周期相应的值(即，通过将与锁定状态相应的选择值除以谐波因子得到的值)可包括较小的错误元素Terror。
在图8C中，第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差可被设置为一半时钟周期(1/2)×Tck。第一脉冲信号DLLi可与时钟信号CLK的上升沿同步，并且第二脉冲信号DLLs可与时钟信号CLK的下降沿同步。然而，发明构思的实施例不限于此。第一脉冲信号DLLi可与时钟信号CLK的下降沿同步，并且第二脉冲信号DLLs可与时钟信号CLK的上升沿同步。
当第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差被设置为一半时钟周期(1/2)×Tck时，即使当延迟线(例如，图1的延迟线120)的最大延迟量TdMAX小于时钟信号CLK的一个时钟周期Tck，锁定状态也可被检测。当最大延迟量TdMAX大于时钟信号CLK的一半时钟周期(1/2)×Tck时，锁定状态可被检测。因此，DLL电路可基于延迟线120的有限的最大延迟量TdMAX(即，有限数量的单位延迟单元)以低速度操作。
图9A是根据示例性实施例的DLL电路的预处理电路110a的框图，图9B是预处理电路110a的时序图。
如在图9A中所示，预处理电路110a可包括预处理控制器111a和预处理脉冲产生器112a。
预处理控制器111a可产生第一预脉冲信号Ci和第二预脉冲信号Cs。预处理控制器111a可包括时序控制逻辑TCL。时序控制逻辑TCL可基于时钟信号CLK和时序控制信号CTRLt产生第一预脉冲信号Ci和第二预脉冲信号Cs。例如，时序控制逻辑TCL可包括：计数器或除法器。时序控制信号CTRLt基于针对DLL电路(例如，图1的DLL电路100)设置的参考延迟量或控制环周期来控制计数器或除法器，以便产生第一预脉冲信号Ci和第二预脉冲信号Cs。第一预脉冲信号Ci与第二预脉冲信号Cs之间的相位差可基于时钟信号CLK的一个时钟周期Tck而被设置。
如在图9B中所示，由于时序控制逻辑TCL内的延迟分量，导致第一预脉冲信号Ci和第二预脉冲信号Cs可能无法与时钟信号CLK同步。此外，第一预脉冲信号Ci与第二预脉冲信号Cs之间的相位差除了时钟周期Tck之外还可包括延迟分量Tid。然而，发明构思的实施例不限于此。在另一实施例中，第一预脉冲信号Ci和第二预脉冲信号Cs可与时钟信号CLK同步。
预处理脉冲产生器112a可基于时钟信号CLK、第一预脉冲信号Ci以及第二预脉冲信号Cs产生第一脉冲信号DLLi和第二脉冲信号DLLs。预处理脉冲产生器112a可与时钟信号CLK同步地将第一预脉冲信号输出为第一脉冲信号DLLi并将第二预脉冲信号输出为第二脉冲信号DLLs。
预处理脉冲产生器112a可包括第一触发器FF1和第二触发器FF2。第一触发器FF1可与时钟信号CLK同步地将第一预脉冲信号Ci输出为第一脉冲信号DLLi。第二触发器FF2可与时钟信号CLK同步地将第二预脉冲信号Cs输出为第二脉冲信号DLLs。因此，如在图9B中所示，第一脉冲信号DLLi和第二脉冲信号DLLs可与时钟信号CLK同步，并且第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差可为时钟信号CLK的时钟周期Tck的整数倍。
图10A是根据示例性实施例的DLL电路的预处理电路110b的框图，图10B是预处理电路110b的时序图。
如在图10A中所示，预处理电路110b可包括预处理控制器111b和预处理脉冲产生器112b。因为预处理控制器111b可与图9A的预处理控制器111a的操作基本相同，所以将省略它的多余的描述。
预处理脉冲产生器112b可包括第一触发器FF1、第二触发器FF2和选择器MUX。选择器MUX可为复用器。
第一触发器FF1可与时钟信号CLK同步地将第一预脉冲信号Ci输出为第一脉冲信号DLLi。第二触发器FF2可与时钟信号CLK或时钟信号CLK的互补的时钟信号CLKB(在下文中，简单地称为互补时钟信号)同步地将第二预脉冲信号Cs输出为第二脉冲信号DLLs。如在图10B中所示，互补时钟信号CLKB的相位可滞后于时钟信号CLK的相位一半时钟周期(1/2)×Tck。
选择器MUX可响应于一半时钟启用信号HEN将时钟信号CLK或互补时钟信号CLKB提供到第二触发器FF2。例如，当一半时钟启用信号HEN处于停用状态时(例如。当一半时钟启用信号HEN为逻辑低时)，选择器MUX可将时钟信号CLK提供到第二触发器FF2。当一半时钟启用信号HEN处于启用状态时(例如，当一半时钟启用信号HEN为逻辑高)，选择器MUX可将互补时钟信号CLKB提供到第二触发器FF2。互补时钟信号CLKB通过将时钟信号CLK进行反相而被产生。
因此，当一半时钟启用信号HEN处于停用状态时，第二触发器FF2可与时钟信号CLK同步地输出第二脉冲信号DLLs，并且当一半时钟启用信号HEN处于启用状态时，第二触发器FF2可与互补时钟信号CLKB同步地输出第二脉冲信号DLLs。
当一半时钟启用信号HEN处于停用状态时的预处理电路110b的操作可与图9A的预处理电路的操作基本相同，并且预处理电路110b的时序图可与图9B的时序图基本相同。
图10B是当一半时钟启用信号HEN处于启用状态时的预处理电路110b的时序图。例如，当第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差被设置为一半时钟信号(1/2)×Tck时，第一预脉冲信号Ci与第二预脉冲信号Cs之间的相位差可基于一半时钟周期(1/2)×Tck或一个时钟周期Tck被设置。第一预脉冲信号Ci与第二预脉冲信号Cs之间的相位差可还可包括延迟分量Tid。
因为第一预脉冲信号Ci与时钟信号CLK同步地被输出为第一脉冲信号DLLi并且第二预脉冲信号Cs与互补时钟信号CLKB同步地被输出为第二脉冲信号DLLs，所以第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差可被设置为一半时钟周期(1/2)×Tck。
在另一方面，当第一预脉冲信号Ci与第二预脉冲信号Cs之间的相位差基于时钟周期Tck的1.5倍或两倍被设置时，第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差可被设置为时钟周期Tck的1.5倍(即，1.5×Tck)。如上所述，第一脉冲信号DLLi与第二脉冲信号DLLs之间的相位差可基于第一预脉冲信号Ci与第二预脉冲信号Cs之间的相位差被设置为一个时钟周期Tck的整数倍与一半时钟周期(1/2)×Tck之和。
已在上面参照图9A至图10B描述根据示例性实施例的预处理电路110a和110b。然而，本公开的示例性实施例不限于此。在基于时钟信号CLK产生具有(1/2)×Tck的相位差的第一脉冲信号DLLi和第二脉冲信号DLLs的技术范围内，预处理电路的配置和它的元件的操作可被改变。
图11A是根据实施例的集成电路(IC)1000的框图，图11B是图11A的集成电路的时钟信号的时序图，图11C示出设置图11A的集成电路的从选择值的各种实施例。
如在图11A中所示，IC 1000可包括：主DLL电路1100和至少一个从DLL电路1200。主DLL电路1100和至少一个从DLL电路1200可构成DLL块。
上面参照图1至图10B描述的DLL电路可被实现为主DLL电路1100。主DLL电路1100可基于控制信号(例如，主控制信号CRTLM)和时钟信号(例如，第一时钟信号CLK1)来产生选择值SEL。第一时钟信号CLK1可为IC 1000的参考时钟信号。具体地说，主DLL电路1100可基于时钟信号CLK1的时钟周期(Tck)产生具有不同相位差的第一脉冲信号和第二脉冲信号，并基于第一脉冲信号和第二脉冲信号检测锁定状态。第一脉冲信号与第二脉冲信号之间的相位差可根据针对主DLL电路1100设置的参考延迟量而不同。第一脉冲信号与第二脉冲信号之间的相位差可等于参考延迟量。
当主DLL电路成为锁定状态时，主DLL电路1100可产生锁定信号LOCK，并将锁定信号LOCK提供到DLL控制电路或从DLL电路1200。与锁定信号LOCK相应的选择值SEL指示与针对主DLL电路1100设置的参考延迟量相应的参考选择值。例如，当参考延迟量为第一时钟信号CLK1的时钟周期Tck的两倍时，与锁定信号LOCK相应的选择值SEL可为两个时钟周期(即，2×Tck)。在另一示例中，当参考延迟量等于第一时钟信号CLK1的一个时钟周期Tck时，与锁定信号LOCK相应的选择值SEL可为一个时钟周期。
从DLL电路1200可通过基于从主DLL电路1100提供的选择值SEL将输入时钟信号(例如，第二时钟信号CLK2)延迟目标延迟量(或者，称为目标相位差)，来产生内部时钟信号SCLK。如在图11B中所示，第二时钟信号CLK2的时钟周期可等于第二时钟信号CLK1的一个时钟周期Tck。然而，发明构思的实施例不限于此。第二时钟信号CLK2的时钟周期可为第一时钟信号CLK1的时钟周期Tck的整数倍。根据示例性实施例的一个方面，第二时钟信号CLK2可基于第一时钟信号CLK1而被产生。
从DLL电路1200可包括：控制逻辑1210和延迟线1220。控制逻辑1210可基于控制信号(例如，从控制信号CTRLS)和选择值SEL产生从选择值SELs。从控制信号CTRLS可包括指示从DLL电路1200的目标延迟量和主DLL电路1100的参考延迟量的信息。控制逻辑1210可基于参考延迟量和选择值SEL产生与目标延迟量相应的从选择值SELs。
延迟线1220可通过将第二时钟信号CLK2延迟基于从选择值SELs设置的延迟量，来产生内部时钟信号SCLK。延迟线1220的单位延迟单元可与包括在主DLL电路1100中的延迟线的单位延迟单元相同。因此，单位延迟单元的单位延迟量可等于包括在主DLL电路1100中的单位延迟单元的单位延迟量。
当第二时钟信号CLK2的时钟周期等于第一时钟信号CLK1的一个时钟周期Tck并且从DLL电路1200的目标延迟量为90度时，将延迟线1220的延迟量设置为(1/4)×Tck的从选择值SELs可被提供到延迟线1220。
当选择值SEL对应于一个时钟周期Tck时，换句话说，当第一时钟信号CLK1的一个时钟周期Tck被设置为主DLL电路1100的参考延迟量时，从选择值SELs可为通过将选择值SEL除以4而计算出的值(即，SEL/4)。因此，如在图11B中所示，通过以90度延迟第二时钟信号CLK2得到的内部时钟信号SCLK(即，(1/4)×Tck)可被产生。
从选择值SELs可根据主DLL电路1100的参考延迟量、从DLL电路1200的目标延迟量和第二时钟信号CLK2的时钟周期被不同地设置。参照图11C，将描述设置从选择值SELs的各种实施例。
参照图11C，主DLL电路1100的参考延迟量TDref、第二时钟信号CLK2的时钟周期Tck2和从DLL电路1200的目标延迟量TDts可被不同地设置。
例如，当参考延迟量TDref被设置为等于第一时钟信号CLK1的时钟周期Tck(在下文中，称为第一时钟周期)并且第二时钟信号的时钟周期Tck2(在下文中，称为第二时钟周期)被设置为等于第一时钟周期Tck时，如果目标延迟量TDts被设置为90度，则从选择值SELs可被设置为1/4×SEL。如果目标延迟量TDts被设置为180度，则从选择值SELs可被设置为1/2×SEL。如果目标延迟量TDts被设置为270度，则从选择值SELs可被设置为3/4×SEL，并且如果目标延迟量TDts被设置为360度，则从选择值SELs可被设置为SEL。
针对另一示例，当参考延迟量TDref被设置为等于第一时钟周期Tck并且第二时钟周期Tck2被设置为两个时钟周期Tck(即，2×Tck)时，选择值SEL对应于第一时钟周期Tck，并且如果目标延迟量TDts被设置为90度，则从选择值SELs可被设置为1/2×SEL。如果目标延迟量TDts被设置为180度，则从选择值SELs可被设置为SEL。如果目标延迟量TDts被设置为270度，则从选择值SELs可被设置为3/2×SEL，并且如果目标延迟量TDts被设置为360度，则从选择值SELs可被设置为2×SEL。
当参考延迟量TDref被设置为两倍的第一时钟周期Tck(即，2×Tck)并且第二时钟周期Tck2被设置为第一时钟周期Tck时，选择值SEL对应于两个第一时钟周期Tck(即，2×Tck)，并且如果目标延迟量TDts被设置为90度，则从选择值SELs可被设置为1/8×SEL。如果目标延迟量TDts被设置为180度，则从选择值SELs可被设置为1/4×SEL。如果目标延迟量TDts被设置为270度，则从选择值SELs可被设置为3/8×SEL，并且如果目标延迟量TDts被设置为360度，则从选择值SELs可被设置为1/2×SEL。
当参考延迟量TDref被设置为两倍的第一时钟周期Tck(即，2×Tck)并且第二时钟周期Tck2被设置为两倍的第一时钟周期Tck(即，2×Tck)时，选择值SEL对应于两倍的第一时钟周期Tck(即，2×Tck)，使得如果目标延迟量TDts被设置为90度，则从选择值SELs可被设置为1/4×SEL。如果目标延迟量TDts被设置为180度，则从选择值SELs可被设置为1/2×SEL。如果目标延迟量TDts被设置为270度，则从选择值SELs可被设置为3/4×SEL，并且如果目标延迟量TDts被设置为360度，则从选择值SELs可被设置为SEL。
上面已参照图11C描述设置从选择值SELs的各种示例。然而，本公开的示例性实施例不限于此，并且从选择值SELs可根据参考延迟量TDref、目标延迟量TDts和第二时钟信号CLK2的时钟周期Tck2被不同地设置。
在图11A中，第一时钟信号CLK1的时钟周期和第二时钟信号CLK2的时钟周期可根据PVT变化而改变。当从选择值SELs具有固定值时，内部时钟信号SCLK的延迟量(换句话说，第二时钟信号CLK2与内部时钟信号SCLK之间的相位差)可根据PVT变化而改变。然而，主DLL电路1100根据PVT变化而改变，与(s/2)×Tck相应的选择值SEL被产生，并且从DLL电路1200基于选择值SEL产生从选择值SELs。因此，可以对PVT变化进行补偿并恒定维持内部时钟信号SCLK的延迟量。
另一方面，如上面参照图1至图10B所述，因为主DLL电路1100基于根据第一时钟信号CLK1产生的第一脉冲信号DLLi和第二脉冲信号DLLs来检测与锁定状态相应的选择值SEL，所以主DLL电路1100可快速检测选择值SEL。因此，IC 1000可快速对PVT变化进行补偿，并且从DLL电路1200可稳定地产生内部时钟信号SCLK。此外，因为减少了主DLL电路1100的延迟线的动态功率消耗，所以减少了IC 1000的动态功率消耗。
图12是根据实施例的IC 2000的框图。
图12的IC 2000可为被配置为将数据发送到存储器并从存储器接收数据的存储器接口电路。IC 2000可包括：存储器控制器2100和存储器物理层2200。
存储器控制器2100可包括DLL控制电路2110，存储器物理层2200可包括主DLL电路MDLL和多个从DLL电路SDLL1和SDLL2。两个从DLL电路SDLL1和SDLL2(即，第一从DLL电路和第二从DLL电路)在图12中被示出，但是示例性实施例不限于此。存储器物理层2200可包括三个或更多个从DLL电路。
DLL控制电路2110可包括寄存器REG。寄存器REG可存储用于主DLL电路MDLL以及从DLL电路SDLL1和SDLL2的各种控制信息和/或各种设置值。例如，寄存器REG可存储主DLL电路MDLL的时序信息T_INFO。时序信息T_INFO可包括初始选择值、控制环周期、单位增加值或单位减小值。时序信息T_INFO可被提供到主DLL电路MDLL作为主控制信号CTRLM。根据一个实施例，时序信息T_INFO还可包括参考延迟量。主DLL电路MDLL可检测与参考延迟量(例如，第一时钟信号CLK1的一个时钟周期的s/2倍)相应的选择值。
此外，寄存器REG可存储从DLL电路SDLL1和SDLL2的目标延迟量信息TD1和TD2。第一从DLL电路SDLL1的目标延迟量信息TD1可被包括在第一从控制信号CRTLS1中，并然后被提供到第一从DLL电路SDLL1。第二从DLL电路SDLL2的目标延迟量信息TD2可被包括在第二从控制信号CRTLS2中，并然后被提供到第二从DLL电路SDLL2。
寄存器REG可存储从主DLL电路MDLL提供的锁定信号LOCK，并且还可存储用于控制主DLL电路MDLL以及从DLL电路SDLL1和SDLL2的其他控制信息和其他设置值。
主DLL电路MDLL可基于第一时钟信号CLK1检测与锁定状态相应的选择值SEL。主DLL电路MDLL可基于从DLL控制电路2110提供的主控制信号CTRLM来操作。
主DLL电路MDLL可将选择值SEL提供到第一从DLL电路SDLL1和第二从DLL电路SDLL2。主DLL电路MDLL可将锁定信号LOCK提供到DLL控制电路2110。锁定信号LOCK可指示提供到第一从DLL电路SDLL1和第二从DLL电路SDLL2选择值是否有效(即，选择值SEL是否对应于锁定状态)。关于选择值SEL的有效性的信息可分别被包括在第一从控制信号CTRLS1和第二从控制信号CTRLS2中，并且被提供到第一从DLL电路SDLL1和第二从DLL电路SDLL2。根据示例实施例的一个方面，锁定信号LOCK可被直接提供到第一从DLL电路SDLL1和第二从DLL电路SDLL2。
第一从DLL电路SDLL1可基于第一从控制信号CTRLS1操作，并且基于第二时钟信号CLK2和选择值SEL产生第一内部时钟信号SCLK1。第二时钟信号CLK2的时钟周期可为第一时钟信号CLK1的时钟周期的正整数倍。
第二从DLL电路SDLL2可基于第二从控制信号CTRLS2操作，并且基于第三时钟信号CLK3和选择值SEL产生第二内部时钟信号SCLK2。第三时钟信号CLK3的时钟周期可为第一时钟信号CLK1的一个时钟周期的正整数倍。
上面参照图11A描述的从DLL电路1200可被应用于第一从DLL电路SDLL1和第二从DLL电路SDLL2。第一从DLL电路SDLL1和第二从DLL电路SDLL2可基于从主DLL电路提供的选择值SEL分别产生对PVT变化进行补偿的第一内部时钟信号SCLK1和第二内部时钟信号SCLK2。根据一个实施例，第一从DLL电路SDLL1的目标延迟量可与第二从DLL电路SDLL2不同。
上面参照图1至图10B描述的DLL电路100可被应用于包括在图12的IC 2000的主DLL电路MDLL中。主DLL电路MDLL可包括预处理电路。预处理电路可预处理用于产生具有第一时钟信号CLK1的时钟周期Tck的s/2倍(其中，s为正整数)的相位差的第一脉冲信号和第二脉冲信号的第一时钟信号CLK1，并基于第一脉冲信号和第二脉冲信号检测选择值SEL。因此，可简化主DLL电路MDLL的控制逻辑，并且可减少主DLL电路MDLL的功率消耗。此外，可缩短检测选择值SEL必要的时间。因此，可提高IC 2000的数据接收和传输特性，并可减少IC2000的功率消耗。
虽然已参照本公开的各种示例性实施例具体示出并描述本公开，但是将理解，在不脱离由权利要求的精神和范围的情况下，可在此做出形式上和细节上的各种改变。

Claims (20)

1.一种延迟锁定环(DLL)电路，包括：
预处理电路，被配置为基于输入的时钟信号产生第一脉冲信号和第二脉冲信号，第一脉冲信号和第二脉冲信号具有时钟信号的一个时钟周期的s/2倍的第一相位差，其中，s为正整数；
延迟线，被配置为接收第一脉冲信号，并通过将第一脉冲信号延迟与选择值相应的延迟量来产生延迟信号；
相位检测器，被配置为接收延迟信号和第二脉冲信号，并检测延迟信号与第二脉冲信号之间的第二相位差；
控制逻辑，被配置为基于由相位检测器检测到的第二相位差来调节选择值，以便将延迟信号与第二脉冲信号同步。
2.如权利要求1所述的DLL电路，其中，第一脉冲信号的相位比第二脉冲信号的相位超前。
3.如权利要求1所述的DLL电路，其中，第一脉冲信号的相位比第二脉冲信号的相位超前时钟信号的一个时钟周期。
4.如权利要求1所述的DLL电路，其中，第一脉冲信号的相位比第二脉冲信号的相位超前时钟信号的时钟周期的一半。
5.如权利要求1所述的DLL电路，其中，相位检测器还被配置为在每一控制环周期检测延迟信号与第二脉冲信号之间的第二相位差，
其中，第一脉冲信号和第二脉冲信号中的每一脉冲信号的周期等于控制环周期。
6.如权利要求5所述的DLL电路，其中，控制环周期等于所述时钟周期乘以大于1的整数。
7.如权利要求1所述的DLL电路，其中，相位检测器还被配置为通过在第二脉冲信号的每一上升沿或每一下降沿对延迟信号的电平进行采样来检测第二相位差。
8.如权利要求1所述的DLL电路，其中，当延迟信号和第二脉冲信号处于相同相位时，控制逻辑还被配置为产生锁定信号并将锁定信号和选择值输出到外部电路。
9.如权利要求1所述的DLL电路，其中，预处理电路包括：
预处理控制器，被配置为基于时钟信号产生第一预脉冲信号和第二预脉冲信号；
脉冲产生器，被配置为与时钟信号同步地将第一预脉冲信号输出为第一脉冲信号并将第二预脉冲信号输出为第二脉冲信号。
10.如权利要求9所述的DLL电路，其中，脉冲产生器还被配置为响应于一半时钟启用信号，与时钟信号的互补时钟信号同步地将第二预脉冲信号输出为第二脉冲信号。
11.一种集成电路(IC)，包括：
数字延迟锁定环(DLL)电路，被配置为基于第一脉冲信号和第二脉冲信号产生与参考延迟量相应的参考选择值，第一脉冲信号和第二脉冲信号基于第一时钟信号被产生；
至少一个从DLL电路，被配置为通过基于参考选择值延迟第二时钟信号来产生内部时钟信号，
其中，数字DLL电路包括：
预处理电路，被配置为基于第一时钟信号产生第一脉冲信号和第二脉冲信号，第一脉冲信号和第二脉冲信号具有与参考延迟量相应的第一相位差；
延迟线，被配置为接收第一脉冲信号，并通过将第一脉冲信号延迟与选择值相应的延迟量来产生延迟信号；
相位检测器，被配置为接收延迟信号和第二脉冲信号，并检测延迟信号与第二脉冲信号之间的第二相位差；
控制逻辑，被配置为基于由相位检测器检测到的第二相位差来调节选择值，并将被选择为使延迟信号与第二脉冲信号同步的选择值作为参考选择值提供到所述至少一个从DLL电路。
12.如权利要求11所述的IC，其中，第一脉冲信号与第二脉冲信号之间的第一相位差为第一时钟信号的一个周期的s/2倍，其中，s为正整数。
13.如权利要求11所述的IC，其中，第一脉冲信号和第二脉冲信号中的每一脉冲信号的一个周期等于第一时钟信号的一个周期乘以大于1的整数。
14.如权利要求11所述的IC，其中，所述至少一个从DLL电路还被配置为通过基于参考延迟量和参考选择值将第二时钟信号延迟目标延迟量来产生内部时钟信号。
15.如权利要求11所述的IC，其中，参考选择值根据制造工艺、电压和温度中的至少一个而变化，
其中，所述至少一个从DLL电路还被配置为根据制造工艺、电压和温度中的至少一个对内部时钟信号的变化进行补偿。
16.一种用于控制延迟锁定环(DLL)电路的方法，包括：
基于输入的时钟信号产生第一脉冲信号和第二脉冲信号，第一脉冲信号和第二脉冲信号具有输入的时钟信号的一个时钟周期的s/2倍的第一相位差，其中，s为正整数；
通过将第一脉冲信号延迟与第一选择值相应的第一延迟量来产生第一延迟信号；
检测第一延迟信号与第二脉冲信号之间的第二相位差；
基于第二相位差确定第二选择值；
通过将第一脉冲信号延迟与第二选择值相应的第二延迟量来产生第二延迟信号。
17.如权利要求16所述的方法，其中，第二延迟信号与第二脉冲信号同步。
18.如权利要求16所述的方法，其中，所述第一相位差等于输入的时钟信号的一个时钟周期。
19.如权利要求16所述的方法，其中，确定第二选择值的步骤包括：
响应于第一延迟信号超前第二脉冲信号，通过将单位增加值加到第一选择值来确定第二选择值；
响应于第一延迟信号滞后于第二脉冲信号，通过从第一选择值减去单位减小值来确定第二选择值。
20.如权利要求19所述的方法，其中，单位增加值等于单位减小值。
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