JP7110643B2 - 遅延調整装置 - Google Patents

Description

本発明は、複数の偏波信号の間に生じる遅延量を調整する遅延調整装置に関する。

例えば、デジタルマイクロ波通信装置において、同一周波数の互いに直交する２つの偏波面、垂直偏波（以下、Ｖ（Vertical）偏波）と水平偏波（Ｈ（Horizontal）偏波）を用いて信号の伝送を行う両偏波伝送方式が用いられている。両偏波伝送方式においては、Ｖ偏波とＨ偏波で同じ搬送波周波数を使用するため、偏波面の直交にずれがあると、異偏波の信号が自偏波にもれ込み干渉成分となり、信号の伝送品質の劣化を招くことになる。特に、多値変調方式の場合には、この影響は無視できないため受信側にて干渉成分を除去する必要がある。この干渉成分を除去する技術として、交差偏波干渉補償（ＸＰＩＣ：Ｃｒｏｓｓ Ｐｏｌａｒｉｚａｔｉｏｎ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｃａｎｃｅｌｌｅｒ）が知られている。

上述したＶ／Ｈ偏波はそれぞれ独立したＶ／Ｈ偏波復調装置で復調される。このため、Ｖ偏波復調装置とＨ偏波復調装置との間で、双方向に異偏波信号を伝送する必要がある。上述したＶ偏波復調装置とＨ偏波復調装置との間での信号伝送手段として、例えばケーブルによるアナログ伝送が行われている。

また、特許文献１には、タップ係数と閾値との比較を行い、閾値より大きいタップ係数があるか否かに応じて自偏波の遅延時間を調整することにより、交差偏波干渉補償を行うことが記載されている。

また、特許文献２には、互いに異なる偏波側の復調回路の出力からクロック信号の位相を検出して制御信号を出力すること、制御信号によりクロック信号の位相を移相して、復調回路の出力のサンプリングタイミングを制御することが記載されている。

さらに、特許文献３には、それぞれの送信クロック信号に同期して互いに直交する偏波により送信された主偏波信号および異偏波信号を受信する際に、異偏波側から主偏波側へ交差干渉した異偏波信号成分を除去する交差偏波干渉補償装置が記載されている。

特開２０１７－１３９６０６号公報 特開平０９－２１４４６１号公報 特開平０５－２１１４９３号公報

しかしながら、上述した信号伝送手段として、ＦＰＧＡまたはＡＳＩＣデバイスなどで実装可能なトランシーバを用いた高速シリアル伝送を用いた場合などでは、異偏波信号の処理遅延が大きくなるという問題がある。

ここで、復調処理を行う前の２つの偏波信号の遅延量のずれは、信号処理系の後段に位置する復調回路（等化器）で補償される。しかし、復調処理を行う前の回路処理で上記２つの偏波信号（自偏波信号と異偏波信号）の間に遅延量差があると補償能力のマージンが減少してしまう。このため、復調回路入力前の自偏波信号と異偏波信号の回路処理は、同じ遅延量にすることが要求される。また、回路ごとに手動による調整も可能であるが煩わしかった。

本発明の目的は、復調前の２つの偏波信号に生じうる遅延量差を適切に調整することが可能な遅延調整装置を提供することにある。

本発明の遅延量調整装置は、第１の復調装置により復調処理が行われる第１の偏波信号のテストパタンを示す第１のテストパタン信号を生成する信号生成部と、第２の偏波信号を復調する第２の復調装置に、前記第１のテストパタン信号を送信する送信処理部と、前記第１のテストパタン信号に対応して前記第２の復調装置から送り返される第１のテストパタン戻り信号を受信する受信処理部と、前記第１のテストパタン信号と、前記第１のテストパタン戻り信号とに基づいて、前記第１の偏波信号と前記第２の偏波信号との間で復調前に生じる遅延量を調整する調整部と、を備える。

本発明によれば、復調前の２つの偏波信号に生じうる遅延量差を適切に調整することが可能になる。なお、本発明により、当該効果の代わりに、又は当該効果とともに、他の効果が奏されてもよい。

図１は、本発明の実施形態に係る無線通信装置１の概略的な構成の一例を示す説明図である。 図２は、第１の実施形態に係る第１の遅延調整装置１００の概略的な構成の例を示すブロック図である。 図３は、第１の実施形態に係る第２の遅延調整装置２００の概略的な構成の例を示すブロック図である。 図４は、第１の遅延調整装置１００及び第２の遅延調整装置２００の内部で行われる概略的な信号処理の例を示すブロック図である。 図５は、図４で示される各処理において、入力または出力される信号の概略的なデータ構造の例を示す図である。 図６は、第２の実施形態に係る遅延調整装置３００の概略的な構成の例を示すブロック図である。

以下、添付の図面を参照して本発明の実施形態を詳細に説明する。なお、本明細書及び図面において、同様に説明されることが可能な要素については、同一の符号を付することにより重複説明が省略され得る。

説明は、以下の順序で行われる。
１．本発明の実施形態の概要
２．無線通信装置１の構成
３．第１の実施形態
３．１．第１の遅延調整装置１００の構成
３．２．第２の遅延調整装置２００の構成
３．３．技術的特徴
３．４．実施例
４．第２の実施形態
４．１．遅延調整装置３００の構成
４．２．技術的特徴
５．他の形態

＜＜１．本発明の実施形態の概要＞＞
まず、本発明の実施形態の概要を説明する。

（１）技術的課題
例えば、デジタルマイクロ波通信装置において、同一周波数の互いに直交する２つの偏波面、垂直偏波（Ｖ偏波）と水平偏波（Ｈ偏波）を用いて信号の伝送を行う両偏波伝送方式が用いられている。両偏波伝送方式においては、Ｖ偏波とＨ偏波で同じ搬送波周波数を使用するため、偏波面の直交にずれがあると、異偏波の信号が自偏波にもれ込み干渉成分となり、信号の伝送品質の劣化を招くことになる。特に、多値変調方式の場合には、この影響は無視できないため受信側にて干渉成分を除去する必要がある。この干渉成分を除去する技術として、交差偏波干渉補償（ＸＰＩＣ：Ｃｒｏｓｓ Ｐｏｌａｒｉｚａｔｉｏｎ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｃａｎｃｅｌｌｅｒ）が知られている。

上述したＶ／Ｈ偏波はそれぞれ独立したＶ／Ｈ偏波復調装置で復調される。このため、Ｖ偏波復調装置とＨ偏波復調装置との間で、双方向に異偏波信号を伝送する必要がある。上述したＶ偏波復調装置とＨ偏波復調装置との間での信号伝送手段として、ケーブルによるアナログ伝送が行われている。

しかしながら、当該信号伝送手段として、ＦＰＧＡまたはＡＳＩＣデバイスなどで実装可能なトランシーバを用いた高速シリアル伝送が用いられる場合などでは、異偏波信号の処理遅延が大きくなるという問題がある。

ここで、復調処理を行う前の２つの偏波信号の遅延量のずれは、信号処理系の後段に位置する復調回路（等化器）で補償される。しかし、復調処理を行う前の回路処理で上記２つの偏波信号（自偏波信号と異偏波信号）の間に遅延量差があると補償能力のマージンが減少してしまう。このため、復調回路入力前の自偏波信号と異偏波信号の回路処理は、同じ遅延量にすることが要求される。また、回路ごとに手動による調整も可能であるが煩わしかった。

本実施形態の目的は、復調前の２つの偏波信号に生じうる遅延量差を適切に調整することが可能な遅延調整装置を提供することにある。

（２）技術的特徴
本発明の実施形態では、例えば、遅延調整装置は、第１の復調装置により復調処理が行われる第１の偏波信号のテストパタンを示す第１のテストパタン信号を生成し、第２の偏波信号を復調する第２の復調装置に、上記第１のテストパタン信号を送信し、上記第１のテストパタン信号に対応して上記第２の復調装置から送り返される第１のテストパタン戻り信号を受信し、上記第１のテストパタン信号と、上記第１のテストパタン戻り信号とに基づいて、上記第１の偏波信号と上記第２の偏波信号との間で復調前に生じる遅延量を調整する。

これにより、例えば、復調前の２つの偏波信号に生じうる遅延量差を適切に調整することが可能になる。

なお、上述した技術的特徴は本発明の実施形態の具体的な一例であり、当然ながら、本発明の実施形態は上述した技術的特徴に限定されない。

＜＜２．無線通信装置１の構成＞＞
図１を参照して、本発明の実施形態に係る無線通信装置１の構成の例を説明する。図１は、本発明の実施形態に係る無線通信装置１の概略的な構成の一例を示す説明図である。図１を参照すると、無線通信装置１は、例えばＶ偏波信号を復調する第１の復調装置１０と、例えばＨ偏波信号を復調する第２の復調装置２０とを含む。

（１）第１の復調装置１０
第１の復調装置１０は、例えば、バンドパスフィルタ１１、直交復調部１２、Ａ／Ｄ変換部１３、第１の遅延調整装置１００、及びトランシーバ１４（以下、ＸＣＶＲ１４とも呼ぶ）、及び復調部１５を含む。また、第１の復調装置１０は、パネルまたは、第１のパネルと呼んでもよい。

以上のような構成からなる第１の復調装置１０では、例えば、各処理部が次のような処理を行う。

バンドパスフィルタ１１は、Ｖ偏波信号に対応するＲＦ信号に対してフィルタ処理を施すことによりＶ偏波信号に対応するＩＦ信号に変換して、直交復調部１２に出力する。直交復調部１２は、上記ＩＦ信号を直交復調してＡ／Ｄ変換部１３に出力する。Ａ／Ｄ変換部１３は、直交復調されたアナログのＶ偏波信号をデジタルのＶ偏波信号に変換して出力する。ＸＣＶＲ１４は、例えば、ＦＰＧＡまたはＡＳＩＣデバイスなどで実装可能なトランシーバであって、Ａ／Ｄ変換部１３から出力されたデジタルのＶ偏波信号を第２の復調装置２０に送信し、後述するように第２の復調装置２０から送信されるデジタルのＨ偏波信号を受信する。第１の遅延調整装置１００は、Ａ／Ｄ変換部１３から出力されたデジタルのＶ偏波信号と、ＸＣＶＲ１４を介して第２の復調装置２０から受信したデジタルのＨ偏波信号との間に生じる遅延量を調整して、これら２つのデジタルの偏波信号（Ｖ偏波信号、及びＨ偏波信号）を復調部１５に出力する。復調部１５は、Ｈ偏波信号を用いて、Ｖ偏波信号を復調して外部に出力する。

（２）第２の復調装置２０
第２の復調装置２０は、例えば、バンドパスフィルタ２１、直交復調部２２、Ａ／Ｄ変換部２３、第２の遅延調整装置２００、及びトランシーバ２４（以下、ＸＣＶＲ２４とも呼ぶ）、及び復調部２５を含む。また、第２の復調装置２０は、パネルまたは、第２のパネルと呼んでもよい。

以上のような構成からなる第２の復調装置２０では、例えば、各処理部が次のような処理を行う。

バンドパスフィルタ２１は、Ｈ偏波信号に対応するＲＦ信号に対してフィルタ処理を施すことによりＨ偏波信号に対応するＩＦ信号に変換して、直交復調部２２に出力する。直交復調部２２は、上記ＩＦ信号を直交復調してＡ／Ｄ変換部２３に出力する。Ａ／Ｄ変換部２３は、直交復調されたアナログのＨ偏波信号をデジタルのＨ偏波信号に変換して出力する。ＸＣＶＲ２４は、例えば、ＦＰＧＡまたはＡＳＩＣデバイスなどで実装可能なトランシーバであって、Ａ／Ｄ変換部２３から出力されたデジタルのＨ偏波信号を第１の復調装置１０に送信し、上述したように第１の復調装置１０から送信されるデジタルのＶ偏波信号を受信する。第２の遅延調整装置２００は、Ａ／Ｄ変換部２３から出力されたデジタルのＨ偏波信号と、ＸＣＶＲ２４を介して第１の復調装置１０から受信したデジタルのＶ偏波信号との間に生じる遅延量を調整して、これら２つのデジタルの偏波信号（Ｖ偏波信号、及びＨ偏波信号）を復調部２５に出力する。復調部２５は、Ｖ偏波信号を用いて、Ｈ偏波信号を復調して外部に出力する。

＜＜３．第１の実施形態＞＞
続いて、図２～図５を参照して、本発明の第１の実施形態を説明する。以下では、第１の遅延調整装置１００及び第２の遅延調整装置２００の具体的な機能について説明する。

＜３．１．第１の遅延調整装置１００の構成＞
図２を参照して、第１の実施形態に係る第１の遅延調整装置１００の構成の例を説明する。図２は、第１の実施形態に係る第１の遅延調整装置１００の概略的な構成の例を示すブロック図である。図２を参照すると、第１の遅延調整装置１００は、信号生成部１１０、送信処理部１２０、受信処理部１３０、及び調整部１４０を備える。なお、第１の遅延調整装置１００は、これらの構成要素以外の他の構成要素をさらに含み得る。即ち、第１の遅延調整装置１００は、これらの構成要素の動作以外の動作も行い得る。信号生成部１１０、送信処理部１２０、受信処理部１３０、及び調整部１４０の具体的な動作は、後に詳細に説明する。

例えば第１の遅延調整装置１００（送信処理部１２０）は、Ａ／Ｄ変換部１３から出力されたＸ偏波信号を、ＸＣＶＲ１４を介して第２の復調装置２０に送信する処理を行う。また、第１の遅延調整装置１００（受信処理部１３０）は、第２の復調装置２０から送信されるＨ偏波信号を、ＸＣＶＲ１４を介して受信する処理を行う。

第１の遅延調整装置１００は、例えば、ＦＰＧＡまたはＡＳＩＣデバイス内部にデジタル回路として実装される。

＜３．２．第２の遅延調整装置２００の構成＞
図３を参照して、第１の実施形態に係る第２の遅延調整装置２００の構成の例を説明する。図３は、第１の実施形態に係る第２の遅延調整装置２００の概略的な構成の例を示すブロック図である。図３を参照すると、第２の遅延調整装置２００は、信号生成部２１０、送信処理部２２０、受信処理部２３０、及び調整部２４０を備える。なお、第２の遅延調整装置２００は、これらの構成要素以外の他の構成要素をさらに含み得る。即ち、第２の遅延調整装置２００は、これらの構成要素の動作以外の動作も行い得る。信号生成部２１０、送信処理部１２０、受信処理部１３０、及び調整部１４０の具体的な動作は、後に詳細に説明する。

例えば第２の遅延調整装置２００（送信処理部２２０）は、Ａ／Ｄ変換部２３から出力されたＨ偏波信号を、ＸＣＶＲ２４を介して第１の復調装置１０に送信する処理を行う。また、第２の遅延調整装置２００（受信処理部２３０）は、第１の復調装置１０から送信されるＶ偏波信号を、ＸＣＶＲ２４を介して受信する処理を行う。

第２の遅延調整装置２００は、例えば、ＦＰＧＡまたはＡＳＩＣデバイス内部にデジタル回路として実装される。

＜３．３．技術的特徴＞
次に、第１の実施形態に係る技術的特徴について説明する。

第１の遅延調整装置１００（信号生成部１１０）は、第１の復調装置１０により復調処理が行われる第１の偏波信号（Ｘ偏波信号）のテストパタンを示す第１のテストパタン信号を生成する。そして、第１の遅延調整装置１００（送信処理部１２０）は、第２の偏波信号（Ｈ偏波信号）を復調する第２の復調装置２０に、上記第１のテストパタン信号を送信する。そして、第１の遅延調整装置１００（受信処理部１３０）は、上記第１のテストパタン信号に対応して第２の復調装置２０から送り返される第１のテストパタン戻り信号を受信する。そして、第１の遅延調整装置１００（調整部１４０）は、上記第１のテストパタン信号と、上記第１のテストパタン戻り信号とに基づいて、上記第１の偏波信号（Ｖ偏波信号）と上記第２の偏波信号（Ｖ偏波信号）との間で復調前に生じる遅延量を調整する。

とりわけ、第１の復調装置１０（復調部１５）は、上記遅延量が調整された上記第２の偏波信号（Ｈ偏波信号）を用いて、上記第１の偏波信号（Ｖ偏波信号）の交差偏波干渉補償を行う。

また、第２の遅延調整装置２００（信号生成部２１０）は、第２の復調装置２０により復調処理が行われる第２の偏波信号（Ｈ偏波信号）のテストパタンを示す第２のテストパタン信号を生成する。そして、第２の遅延調整装置２００（送信処理部２２０）は、第１の偏波信号（Ｖ偏波信号）を復調する第１の復調装置１０に、上記第２のテストパタン信号を送信する。そして、第２の遅延調整装置２００（受信処理部２３０）は、上記第２のテストパタン信号に対応して第１の復調装置１０から送り返される第２のテストパタン戻り信号を受信する。そして、第２の遅延調整装置２００（調整部２４０）は、上記第２のテストパタン信号と、上記第２のテストパタン戻り信号とに基づいて、上記第１の偏波信号（Ｖ偏波信号）と上記第２の偏波信号（Ｖ偏波信号）との間で復調前に生じる遅延量を調整する。

とりわけ、第２の復調装置２０（復調部２５）は、上記遅延量が調整された上記第１の偏波信号（Ｖ偏波信号）を用いて、上記第２の偏波信号（Ｈ偏波信号）の交差偏波干渉補償を行う。

（１）第１の遅延調整装置１００の具体的な処理
－受信処理
第１の遅延調整装置１００（受信処理部１３０）は、第２の復調装置２０から、上記第２の偏波信号（Ｈ偏波信号）のテストパタンを示す上記第２のテストパタン信号を更に受信する。例えば遅延量調整時において、第１の遅延調整装置１００（受信処理部１３０）は、第２の復調装置２０から、ＸＣＶＲ１４を介して、上記第２のテストパタン信号を受信する。

より具体的に、第１の遅延調整装置１００（受信処理部１３０）は、上記第２のテストパタン信号と上記第１のテストパタン戻り信号を含むＮビット列の信号（Ｎは自然数である。）を受信してもよい。

例えばＮは、２以上の自然数である。この場合、例えば、上位Ｎ／２ビット列に上記第２のテストパタン信号が含まれ、下位Ｎ／２ビット列に上記第１のテストパタン戻り信号が含まれる。

－送信処理
第１の遅延調整装置１００（送信処理部１２０）は、上記第２のテストパタン信号に対応して第２の復調装置２０に送り返す第２のテストパタン戻り信号を更に送信する。例えば、遅延量調整時において、第１の遅延調整装置１００（送信処理部１２０）は、ＸＣＶＲ１４を介して、第２の復調装置２０に、上記第２のテストパタン戻り信号を送信する。

より具体的に、第１の遅延調整装置１００（送信処理部１２０）は、上記第１のテストパタン信号と上記第２のテストパタン戻り信号を含むＮビット列の信号（Ｎは自然数である。）を送信してもよい。

例えばＮが２以上の自然数である場合、上位Ｎ／２ビット列に上記第１のテストパタン信号が含まれ、下位Ｎ／２ビット列に上記第２のテストパタン戻り信号が含まれる。

第１の遅延調整装置１００（送信処理部１２０）は、上記Ｎビット列の信号において上記第１のテストパタン信号の有無を示す第１の制御信号を送信してもよい。また、第１の遅延調整装置１００（送信処理部１２０）は、上記Ｎビット列の信号において上記第２のテストパタン戻り信号の有無を示す第２の制御信号を送信してもよい。例えば、上記第１の制御信号と上記第２の制御信号は、上記Ｎビット列の信号のＬＳＢ側に追加される。

（２）第２の遅延調整装置２００の具体的な処理
－受信処理
第２の遅延調整装置２００（受信処理部２３０）は、第１の復調装置１０から、上記第１の偏波信号（Ｖ偏波信号）のテストパタンを示す上記第１のテストパタン信号を更に受信する。例えば、遅延量調整時において、第２の遅延調整装置２００（受信処理部２３０）は、第１の復調装置１０から、ＸＣＶＲ２４を介して、上記第１のテストパタン信号を受信する。

より具体的に、第２の遅延調整装置２００（受信処理部２３０）は、上記第１のテストパタン信号と上記第２のテストパタン戻り信号を含むＮビット列の信号（Ｎは自然数である。）を送信してもよい。

例えばＮは、２以上の自然数である。この場合、例えば、上位Ｎ／２ビット列に上記第１のテストパタン信号が含まれ、下位Ｎ／２ビット列に上記第２のテストパタン戻り信号が含まれる。

－送信処理
第２の遅延調整装置２００（送信処理部２２０）は、上記第１のテストパタン信号に対応して第１の復調装置１０に送り返す第１のテストパタン戻り信号を更に送信する。例えば、遅延量調整時において、第２の遅延調整装置２００（送信処理部２２０）は、ＸＣＶＲ２４を介して、第１の復調装置１０に、上記第１のテストパタン戻り信号を送信する。

より具体的に、第２の遅延調整装置２００（送信処理部２２０）は、上記第２のテストパタン信号と上記第１のテストパタン戻り信号を含むＮビット列の信号（Ｎは自然数である。）を送信してもよい。

上述したように例えばＮが２以上の自然数である場合、上位Ｎ／２ビット列に上記第２のテストパタン信号が含まれ、下位Ｎ／２ビット列に上記第１のテストパタン戻り信号が含まれる。

第２の遅延調整装置２００（送信処理部２２０）は、上記Ｎビット列の信号において上記第２のテストパタン信号の有無を示す第２の制御信号を送信してもよい。また、第２の遅延調整装置２００（送信処理部２２０）は、上記Ｎビット列の信号において上記第１のテストパタン戻り信号の有無を示す第１の制御信号を送信してもよい。例えば、上記第２の制御信号と上記第１の制御信号は、上記Ｎビット列の信号のＬＳＢ側に追加される。

＜３．４．実施例＞
次に、図４及び図５を参照して、第１の実施形態に係る実施例を説明する。図４は、第１の遅延調整装置１００及び第２の遅延調整装置２００の内部で行われる概略的な信号処理の例を示すブロック図である。また、図５は、図４で示される各処理において、入力または出力される信号の概略的なデータ構造の例を示す図である。

具体的に、図５（Ａ）は、遅延調整処理を行わない通常時に各処理で入力又は出力される信号の概略的なデータ構造の例を示す。一方、図５（Ｂ）は、遅延調整時に各処理で入力又は出力される信号の概略的なデータ構造の例を示す。

まず、「テストパタン生成処理Ｓ４０１、Ｓ４５１」において、次の処理を行う。すなわち、第１の遅延調整装置１００（信号生成部１１０）は、Ｎ／２ビット列の上記第１のテストパタン信号を生成する（Ｓ４０１）。

また、第２の遅延調整装置２００（信号生成部２１０）は、Ｎ／２ビット列の上記第２のテストパタン信号を生成する（Ｓ４５１）。

次に、「ＬＳＢ側ａｌｌ０挿入処理Ｓ４０２、Ｓ４５２」では、次の処理を行う。すなわち、第１の遅延調整装置１００（例えば送信処理部１２０）は、上記Ｎ／２ビット列に後続する下位Ｎ／２ビット列、すなわちＮビット列のＬＳＢ側に全て０を挿入する（Ｓ４０２）。

また、第２の遅延調整装置２００（例えば送信処理部２２０）は、上記Ｎ／２ビット列に後続する下位Ｎ／２ビット列、すなわちＮビット列のＬＳＢ側に全て０を挿入する（Ｓ４５２）。

次に、「第１の切替処理Ｓ４０３、Ｓ４５３」では、次の処理を行う。すなわち、第１の遅延調整装置１００（例えば送信処理部１２０）は、Ｖ偏波信号の経路と上記第１のテストパタン信号の経路を切り替える（Ｓ４０３）。例えば、通常時に上記Ｖ偏波信号の経路が選択され、遅延調整時に上記第１のテストパタン信号の経路が選択される。そして、選択された経路の信号は、上記Ｎビット列の信号として出力される。

また、第２の遅延調整装置２００（例えば送信処理部２２０）は、Ｈ偏波信号の経路と上記第２のテストパタン信号の経路を切り替える（Ｓ４５３）。例えば、通常時に上記Ｈ偏波信号の経路が選択され、遅延調整時に上記第２のテストパタン信号の経路が選択される。そして、選択された経路の信号は、上記Ｎビット列の信号として出力される。

次に、「制御ビット追加処理Ｓ４０４、Ｓ４５４」では、次の処理を行う。すなわち、第１の遅延調整装置１００（例えば送信処理部１２０）は、通常時または遅延調整時を判別するための制御ビット（上記第１の制御信号、上記第２の制御信号）を、「第１の切替処理Ｓ４０３」から出力されるＮビット列の信号のＬＳＢ側に追加する（Ｓ４０４）。

具体的には、上記第１の制御信号と上記第２の制御信号で各々１ビットを割り当て、合計２ビットが追加される。ここで、通常時には、上記第１の制御信号に対応するビットが０に設定される。一方、遅延調整時には、上記第１の制御信号に対応するビットが１に設定される。また、上記第２の制御信号に対応するビットは０に設定される。

また、第２の遅延調整装置２００（例えば送信処理部２２０）は、通常時または遅延調整時を判別するための制御ビット（上記第１の制御信号、上記第２の制御信号）を、「第１の切替処理Ｓ４５３」から出力されるＮビット列の信号のＬＳＢ側に追加する（Ｓ４５４）。ここで、通常時には、上記第２の制御信号に対応するビットが０に設定される。一方、遅延調整時には、上記第２の制御信号に対応するビットが１に設定される。また、上記第１の制御信号に対応するビットは０に設定される。

次に、「ビット列変更処理Ｓ４０５、Ｓ４５５」では、次の処理を行う。すなわち、第１の遅延調整装置１００は、第１の遅延調整装置１００と第２の遅延調整装置２００とが同時に遅延調整処理を行うことができるように、制御ビット追加処理Ｓ４０４から出力されるＮビット列を、上位Ｎ／２ビット列と下位Ｎ／２ビット列とに分けて、それぞれのビット列に信号の割り当てを行う（Ｓ４０５）。

ここで、上位Ｎ／２ビット列には、例えば送信処理部１２０により送信される上記第１のテストパタン信号が割り当てられる。また、下位Ｎ／２ビット列には、例えば受信処理部１３０により受信された上記第２のテストパタン信号が、送信処理部１２０により送信される上記第２のテストパタン戻り信号として割り当てられる。さらに、下位Ｎ／２ビット列に後続する２ビットのうち、上位ビットには、上記第１の制御信号が割り当てられ、下位ビットには上記第２の制御信号が割り当てられる。

また、第２の遅延調整装置２００は、第１の遅延調整装置１００と第２の遅延調整装置２００とが同時に遅延調整処理を行うことができるように、制御ビット追加処理Ｓ４５４から出力されるＮビット列を、上位Ｎ／２ビット列と下位Ｎ／２ビット列とに分け、信号の割り当てを行う（Ｓ４５５）。

ここで、上位Ｎ／２ビット列には、例えば送信処理部２２０により送信される上記第２のテストパタン信号が割り当てられる。また、下位Ｎ／２ビット列には、例えば受信処理部２３０により受信された上記第１のテストパタン信号が、送信処理部２２０により送信される上記第１のテストパタン戻り信号として割り当てられる。さらに、下位Ｎ／２ビット列に後続する２ビットのうち、上位ビットには、上記第２の制御信号が割り当てられ、下位ビットには上記第１の制御信号が割り当てられる。

次に、「第２の切替処理Ｓ４０６、Ｓ４５６」では、次の処理を行う。すなわち、第１の遅延調整装置１００は、Ｖ偏波信号の経路とテストパタン信号の経路を切り替える（Ｓ４０６）。通常時に上記Ｖ偏波信号の経路が選択され、遅延調整時に上記テストパタン信号の経路が選択される。

また、第２の遅延調整装置２００は、Ｈ偏波信号の経路とテストパタン信号の経路を切り替える（Ｓ４５６）。通常時に上記Ｈ偏波信号の経路が選択され、遅延調整時に上記テストパタン信号の経路が選択される。

次に、「遅延比較処理Ｓ４０７、Ｓ４５７」では、次の処理を行う。すなわち、第１の遅延調整装置１００（例えば調整部１４０）は、ＸＣＶＲ１４を通過しない信号（上記第１のテストパタン信号）と、第２の復調装置２０との間を往復させた信号（上記第１のテストパタン戻り信号）との間の遅延量を算出する（Ｓ４０７）。ここで、第１の遅延調整装置１００（例えば調整部１４０）は、往路および復路の遅延が同じであると仮定して、片道分にあたる半分の遅延量を、上記第１の偏波信号と上記第２の偏波信号との間で復調前に生じる遅延量として算出する。

また、第２の遅延調整装置２００（例えば調整部２４０）は、ＸＣＶＲ２４を通過しない信号（上記第２のテストパタン信号）と、第１の復調装置１０との間を往復させた信号（上記第１のテストパタン戻り信号）との間の遅延量を算出する（Ｓ４５７）。ここで、第２の遅延調整装置２００（例えば調整部２４０）は、往路および復路の遅延が同じであると仮定して、片道分にあたる半分の遅延量を、上記第１の偏波信号と上記第２の偏波信号との間で復調前に生じる遅延量として算出する。

次に、「制御ビット削除処理Ｓ４０８、Ｓ４５８」では、次の処理を行う。すなわち、第１の遅延調整装置１００は、Ｎビット列の信号のＬＳＢ側に追加された制御ビット（上記第１の制御信号、上記第２の制御信号）を削除する（Ｓ４０８）。

また、第２の遅延調整装置２００も、Ｎビット列の信号のＬＳＢ側に追加された制御ビット（上記第１の制御信号、上記第２の制御信号）を削除する（Ｓ４５８）。

次に、「遅延追加処理Ｓ４０９、Ｓ４５９」では、次の処理を行う。すなわち、第１の遅延調整装置１００は、遅延比較処理Ｓ４０８で算出した遅延量が、あらかじめ設定した遅延量になるように、上記第１の偏波信号と上記第２の偏波信号とに遅延を加えて、復調部１５に出力する（Ｓ４０９）。ここで、あらかじめ設定される遅延量は、回路処理の遅延より大きいことを前提とする。

また、第２の遅延調整装置２００は、遅延比較処理Ｓ４５８で算出した遅延量が、あらかじめ設定した遅延量になるように、上記第１の偏波信号と上記第２の偏波信号とに遅延を加えて、復調部２５に出力する（Ｓ４５９）。ここで、あらかじめ設定される遅延量は、回路処理の遅延より大きいことを前提とする。

以上、図４に示す処理について説明した。上記図４に示す処理によれば、復調回路（例えば復調部１５、２５）に入力前のデジタル回路処理における自偏波信号と異偏波信号の遅延量を対象として、動作クロック周波数の精度で一定の遅延量に自動調整することが可能となる。このため、上記図４に示す処理によれば、例えば、デバイスの種類毎に手動で遅延量を調整する必要がないという利点がある。また、上記図４に示す処理によれば、第１の遅延調整装置１００、及び第２の遅延調整装置２００が同時に遅延調整を行うことができる。

他の実施例として、例えば、ＭＩＭＯ（Multiple Input Multiple Output）構成のような、複数の復調装置間をトランシーバ伝送でデータ信号の受け渡しをする構成において、信号遅延を調整する場合にも、上記図４に示す処理が利用可能である。

＜＜４．第２の実施形態＞＞
続いて、図６を参照して、本発明の第２の実施形態を説明する。上述した第１の実施形態は、具体的な実施形態であるが、第２の実施形態は、より一般化された実施形態である。

＜４．１．遅延調整装置３００の構成＞
図６を参照して、第２の実施形態に係る遅延調整装置３００の構成の例を説明する。図６は、第２の実施形態に係る遅延調整装置３００の概略的な構成の例を示すブロック図である。図６を参照すると、遅延調整装置３００は、信号生成部３１０、送信処理部３２０、受信処理部３３０、及び調整部３４０を備える。なお、遅延調整装置３００は、これらの構成要素以外の他の構成要素をさらに含み得る。即ち、遅延調整装置３００は、これらの構成要素の動作以外の動作も行い得る。信号生成部３１０、送信処理部３２０、受信処理部３３０、及び調整部３４０の具体的な動作は、後に詳細に説明する。

＜４．２．技術的特徴＞
次に、第２の実施形態に係る技術的特徴について説明する。

遅延調整装置３００（信号生成部３１０）は、第１の復調装置により復調処理が行われる第１の偏波信号のテストパタンを示す第１のテストパタン信号を生成する。そして、遅延調整装置３００（送信処理部３２０）は、第２の偏波信号を復調する第２の復調装置に、上記第１のテストパタン信号を送信する。そして、遅延調整装置３００（受信処理部３３０）は、上記第１のテストパタン信号に対応して上記第２の復調装置から送り返される第１のテストパタン戻り信号を受信する。そして、遅延調整装置３００（調整部３４０）は、上記第１のテストパタン信号と、上記第１のテストパタン戻り信号とに基づいて、上記第１の偏波信号と上記第２の偏波信号との間で復調前に生じる遅延量を調整する。

例えば、信号生成部３１０は、上述した第１の実施形態に係る信号生成部１１０の動作を行ってもよい。また、送信処理部３２０は、上述した第１の実施形態に係る送信処理部１２０の動作を行ってもよい。また、受信処理部３３０は、上述した第１の実施形態に係る受信処理部１３０の動作を行ってもよい。調整部３４０は、上述した第１の実施形態に係る調整部１４０の動作を行ってもよい。

以上、第２の実施形態を説明した。第２の実施形態によれば、例えば、復調前の２つの偏波信号に生じうる遅延量差を調整することが可能になる。

＜＜５．他の形態＞＞
以上、本発明の実施形態を説明したが、本発明はこれらの実施形態に限定されるものではない。これらの実施形態は例示にすぎないということ、及び、本発明のスコープ及び精神から逸脱することなく様々な変形が可能であるということは、当業者に理解されるであろう。

例えば、本明細書に記載されている処理におけるステップは、必ずしもシーケンス図に記載された順序に沿って時系列に実行されなくてよい。例えば、処理におけるステップは、シーケンス図として記載した順序と異なる順序で実行されても、並列的に実行されてもよい。また、処理におけるステップの一部が削除されてもよく、さらなるステップが処理に追加されてもよい。

また、本明細書において説明した遅延調整装置の構成要素（例えば、信号生成部、送信処理部、受信処理部及び／又は調整部）を備える装置（例えば、遅延調整装置を構成する複数の装置（又はユニット）のうちの１つ以上の装置（又はユニット）、又は上記複数の装置（又はユニット）のうちの１つのためのモジュール）が提供されてもよい。また、上記構成要素の処理を含む方法が提供されてもよく、上記構成要素の処理をプロセッサに実行させるためのプログラムが提供されてもよい。また、当該プログラムを記録したコンピュータに読み取り可能な非一時的記録媒体（Non-transitory computer readable medium）が提供されてもよい。当然ながら、このような装置、モジュール、方法、プログラム、及びコンピュータに読み取り可能な非一時的記録媒体も本発明に含まれる。

上記実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。

（付記１）
第１の復調装置により復調処理が行われる第１の偏波信号のテストパタンを示す第１のテストパタン信号を生成する信号生成部と、
第２の偏波信号を復調する第２の復調装置に、前記第１のテストパタン信号を送信する送信処理部と、
前記第１のテストパタン信号に対応して前記第２の復調装置から送り返される第１のテストパタン戻り信号を受信する受信処理部と、
前記第１のテストパタン信号と、前記第１のテストパタン戻り信号とに基づいて、前記第１の偏波信号と前記第２の偏波信号との間で復調前に生じる遅延量を調整する調整部と、を備える、遅延調整装置。

（付記２）
前記第１の復調装置は、前記遅延量が調整された前記第２の偏波信号を用いて、前記第１の偏波信号の交差偏波干渉補償を行う、付記１記載の遅延調整装置。

（付記３）
前記受信処理部は、前記第２の復調装置から、前記第２の偏波信号のテストパタンを示す第２のテストパタン信号を更に受信し、
前記送信処理部は、前記第２のテストパタン信号に対応して前記第２の復調装置に送り返す第２のテストパタン戻り信号を更に送信する、付記１又は２記載の遅延調整装置。

（付記４）
前記送信処理部は、前記第１のテストパタン信号と前記第２のテストパタン戻り信号を含むＮビット列の信号（Ｎは自然数である。）を送信する、付記３記載の遅延調整装置。

（付記５）
前記Ｎは２以上の自然数であり、
前記送信処理部は、上位Ｎ／２ビット列に前記第１のテストパタン信号が含まれ下位Ｎ／２ビット列に前記第２のテストパタン戻り信号が含まれる信号を送信する、付記４記載の遅延調整装置。

（付記６）
前記送信処理部は、前記Ｎビット列の信号において前記第１のテストパタン信号の有無を示す第１の制御信号を送信する、付記４又は５記載の遅延調整装置。

（付記７）
前記送信処理部は、前記Ｎビット列の信号において前記第２のテストパタン戻り信号の有無を示す第２の制御信号を送信する、付記６記載の遅延調整装置。

（付記８）
前記送信処理部は、前記Ｎビット列の信号のＬＳＢ側に前記第１の制御信号と前記第２の制御信号とを追加した信号を送信する、付記７記載の遅延調整装置。

（付記９）
前記受信処理部は、前記第１のテストパタン戻り信号と前記第２のテストパタン信号とを含む前記Ｎビット列の信号を受信する、付記４乃至８のうち何れか１項記載の遅延調整装置。

（付記１０）
前記Ｎは２以上の自然数であり、
前記受信処理部は、上位Ｎ／２ビット列に前記第２のテストパタン信号が含まれ下位Ｎ／２ビット列に前記第１のテストパタン戻り信号が含まれる信号を受信する、付記９記載の遅延調整装置。

（付記１１）
第１の復調装置により復調処理が行われる第１の偏波信号のテストパタンを示す第１のテストパタン信号を生成することと、
第２の偏波信号を復調する第２の復調装置に、前記第１のテストパタン信号を送信することと、
前記第１のテストパタン信号に対応して前記第２の復調装置から送り返される第１のテストパタン戻り信号を受信することと、
前記第１のテストパタン信号と、前記第１のテストパタン戻り信号とに基づいて、前記第１の偏波信号と前記第２の偏波信号との間で復調前に生じる遅延量を調整することと、を含む、方法。

（付記１２）
第１の偏波信号を復調する第１の復調装置であって、
前記第１の偏波信号のテストパタンを示す第１のテストパタン信号を生成する信号生成部と、
第２の偏波信号を復調する第２の復調装置に、前記第１のテストパタン信号を送信する送信処理部と、
前記第１のテストパタン信号に対応して前記第２の復調装置から送り返される第１のテストパタン戻り信号を受信する受信処理部と、
前記第１のテストパタン信号と、前記第１のテストパタン戻り信号とに基づいて、前記第１の偏波信号と前記第２の偏波信号との間で復調前に生じる遅延量を調整する調整部と、を備える、第１の復調装置。

交差偏波干渉補償（ＸＰＩＣ：Ｃｒｏｓｓ Ｐｏｌａｒｉｚａｔｉｏｎ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｃａｎｃｅｌｌｅｒ）により偏波信号を復調する処理において、復調前の２つの偏波信号に生じうる遅延量差を適切に調整することが可能になる。

１ 無線通信装置
１００ 第１の遅延調整装置
１１０、２１０、３１０ 信号生成部
１２０、２２０、３２０ 送信処理部
１３０、２３０、３３０ 受信処理部
１４０、２４０、３４０ 調整部
２００ 第２の遅延調整装置
３００ 遅延調整装置

Claims (11)

1. 第２の偏波信号を復調する第２の復調装置に、第１の復調装置により復調処理が行われる第１の偏波信号のテストパタンを示す第１のテストパタン信号を送信する送信処理部と、
   前記第１のテストパタン信号に対応して前記第２の復調装置から送り返される第１のテストパタン戻り信号を受信する受信処理部と、
   前記第１のテストパタン信号と、前記第１のテストパタン戻り信号とに基づいて、前記第１の偏波信号と前記第２の偏波信号との間で復調前に生じる遅延量を調整する調整部と、を備える、遅延調整装置。
2. 更に、前記第１のテストパタン信号を生成する信号生成部を備える、請求項１記載の遅延調整装置。
3. 前記第１の復調装置は、前記遅延量が調整された前記第２の偏波信号を用いて、前記第１の偏波信号の交差偏波干渉補償を行う、請求項１又は２記載の遅延調整装置。
4. 前記受信処理部は、前記第２の復調装置から、前記第２の偏波信号のテストパタンを示す第２のテストパタン信号を更に受信し、
   前記送信処理部は、前記第２のテストパタン信号に対応して前記第２の復調装置に送り返す第２のテストパタン戻り信号を更に送信する、請求項１乃至３のうち何れか１項記載の遅延調整装置。
5. 前記送信処理部は、前記第１のテストパタン信号と前記第２のテストパタン戻り信号を含むＮビット列の信号（Ｎは自然数である。）を送信する、請求項４記載の遅延調整装置。
6. 前記Ｎは２以上の自然数であり、
   前記送信処理部は、上位Ｎ／２ビット列に前記第１のテストパタン信号が含まれ下位Ｎ／２ビット列に前記第２のテストパタン戻り信号が含まれる信号を送信する、請求項５記載の遅延調整装置。
7. 前記送信処理部は、前記Ｎビット列の信号において前記第１のテストパタン信号の有無を示す第１の制御信号を送信する、請求項５又は６記載の遅延調整装置。
8. 前記送信処理部は、前記Ｎビット列の信号において前記第２のテストパタン戻り信号の有無を示す第２の制御信号を送信する、請求項７記載の遅延調整装置。
9. 前記送信処理部は、前記Ｎビット列の信号のＬＳＢ側に前記第１の制御信号と前記第２の制御信号とを追加した信号を送信する、請求項８記載の遅延調整装置。
10. 前記受信処理部は、前記第１のテストパタン戻り信号と前記第２のテストパタン信号とを含む前記Ｎビット列の信号を受信する、請求項５乃至９のうち何れか１項記載の遅延調整装置。
11. 前記Ｎは２以上の自然数であり、
    前記受信処理部は、上位Ｎ／２ビット列に前記第２のテストパタン信号が含まれ下位Ｎ／２ビット列に前記第１のテストパタン戻り信号が含まれる信号を受信する、請求項１０記載の遅延調整装置。

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