CN107544616A - 用于相位对齐的2x频率时钟生成的方法和装置 - Google Patents

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Abstract

一个实施例涉及包括多个单通道串行器的多通道串行器电路。多个单通道串行器中的单通道串行器包括具有非分频器结构的本地2x频率时钟生成器。其它实施例涉及在多通道串行器的单通道串行器中使用非分频器电路来生成本地2x频率时钟信号的方法。另一实施例涉及具有非分频器结构的本地2x频率时钟生成器电路。本地2x频率时钟生成器电路包括由多路复用器选择用于第一串行化比的第一电路路径，并且还可以包括由多路复用器选择用于第二串行化比的第二电路路径。还公开了其它实施例和特征。

Description

用于相位对齐的2X频率时钟生成的方法和装置
技术领域
本公开大体上涉及电子电路，并且更具体地涉及时钟生成电路。
背景技术
高速数据接口用于在系统的设备间传送数据。高速数据接口已经在日益增长的快速数据速率方面发展并且可以支持多通道数据传输。
发明内容
一个实施例涉及包括多个单通道串行器的多通道串行器电路。中央时钟生成器生成多个时钟信号，并且时钟网络分布来自中央时钟生成器的多个时钟信号。每个单通道串行器包括一系列串行器电路，其使用来自时钟网络的多个时钟信号来对并行数据输入信号进行串行化。多个单通道串行器中的单通道串行器包括具有非分频器结构的本地2x频率时钟生成器。
其它实施例涉及在多通道串行器的单通道串行器中使用非分频器电路来生成本地2x频率时钟信号的方法。
在一个方法中，在或(OR)门的第一输入处从中央时钟生成器接收第一移相1x频率时钟脉冲信号，并且在OR门的第二输入处从中央时钟生成器接收第二移相1x频率时钟脉冲信号。通过对OR门的第一和第二输入执行逻辑OR操作来生成OR门输出信号。使用来自时钟网络的第一时钟信号的上升沿来对OR门输出信号进行采样以生成具有50％占空比的本地2x频率时钟信号。
在另一方法中，使用来自时钟网络的第一时钟信号的下降沿来对第一移相1x频率时钟脉冲信号进行采样以便生成第一采样的时钟信号。对第一采样的时钟信号和来自时钟网络的第二移相1x频率时钟脉冲信号执行第一逻辑OR操作以生成第一OR门输出信号。使用来自时钟网络的第二时钟信号的上升沿来对第一OR门输出信号进行采样以生成第二采样的时钟信号。使用第二时钟信号的下降沿来对第二采样的信号进行重新采样以便生成第三采样的时钟信号。对第二和第三采样的时钟信号执行第二逻辑OR操作以生成具有50％占空比的本地2x频率时钟信号。
另一实施例涉及具有非分频器结构的本地2x频率时钟生成器电路。该本地2x频率时钟生成器电路包括由多路复用器选择用于第一串行化比的第一电路路径，并且还可以包括由多路复用器选择用于针对第二串行化比的第二电路路径。
第一电路路径可以包括：第一OR门，其接收来自时钟网络的第一移相1x频率时钟脉冲信号和第二移相1x频率时钟脉冲信号作为输入，并且生成第一OR门输出信号；以及第一触发器采样电路，其使用来自时钟网络的第一时钟信号的上升沿来对第一OR门输出信号进行采样且生成具有50％占空比的第一本地2x频率时钟信号。
第二电路路径可以包括：第二触发器采样电路，其使用来自时钟网络的第二时钟信号的下降沿来对第三移相1x频率时钟脉冲信号进行采样且输出第二采样的时钟信号；第二OR门，其接收第二采样的时钟信号和来自时钟网络的第二移相1x频率时钟脉冲信号作为输入且生成第二OR门输出信号；第一触发器采样电路，其使用来自时钟网络的第四时钟信号的上升沿来对第二OR门输出信号进行采样且输出第三采样的时钟信号；第三触发器采样电路，其使用第四时钟信号的下降沿来对第三采样的信号进行采样且输出第四采样的时钟信号；以及第三OR门，其接收第三和第四采样的时钟信号作为输入且生成具有50％占空比的第二本地2x频率时钟信号。
还公开了其它实施例和特征。
附图说明
图1描绘了根据本发明的实施例的具有中央时钟生成器和本地2x频率时钟生成器的多通道串行器。
图2是根据本发明的实施例的具有非分频器结构的本地2x频率时钟生成器的示例性实现的详细电路图。
图3是根据本发明的实施例的在32比1位数据串行器中频率可编程50％占空比相位对齐的本地2x生成器的工作的示例性的时序图。
图4是根据本发明的实施例的在40比1位数据串行器中频率可编程50％占空比相位对齐的本地2x生成器的工作的示例性的时序图。
图5描绘了具有中央时钟生成器的多通道串行器，其中多个单通道串行器中的每一个包括具有分频器结构的本地2x频率时钟生成器。
图6是可以包括本发明的方面的现场可编程门阵列(FPGA)的简化的部分框图。
图7是可以采用本发明的技术的示例性的数字系统的框图。
具体实施方式
高速数据接口可以提供多通道相位对齐的数据传输。该数据传输会需要相位对齐的2x频率时钟信号。相位对齐的2x频率时钟信号可用于例如支持双倍数据速率传输。
本公开提供了串行器电路中的本地2x频率时钟生成。本地2x频率时钟信号具有为1x频率时钟信号的两倍的频率，其中1x频率时钟信号用于对由串行器电路输出的串行数据信号进行定时。
有利地，本文公开的方法和装置由于其对齐的时钟源而以可靠的方式提供了多通道相位对齐。公开的解决方案的频率是具有系统串行化比而可编程的。另外，通过高频时钟重采样来确保2x频率时钟信号的50％的占空比。
图1描绘了根据本发明的实施例的具有中央时钟生成器和本地2x频率时钟生成器的多通道串行器。如图1所指示，多通道串行器包括多个单通道串行器，并且每个单通道串行器包括具有非分频器结构的本地2x频率时钟生成器。虽然示出了单个单通道串行器的结构，但是多通道串行器包括具有相同结构的其它单通道串行器。
每个单通道数据串行器将并行数据输入串行化以生成串行数据输出。在所示的示例性实现中，并行数据输入可配置为40位宽或32位宽，分别对应于40：1和32：1的串行化比。注意，40：1的串行化比是32：1的串行化比的5/4。
图1所描绘的具有40：1和32：1的串行化比的实现可以被修改从而被配置各种串行化比。例如，示例性实现可配置成80：1、64：1、40：1、32：1、20：1和16：1的串行化比。注意，80：1的串行化比是64：1的串行化比的5/4，40：1的串行化比是32：1的串行化比的5/4，20：1的串行化比是16：1的串行化比的5/4。提供80：1和64：1的串行化比需要在每个单通道串行器中有额外的2位比1位串行器以及在中央时钟生成器中有额外的2分频电路。提供20：1和16：1的串行化比需要在每个单通道串行器中旁路掉2位比1位串行器中的一个以及在中央时钟生成器中旁路掉2分频电路中的一个。
在图1所示的实现中，并行数据输入由按1x频率时钟信号(Ck_x1)定时的输入寄存器接收。并行数据被传递到5位或4位比1位串行器。
该5位或4位比1位串行器通过5或4移相1x时钟信号来定时且将40位或32位宽的数据输入串行化以生成8位宽输出。如果输入是40位宽，则5位或4位比1位串行器作为5位比1位(5：1)串行器工作且接收来自中央时钟生成器的5个移相1x时钟信号(PS_x1_0、PS_x1_1、PS_x1_2、PS_x1_3、和PS_x1_4)。如果输入是32位宽，则5位或4位比1位串行器作为4位比1位(4：1)串行器工作且接收来自中央时钟生成器的4个移相1x时钟信号(PS_x1_0、PS_x1_1、PS_x1_2、PS_x1_3、和PS_x1_4)。8位宽输出被提供给第一2位比1位串行器。
第一2位比1位(2：1)串行器由x5或x4频率时钟信号(Ck_x5或Ck_x4)定时且将8位宽数据输入串行化以生成4位宽输出。如果5位或4位比1位串行器作为5位比1位(5：1)串行器工作，则第一2位比1位串行器由来自中央时钟生成器的x5频率时钟信号定时。如果5位或4位比1位串行器作为4位比1位(4：1)串行器工作，则第一2位比1位串行器由来自中央时钟生成器的x4频率时钟信号定时。4位宽输出被提供给第二2位比1位串行器。
第二2位比1位(2：1)串行器由x10或x8频率时钟信号(Ck_x10或Ck_x8)定时且将4位宽数据输入串行化以生成2位宽输出。如果5位或4位比1位串行器作为5位比1位(5：1)串行器工作，则第二2位比1位串行器由来自中央时钟生成器的x10频率时钟信号定时。如果5位或4位比1位串行器作为4位比1位(4：1)串行器工作，则第二2位比1位串行器由来自中央时钟生成器的x8频率时钟信号定时。2位宽输出被提供给第三2位比1位串行器。
第三2位比1位(2：1)串行器由x20或x16频率时钟信号(Ck_x20或Ck_x16)定时且将2位宽数据输入串行化以生成串行(1位宽)数据输出(Serial Data_out)。如果5位或4位比1位串行器作为5位比1位(5：1)串行器工作，则第三2位比1位串行器由来自中央时钟生成器的x20频率时钟信号定时。如果5位或4位比1位串行器作为4位比1位(4：1)串行器工作，则第三2位比1位串行器由来自中央时钟生成器的x16频率时钟信号定时。
中央时钟生成器接收输入时钟信号(Clk_in)，其可以从例如锁相环电路接收。在多通道串行器中的每个单通道串行器中，输入时钟信号经由时钟网络作为x20或x16频率时钟信号(Ck_x20/x16)被提供给第三2位比1位串行器。
中央时钟生成器中的第一2分频(div2_1)电路接收输入时钟信号且将第一分频时钟信号输出到第二2分频(div2_2)电路。第一分频时钟信号经由时钟网络作为x10或x8频率时钟信号(Ck_x10/x8)被提供给每个单通道串行器中的第二2位比1位串行器。
中央时钟生成器中的第二2分频(div2_2)电路接收第一分频时钟信号且输出第二分频时钟信号到5分频或4分频(div5or4)电路。第二分频时钟信号经由时钟网络作为x5或x4频率时钟信号(Ck_x5/x4)被提供给每个单通道串行器中的第一2位比1位串行器。
中央时钟生成器中的5分频或4分频电路接收第二分频时钟信号且将第三分频时钟信号作为1x频率时钟信号(Ck_x1)输出到每个单通道串行器中的输入寄存器。5分频或4分频电路也将五个或四个移相1x频率时钟脉冲信号(PX_x1_0、PX_x1_1、PX_x1_2、PX_x1_3以及PX_x1_4，或PX_x1_0、PX_x1_1、PX_x1_2以及PX_x1_3)经由时钟网络输出到每个单通道串行器中的5位或4位比1位串行器。
根据本发明的实施例，多通道串行器中的每个单通道串行器包括具有非分频结构的本地2x频率时钟生成器(本地2x ck生成器)。本地2x频率时钟生成器使用本地串行器时钟的现有的多个频率和多个相位通过组合逻辑和采样触发电路来生成2x频率时钟，如图2的电路图中详细示出的和图3和图4的时序图所示的。
图2是根据本发明的实施例的具有非分频结构的本地2x频率时钟生成器的示例性实现的详细电路图。所描绘的本地2x频率时钟生成器生成频率可编程50％占空比相位对齐的2x频率时钟(Ck_x2)。
32：1串行化配置
首先，考虑单通道串行器的32：1串行化配置。在该配置中，到单通道串行器的并行数据输入是32位宽，并且单通道串行器具有四个移相1x频率时钟脉冲信号(PS_x1_0/1/2/3)。该配置的示例性的时序图显示在图3中。在图3中，Ck_x8、Ck_x4、PS_x1_0/1/2/3和Ck_x1信号是单通道串行器中的现有信号，如上文关于图1所描述的。
在该32：1串行化配置中，控制第一多路复用器(MUX1)以选择第一OR(OR1)门的输出。OR1门接收0移相1x频率时钟脉冲信号(PS_x1_0)和2移相1x频率时钟脉冲信号(PS_x1_2)作为输入。OR1门的输出是OR_32信号。在图3的示例性的时序图中描绘了PS_x1_0、PS_x1_2和OR_32信号。
因此，使用四个相位时钟信号中的两个输出和OR1逻辑门，2x频率时钟信号被形成为OR_32信号。然而，OR_32信号的频率和占空比质量可能是不可靠的，因为它们取决于相位时钟的相位定时和脉冲宽度。
具有可靠(良好质量)的频率和可靠的(良好质量)50％占空比的2x频率时钟信号由OR_32信号形成如下。触发器采样电路FF2基于8x频率时钟(Ck_x8)的上升沿来对OR_32信号进行采样以便产生FF_CKx8信号，其是具有可靠的频率和可靠的50％占空比的本地2x频率时钟。控制第二多路复用器(MUX2)以选择FF_CKx8信号作为本地2x频率时钟而输出。
40：1串行化配置
第二，考虑单通道串行器的40：1串行化配置。在该配置中，到单通道串行器的并行数据输入是40位宽，并且单通道串行器具有五个移相1x频率时钟脉冲信号(PS_x1_0/1/2/3/4)。该配置的示例性的时序图显示在图4中。在图4中，Ck_x10、Ck_x5、PS_x1_0/1/2/3/4和Ck_x1信号是单通道串行器中的现有信号，如上文关于图1所描述的。
在该40：1串行化配置中，触发器采样电路FF1使用Ck_x5信号的下降沿来对4个移相1x频率时钟脉冲信号(PS_x1_4)采样以生成FF_ckx5b信号。OR2门接收FF_ckx5b信号和2个移相1x频率时钟脉冲信号(PS_x1_2)作为输入。OR2门的输出是OR_40_1信号，并且控制第一多路复用器(MUX1)以选择第二OR(OR2)门的输出，其是OR_40_1信号。在图4的示例性的时序图中描绘了PS_x1_4、PS_x1_2和OR_40信号。
因此，使用四个相位时钟信号中的两个输出和OR2逻辑门，2x频率时钟信号形成为OR_40_1信号。然而，由于5个相位比中的2个相位比，OR_40_1信号的占空比是40％。
触发器采样电路FF2基于10x频率时钟(Ck_x10)的上升沿来对OR_40_1信号进行采样以便产生FF_CKx10信号。触发器采样电路FF3基于10x频率时钟(Ck_x10)的下降沿来对FF_CKx10信号重采样以便产生FF_CKx10b信号。
第三OR(OR3)门接收FF_CKx10和FF_CKx10b信号作为输入且输出OR_40_2信号，其是可靠的50％占空比的2x频率时钟。控制第二多路复用器(MUX2)以选择OR_40_2信号作为本地2x频率时钟而输出。注意，10x频率时钟(Ck_x10)的上升沿确保了本地2x频率时钟信号的频率质量，并且由于下降沿重采样，由10x频率时钟(Ck_x10)的占空比来提供占空比质量。
注意，上述的本地2x频率时钟生成器具有非分频器结构。该非分频器结构与使用分频器电路的图5所示的本地2x频率时钟生成器形成对比。
如图5所示，本地5分频或4分频电路可用于在每个单通道串行器内生成本地2x频率时钟信号。对于32：1串行比配置，本地5分频或4分频电路被配置为本地4分频电路，其从第一2分频(div2_1)电路接收8x频率时钟(Ck_x8)且输出2x频率时钟(Clk_outx2)。对于40：1的串行比配置，本地5分频或4分频电路被配置为本地5分频电路，其从第一2分频(div2_1)电路接收10x频率时钟(Ck_x10)且输出2x频率时钟(Clk_outx2)。
然而，为了将每个通道中的2x频率时钟与其它通道中的2x频率时钟进行对齐，需要将平衡良好的全局复位信号(Reset)提供给多通道串行器中的每个单通道串行器中的本地5分频或4分频电路。否则，通道之间的复位信号传播延时差会导致本地2x频率时钟的相位对齐是不正确的。遗憾的是，设计平衡良好的全局复位信号绝非易事，并且可能存在问题。相反，本公开的用于本地2x频率时钟生成器的非分频器结构不需要这样的全局复位信号。
图6是可以包括本发明的方面的现场可编程门阵列(FPGA)10的简化的部分框图。应当理解的是，本发明的实施例可用于若干类型的集成电路，如现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、复杂可编程逻辑器件(CPLD)、可编程逻辑阵列(PLA)、数字信号处理器(DSP)和专用集成电路(ASIC)。
FPGA 10在其“核”内包括可编程逻辑阵列块(或LAB)12的二维阵列，其由不同长度和速度的列和行互连导体的网络进行互连。LAB 12包括多个(例如，十个)逻辑元件(或LE)。
LE是提供用户定义的逻辑函数的高效实现的可编程逻辑块。FPGA具有若干逻辑元件，这些逻辑元件可被配置为实现各种组合和顺序函数。逻辑元件可访问可编程互连结构。可编程互连结构可被编程以在几乎任何期望的配置中将逻辑元件进行互连。
FPGA 10还可以包括分布式存储器结构，其包括在整个阵列中提供的不同尺寸的随机存取存储器(RAM)块。RAM块包括例如块14、块16和块18。这些存储器块还可以包括移位寄存器和FIFO缓冲器。
FPGA 10还可以包括数字信号处理(DSP)块20，其可以实现例如具有加法或减法特征的乘法器。输入/输出元件(IOE)22在该示例中位于支持若干单端和差分输入/输出标准的芯片的外围附近。每个IOE 22与FPGA 10的外部端子(即，引脚)耦合。收发器(TX/RX)通道阵列可被布置为如图所示，例如，每个TX/RX通道电路30与多个LAB耦合。TX/RX通道阵列可以包括如上所述的具有本地2x频率时钟生成的多通道串行器以及其它电路。
应当理解的是，本文中描述了FPGA 10仅为了示例性的目的，并且本发明可以被实现于许多不同类型的PLD、FPGA和ASIC中。
图7示出了可以体现本发明的技术的示例性的数字系统50的框图。系统50可以是编程的数字计算机系统、数字信号处理系统、专门数字开关网络或其它处理系统。此外，这些系统可以被设计为用于多种应用，例如电信系统、汽车系统、控制系统、消费电子产品、个人计算机、因特网通信和联网以及其它。此外，系统50可以被提供在单个板上、多个板上、或在多个外壳内。
系统50包括处理单元52、存储器单元54和输入/输出(I/O)单元56，它们通过一个或多个总线互连在一起。根据该示例性实施例，FPGA 58被嵌入在处理单元52中。FPGA 58可在系统50内起到多种不同的作用。FPGA 58可以例如是处理单元52的逻辑构建块，支持其内部和外部操作。FPGA 58被编程以在系统操作中实现其特定作用所需的逻辑功能。FPGA 58可以特别地通过连接60耦合到存储器54且通过连接62耦合到I/O单元56。
处理单元52可以将数据引导到适当的系统组件以处理或存储、执行存储在存储器54中的程序、经由I/O单元56接收和发送数据、或其它类似的功能。处理单元52可以是中央处理单元(CPU)、微处理器、浮点协处理器、图形协处理器、硬件控制器、微控制器、被编程以用作控制器的现场可编程门阵列、网络控制器、或任何类型的处理器或控制器。此外，在许多实施例中，经常无需CPU。
例如，替代CPU，一个或多个FPGA 58可以控制系统的逻辑操作。作为另一示例，FPGA 58充当可重新配置的处理器，其可以根据需要重新编程以处理特定的计算任务。可替代地，FPGA 58本身可以包括嵌入式微处理器。存储器单元54可以是随机存取存储器(RAM)、只读存储器(ROM)、固定或柔性盘介质、闪存、磁带或任何其它存储单元或这些存储单元的任意组合。
结论
在以上描述中，给出了若干具体的细节来提供对本发明的实施例的全面理解。然而，所示出的本发明的示例性实施例的以上描述不旨在是详尽的或将本发明限制为所公开的确切形式。本领域技术人员将认识到，本发明可以在没有这些具体细节的一个或多个或者利用其它方法、组件等的情况下来实践。
在其它实例中，没有详细示出或描述公知的结构或操作以免使本发明的方面变得难以理解。虽然本文为了示例性的目的描述了本发明的具体的实施例和示例，但是正如相关领域技术人员所认识到的，在本发明的范围内各种等同的修改是可能的。可以根据以上的具体实施方式对本发明做出这些修改。

Claims (12)

1.一种多通道串行器电路，包括：
中央时钟生成器，其生成多个时钟信号；
时钟网络，其用于分布来自所述中央时钟生成器的多个时钟信号；以及
多个单通道串行器，每个单通道串行器包括一系列串行器电路，所述一系列串行器电路使用来自所述时钟网络的多个时钟信号来对并行数据输入信号进行串行化，
其中，所述多个单通道串行器中的单通道串行器还包括具有非分频器结构的本地2x频率时钟生成器。
2.如权利要求1所述的电路，其中，所述本地2x频率时钟生成器生成具有如下频率的本地2x频率时钟信号，所述频率是1x频率时钟信号的两倍，其中，所述1x频率时钟信号用于对由所述单通道串行器输出的串行数据信号进行定时。
3.如权利要求1所述的电路，其中，所述单通道串行器能配置为用于多个串行化比。
4.如权利要求3所述的电路，其中，所述多个串行化比包括第一串行化比和第二串行化比，其中，所述第一串行化比是所述第二串行化比的5/4。
5.如权利要求3所述的电路，其中，所述多个串行化比包括40：1的串行化比和32：1的串行化比。
6.如权利要求1所述的电路，其中，具有所述非分频器结构的所述本地2x频率时钟生成器包括：
或(OR)门，其接收来自所述时钟网络的第一移相1x频率时钟脉冲信号和第二移相1x频率时钟脉冲信号作为输入并且生成OR门输出信号；以及
触发器采样电路，其利用来自所述时钟网络的第一时钟信号的上升沿来对所述OR门输出信号进行采样并且生成具有50％占空比的本地2x频率时钟信号。
7.如权利要求6所述的电路，其中，所述第一移相1x频率时钟脉冲信号和所述第二移相1x频率时钟脉冲信号两者具有如下的脉冲宽度，所述脉冲宽度是1x频率时钟信号的时钟周期的四分之一。
8.如权利要求7所述的电路，其中，所述第二移相1x频率时钟脉冲信号在相位上相对于所述第一移相1x频率时钟脉冲信号移位了所述1x频率时钟信号的时钟周期的一半，并且其中，所述第一时钟信号是8x频率时钟信号。
9.如权利要求1所述的电路，其中，具有所述非分频器结构的所述本地2x频率时钟生成器包括：
第一触发器采样电路，其使用来自所述时钟网络的第一时钟信号的下降沿来对第一移相1x频率时钟脉冲信号进行采样并且输出第一采样的时钟信号；
第一OR门，其接收所述第一采样的时钟信号和来自所述时钟网络的第二移相1x频率时钟脉冲信号作为输入并且生成第一OR门输出信号；
第二触发器采样电路，其使用来自所述时钟网络的第二时钟信号的上升沿来对所述第一OR门输出信号进行重新采样并且输出第二采样的时钟信号；
第三触发器采样电路，其使用所述第二时钟信号的下降沿来对所述第二采样的信号进行采样并且输出第三采样的时钟信号；以及
第二OR门，其接收所述第二采样的时钟信号和所述第三采样的时钟信号作为输入并且生成具有50％占空比的本地2x频率时钟信号。
10.一种在多通道串行器的单通道串行器中使用非分频器电路来生成本地2x频率时钟信号的方法，所述方法包括：
在OR门的第一输入处从中央时钟生成器接收第一移相1x频率时钟脉冲信号；
在所述OR门的第二输入处从所述中央时钟生成器接收第二移相1x频率时钟脉冲信号；
通过对所述OR门的第一输入和所述OR门的第二输入执行逻辑OR操作来生成OR门输出信号；以及
使用来自所述时钟网络的第一时钟信号的上升沿来对所述OR门输出信号进行采样以生成具有50％占空比的本地2x频率时钟信号。
11.一种在多通道串行器的单通道串行器中使用非分频器电路来生成本地2x频率时钟信号的方法，所述方法包括：
使用来自时钟网络的第一时钟信号的下降沿来对第一移相1x频率时钟脉冲信号进行采样以便生成第一采样的时钟信号；
对所述第一采样的时钟信号和来自所述时钟网络的第二移相1x频率时钟脉冲信号执行第一逻辑OR操作以生成第一OR门输出信号；
使用来自所述时钟网络的第二时钟信号的上升沿来对所述第一OR门输出信号进行采样以便生成第二采样的时钟信号；
使用所述第二时钟信号的下降沿来对所述第二采样的信号进行重新采样以便生成第三采样的时钟信号；以及
对所述第二采样的时钟信号和所述第三采样的时钟信号执行第二逻辑OR操作以生成具有50％占空比的本地2x频率时钟信号。
12.一种具有非分频器结构的本地2x频率时钟生成器电路，所述电路包括：
第一电路路径，其是由多路复用器选择用于第一串行化比的，所述第一电路路径包括
第一OR门，其接收来自时钟网络的第一移相1x频率时钟脉冲信号和第二移相1x频率时钟脉冲信号作为输入并且生成第一OR门输出信号，以及
第一触发器采样电路，其使用来自所述时钟网络的第一时钟信号的上升沿来对所述第一OR门输出信号进行采样并且生成具有50％占空比的第一本地2x频率时钟信号。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110716751A (zh) * 2018-07-12 2020-01-21 赛灵思公司 高并行度计算平台、系统及计算实现方法
CN113970951A (zh) * 2020-07-22 2022-01-25 爱思开海力士有限公司 时钟分布网络、使用其的半导体装置以及半导体系统

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111800109B (zh) * 2020-06-12 2022-08-30 烽火通信科技股份有限公司 一种多通道高速数据对齐的方法及装置
CN115657788B (zh) * 2022-12-27 2023-03-17 北京超摩科技有限公司 高速多相时钟产生电路、串行器及电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030194018A1 (en) * 2002-04-15 2003-10-16 Chi Chang High speed data transmitter and transmitting method thereof
CN1551507A (zh) * 2003-05-09 2004-12-01 �ձ�������ʽ���� 串行和并行之间的数据格式转换器
US7015838B1 (en) * 2003-09-11 2006-03-21 Xilinx, Inc. Programmable serializing data path
CN1928753A (zh) * 2005-07-20 2007-03-14 阿尔特拉公司 可编程逻辑器件的时钟电路
US20130121383A1 (en) * 2011-11-10 2013-05-16 Advanced Micro Devices, Inc. Multiple data rate wiring and encoding

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4654599A (en) 1985-07-05 1987-03-31 Sperry Corporation Four phase clock signal generator
US4775804A (en) 1987-10-27 1988-10-04 International Business Machines Corporation Reconstructed clock generator
US4989223A (en) 1988-11-25 1991-01-29 Nec Corporation Serial clock generating circuit
JP2765245B2 (ja) 1991-02-07 1998-06-11 日本電気株式会社 シリアルクロック発生回路
US5256994A (en) 1992-09-21 1993-10-26 Intel Corporation Programmable secondary clock generator
US5479125A (en) 1994-05-25 1995-12-26 Zilog, Inc. Frequency multiplying clock signal generator
US5757807A (en) 1994-09-27 1998-05-26 Nec Corporation Method of and apparatus for extracting or inserting a signal in a time division multiplex communication system
FR2727587A1 (fr) 1994-11-30 1996-05-31 Sgs Thomson Microelectronics Dispositif de serialisation de donnees binaires a haut debit
JPH0955667A (ja) * 1995-08-10 1997-02-25 Mitsubishi Electric Corp マルチプレクサ，及びデマルチプレクサ
US7366267B1 (en) * 2001-03-07 2008-04-29 Altera Corporation Clock data recovery with double edge clocking based phase detector and serializer/deserializer
US7106227B2 (en) * 2001-09-28 2006-09-12 Agilent Technologies, Inc. Method and apparatus for synchronizing a multiple-stage multiplexer
DE10153751B4 (de) 2001-10-31 2007-10-11 Qimonda Ag Vorrichtung und Verfahren zur Takterzeugung
US6809564B2 (en) 2002-07-17 2004-10-26 Stmicroelectronics, Inc. Clock generator for an integrated circuit with a high-speed serial interface
US7869553B1 (en) * 2003-01-21 2011-01-11 Altera Corporation Digital phase locked loop circuitry and methods
KR100973725B1 (ko) 2003-07-25 2010-08-04 트랜스퍼시픽 소닉, 엘엘씨 Ｄｄｓ를 이용한 클럭 발생 장치
US7236040B2 (en) 2004-12-03 2007-06-26 Ati Technologies Inc. Method and apparatus for generating multiphase clocks
US7551016B2 (en) 2005-02-04 2009-06-23 Atmel Corporation Programmable clock generator apparatus, systems, and methods
US7848318B2 (en) 2005-08-03 2010-12-07 Altera Corporation Serializer circuitry for high-speed serial data transmitters on programmable logic device integrated circuits
US7991101B2 (en) 2006-12-20 2011-08-02 Broadcom Corporation Multiple channel synchronized clock generation scheme
US7864084B2 (en) 2008-04-14 2011-01-04 Seiko Epson Corporation Serializer architecture for serial communications
US8165258B2 (en) 2008-08-11 2012-04-24 Himax Technologies Limited Clock generating device and method thereof
US8624761B1 (en) * 2010-04-27 2014-01-07 Southern Methodist University Serializing parallel data streams
US8405426B2 (en) * 2010-05-28 2013-03-26 Qualcomm Incorporated Method and apparatus to serialize parallel data input values
JP5547569B2 (ja) * 2010-07-06 2014-07-16 株式会社メガチップス パラレルシリアル変換装置
US8836384B1 (en) * 2013-08-02 2014-09-16 Altera Corporation Systems and methods for reducing power supply noise or jitter
US10110334B2 (en) * 2016-04-25 2018-10-23 Macom Connectivity Solutions, Llc High speed serializer using quadrature clocks

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030194018A1 (en) * 2002-04-15 2003-10-16 Chi Chang High speed data transmitter and transmitting method thereof
CN1551507A (zh) * 2003-05-09 2004-12-01 �ձ�������ʽ���� 串行和并行之间的数据格式转换器
US7015838B1 (en) * 2003-09-11 2006-03-21 Xilinx, Inc. Programmable serializing data path
CN1928753A (zh) * 2005-07-20 2007-03-14 阿尔特拉公司 可编程逻辑器件的时钟电路
US20130121383A1 (en) * 2011-11-10 2013-05-16 Advanced Micro Devices, Inc. Multiple data rate wiring and encoding

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110716751A (zh) * 2018-07-12 2020-01-21 赛灵思公司 高并行度计算平台、系统及计算实现方法
CN110716751B (zh) * 2018-07-12 2022-10-18 赛灵思公司 高并行度计算平台、系统及计算实现方法
CN113970951A (zh) * 2020-07-22 2022-01-25 爱思开海力士有限公司 时钟分布网络、使用其的半导体装置以及半导体系统
CN113970951B (zh) * 2020-07-22 2023-10-03 爱思开海力士有限公司 时钟分布网络、使用其的半导体装置以及半导体系统

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