CN1551507A - 串行和并行之间的数据格式转换器 - Google Patents

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Abstract

公开了一种以各种转换率进行并行到串行或串行到并行转换的数据格式转换器。分频器以可变的分频率对输入时钟进行分频以产生单个的分频后的时钟。数据移位电路根据输入时钟对串行输入数据进行移位以输出n比特的并行数据，其中n根据可变的分频率来确定。重定时部分使n比特的并行数据与单个的分频后的时钟同步以输出并行输出数据。

Description

串行和并行之间的数据格式转换器
技术领域
本发明涉及一种数据格式转换器(data form converter)，用于将数据格式从串行转换为并行或从并行转换为串行。
背景技术
LSI(大规模集成)技术已经得到了显著的发展，从而LSI中的工作时钟已经增加到几百兆赫兹(MHz)，并且LSI之间的信号传输速率已经增加到每秒几吉比特(Gbps)。然而，在LSI中的工作速度和LSI之间的信号传输速率之间的差别较大。为了使LSI向/从外部输出/输入数据，可以将并行到串行(此后，由“并行-串行”表示)转换器设置在LSI的输出级，从而将LSI中的低速并行数据转换为高速串行数据，以便将高速串行数据从LSI输出到外部。而且，通过在LSI的输入级设置串行到并行(此后，由“串行-并行”表示)转换器，可以将高速串行数据从外部输入到LSI的内部。
为了满足与在LSI和LSI的外部之间的数据输入和输出有关的要求，已经提出了用于将串行数据转换为并行数据的多个串行-并行转换器和用于将并行数据转换为串行数据的多个并行-串行转换器。
日本专利申请待审公开No.11-98101公开了一种具有按照多级树形结构连接的多个1∶2多路分解器(DEMUX)模块的串行-并行转换器(见段落[0016]和[0017]和图4和5)。在每一级中，以诸如1∶2、1∶4、1∶8或1∶16的特定转换率将串行数据转换为并行数据。因此，能够以2的n次幂的转换率执行串行-并行转换，其中n是大于0的整数。然而，这样的传统串行-并行转换器不能够以除了1∶2n比率之外的比率，将串行数据转换为并行数据。
日本专利申请待审公开No.2002-217742公开了一种串行-并行转换器，具有第一级1∶2串行-并行转换器，两个第二级转换部分和重定时电路。第一级1∶2串行-并行转换器将输入串行数据信号分为奇数信道数据信号和偶数信道数据信号，将其提供给第二级转换部分的各个部分。第二级转换部分的每一个包括两个1∶2串行-并行转换器和触发器电路，向每一个均提供由分频器产生的不同相位时钟(见段落[0013]-[0015]和图1)。将第二级转换部分的输出数据信号输入到重定时电路以产生并行数据信号。
此外，分频器与通/断开关相连，通过该通/断开关，使该分频器以从两个分频率(frequency-division ratio)中所选择的一个对输入时钟进行分频。换句话说，串行-并行转换器可以通过接通或断开通/断开关，有选择地设置两个分频率。因此，此传统串行-并行转换器的优点在于：可以仅通过设计单个的转换器，以两个不同的比率来执行串行-并行转换。应该注意，转换率的数量对应于由通/断开关所提供的状态的数量。
然而，在此传统串行-并行转换器中，由分频器产生了多个分频后的时钟。因此，需要注意这些分频后的时钟之间的偏斜(skew)。例如，在不同的分频后的时钟上发生了数据传送的位置处，第一和第二触发器电路的建立和保持时间可能变得严格。因此，需要确保建立时间和保持时间具有充分的裕度。这使得更加难以设计串行-并行转换器。
对于并行-串行转换器，日本专利待审公开No.8-65173公开了一种具有弹性存储器和分频器的并行-串行转换器，允许进行并行-串行转换，而无需使用外部定时信号。更具体地，分频器通过以固定的数值(4)，即频率-频率的分频率＝1/4，对高速时钟进行分频来产生读取时钟。根据外部定时时钟，将四比特输入并行数据写入到弹性存储器中，并且根据该读取时钟从弹性存储器中读取。通过使用高速时钟和读取时钟来产生并行-串行转换定时脉冲。并行-串行转换器使用并行-串行转换定时脉冲和高速时钟，以便将读取的4比特并行数据转换为高速串行数据(见段落[0016][0019]和图1)。
在该传统并行-串行转换器中，分频器以预定的频率-频率的分频率对高速时钟进行分频。因此，该并行-串行转换器也具有以下问题：要转换为串行数据的低速并行数据的比特数由分频器的频率-频率的分频率唯一确定。结果，为了以两个不同的比率例如4∶1和5∶1来执行并行-串行转换，必须分别设计对应于这些比率的两种并行-串行转换器，因而增加了设计的工作负荷。
发明内容
本发明的目的是提出一种以各种转换率进行并行到串行或串行到并行转换的数据格式转换器。
根据本发明的一个方面，提出了一种用于将串行输入数据转换为并行输出数据的串行到并行转换器，其中串行输入数据与输入时钟同步，包括：分频器，用于以可变分频率对输入时钟进行分频以产生单个的分频后的时钟；串行到并行转换部分，用于将串行输入数据转换为n比特的并行数据，其中n是大于1的整数，并且根据可变分频率来确定；以及同步部分，用于使n比特并行数据与单个的分频后的时钟同步以输出并行输出数据。
所述串行到并行转换部分可以是数据移位电路，用于根据输入时钟对串行输入数据进行移位以存储n比特的串行输入数据，并且将n比特的串行输入数据并行地输出到同步部分。
所述串行到并行转换器还可以包括：模式检测器，用于从存储在数据移位电路中的n比特的串行输入数据中检测预定的比特模式，其中，当已经发现预定的比特模式时，预定模式检测器产生复位信号，其中，当产生复位信号时，对分频器进行复位以启动其分频操作，从而使同步部分输出包括预定比特模式的并行输出数据。
根据本发明的另一方面，提出了一种串行到并行转换器，包括：第一级串行到并行转换部分，用于将串行输入数据转换为与第一级时钟同步的N比特的并行数据，其中N是大于1的整数；分频器，用于以可变分频率对第一级时钟进行分频以产生单个的分频后的时钟；N个第二级串行到并行转换部分，每一个接收N比特并行数据的N比特序列，其中，N个第二级串行到并行转换部分中的每一个将相应的比特序列转换为M比特的并行数据，其中，M是大于1的整数，并且根据可变分频率来确定，其中，N个第二级串行到并行转换部分中的每一个包括同步部分，用于使M比特的并行数据与单个的分频后的时钟同步，从而将N×M比特的同步并行数据作为并行输出数据输出。
根据本发明的一个方面，提出了一种用于将并行输入数据转换为串行输出数据的并行到串行转换器，其中串行输出数据与输出同步时钟同步，包括：分频器，用于以可变的分频率对输出同步时钟进行分频以产生单个的分频后的时钟；并行数据存储器，用于存储并行输入数据；并行数据读取器，用于根据单个的分频后的时钟，从并行数据存储器中读取n比特的并行数据，其中n是大于1的整数，并且根据可变的分频率来确定；以及并行到串行转换部分，用于根据输出同步时钟将n比特的并行输入数据转换为输出串行数据。
根据本发明的另一方面，提出了一种并行到串行转换器，所述转换器包括：分频器，用于以可变的分频率对同步时钟进行分频以产生单个的分频后的时钟，其中同步时钟从输出同步时钟中产生；多个第一并行到串行转换部分，每一个用于转换并行输入数据的不同组的并行比特以产生比特序列；以及第二并行到串行转换部分，用于根据同步时钟来转换从第一并行到串行转换部分接收到的比特序列，以便根据输出同步时钟输出串行输出数据，其中每一个第一并行到串行转换部分包括：并行数据存储器，用于存储并行输入数据的相应组的并行比特；并行数据读取器，用于根据单个的分频后的时钟从并行数据存储器中读取n比特的并行数据，其中n是大于1的整数，并且根据可变的分频率来确定；以及并行到串行转换部分，用于根据同步时钟将n比特的并行输入数据转换为比特序列。
如上所述，根据本发明，串行到并行或并行到串行转换部分根据输入时钟和单个的分频后的时钟进行操作，所述单个的分频后的时钟由分频部分利用可变的分频率从输入时钟中产生。因此，通过设计单个的串行到并行或并行到串行转换部分，可以针对不同比特数的并行数据执行串行到并行或并行到串行转换。因此，不必针对每一个比特数的并行数据而设计不同的串行到并行或并行到串行转换器，从而极大地减小了设计工作负荷。
而且，由于可以对根据本发明的串行到并行或并行到串行转换器进行构造以使其仅根据输入时钟和分频后的时钟进行操作，因此使电路结构简单，从而使电路设计更为容易。
此外，根据本发明的一个实施例，分频部分具有复位端子，用于输入复位信号。因此，通过添加用于产生复位信号的同步模式检测部分，当串行数据的输入模式与同步模式匹配时，能够输出包括在输出并行数据中的同步模式。
此外，根据本发明的另一实施例，可以在多级中设置串行到并行或并行到串行转换器。因此，即使在形成高速数据格式转换器的情况下，将部分电路设计为执行高速操作就足够了。这减小了整个电路的成本，并且还使增加电路的操作速度变得更为容易。此外，这样的多级电路使多个电路组件具有要使用的相同电路结构，从而导致了设计工作负荷和设计时间的减少。
附图说明
图1是根据本发明第一实施例的串行-并行转换器的方框图；
图2是示出了如图1所示的分频部分的实例的电路图；
图3是示出了如图1所示的分频部分的另一实例的电路图；
图4是示出了根据第一实施例的串行-并行转换器的1∶6串行-并行转换的时序图；
图5是示出了根据第一实施例的串行-并行转换器的1∶5串行-并行转换的时序图；
图6是示出了根据第一实施例的串行-并行转换器的1∶4串行-并行转换的时序图；
图7是示出了根据本发明第一实施例的修改的串行-并行转换器的方框图；
图8是示出了如图7所示的同步模式检测部分的结构的电路图；
图9是示出了根据第一实施例的修改的串行-并行转换器的1∶5串行-并行转换的时序图；
图10是示出了根据本发明第二实施例的多级串行-并行转换器的示意图；
图11是示出了在第二实施例中的1∶2串行-并行转换部分的实例的电路图；
图12是示出了在第二实施例中的1∶2串行-并行转换部分的另一实例的电路图；
图13是示出了根据本发明第三实施例的并行-串行转换器的示意图；
图14是示出了在第三实施例中的并行-串行转换部分的典型电路结构的方框图；
图15是示出了根据第三实施例的并行-串行转换器的6∶1并行-串行转换的时序图；
图16是示出了根据第三实施例的并行-串行转换器的5∶1并行-串行转换的时序图；
图17是示出了根据第三实施例的并行-串行转换器的4∶1并行-串行转换的时序图；
图18是示出了根据本发明第四实施例的并行-串行转换器的示意图；
图19是示出了在第四实施例的并行-串行转换器中的2∶1并行-串行转换部分的实例的电路图；
图20是示出了如图19所示的选择器的典型电路结构的电路图；
图21是示出了如图20所示的选择器的选择操作的时序图；
图22是示出了如图20所示的选择器的另一实施例的电路图；以及
图23是示出了第四实施例的并行-串行转换器中的2∶1并行-串行转换部分的另一实例的电路图。
具体实施方式
1.第一实施例
1.1)电路结构
参考图1，根据本发明第一实施例的串行-并行转换器300包括串行-并行转换部分301和分频部分302。串行-并行转换部分301包括数据移位电路311和重定时电路312。数据移位电路311包括级联地连接的第一到第六触发器电路321-326，并且根据输入时钟328，对在第一触发器电路321的数据输入端子D接收到的串行输入数据327顺序地移位。还将输入时钟328提供给分频部分302。根据分频率设置信号329，可以将分频部分302的频率设置为各个分频率中所选择的一个(N)。
重定时电路312包括第一到第六触发器电路331-336，触发器电路331-336中的每一个具有时钟输入端子C，从分频部分302向该时钟输入端子C提供输出时钟337。重定时电路312的第一触发器电路331在其数据输入端子D处接收来自数据移位电路311的第一触发器电路321的输出端子Q的数据341。同时，将数据341传送到下一级处的第二触发器电路322的数据输入端子D。类似地，重定时电路312的第二触发器电路332在其数据输入端子D处接收来自数据移位电路311的第二触发器电路322的输出端子Q的数据342。同时，将数据342传送到下一级处的第三触发器电路323的数据输入端子D。重定时电路312的第三到第五触发器电路333到335中的每一个按照类似的方式接收数据343-345。重定时电路312的第六触发器电路336在其数据输入端子D处，接收从数据移位电路311的第六触发器电路326的输出端子Q输出的数据346。
在串行-并行转换器300中，从外部接收串行输入数据327和与输入数据327同步的输入时钟328。根据输入时钟328，通过数据移位电路311中的第一到第六触发器电路321-326对串行输入数据327进行顺序地移位。同时，将输入时钟328提供给分频电路302。分频部分302由复位信号347复位，以根据分频率设置信号329所确定的分频率(N)对输入时钟328进行分频，并且将输出时钟337输出到外部，而且还提供给重定时电路312的第一到第六触发器电路331-336中的每一个。
第一到第六触发器电路331-336中的每一个在输出时钟337的上升沿，改变从数据移位电路311的触发器电路321-326接收到的数据341-346中的相应数据的定时。然后，第一到第六触发器电路331-336分别从其输出端子Q输出定时发生了改变的相应数据。
1.2)分频部分的第一实例
如图2所示，分频部分302包括第一到第三触发器电路361-363，每一个触发器电路均具有与第一到第三反相器364-366相连的输出端子Q。第一反相器364的输出端子与或非电路367的一个输入相连。或非电路367的另一输入接收复位信号，并且其输出与第二触发器电路362的数据输入端相连。类似地，第二反相器365的输出端子与或非电路368的一个输入相连。或非电路368的另一输入接收复位信号，并且其输出与第二触发器电路362的数据输入相连。第三触发器电路363的输出端子Q与反相器366相连。
另外，分频部分302包括第一到第三与电路371-373和或电路374。与电路371输入反相器365的输出和分频率设置信号329的第一设置比特329A。与电路372输入反相器365的输出、反相器366的输出和分频率设置信号329的第二设置比特329B。与电路373输入反相器366的输出和分频率设置电路329的第三设置比特329C。或电路374输入复位信号347和第一到第三与电路371-373的输出，并且将这些输入的逻辑和输出到触发器电路361的数据输入D。
通过对输入时钟328的逻辑进行反转的第四反相器375，将输入时钟328提供给第一到第三触发器电路361-363的时钟输入。因此，分频部分302与输入时钟328的下降沿同步地对输入时钟328进行分频，并且具有可以根据分频率设置信号信号329的设置比特329A、329B和329C按照三种方式改变的分频率。按照这种方式，对输入时钟328进行N分频，以便在第二触发器电路362的输出端子Q处产生输出时钟337。
如图2B所示，当分频率设置信号329的设置比特329A、329B和329C分别设置为“1”、“0”和“0”时，将反相器365的输出通过与电路371和或电路374输出到触发器电路361，从而使分频部分302充当1/4分频器。当分频率设置信号329的设置比特329A、329B和329C分别设置为“0”、“1”和“0”时，分频部分302充当1/5分频器。当分频率设置信号329的设置比特329A、329B和329C分别设置为“0”、“0”和“1”时，分频部分302充当1/6分频器。
1.3)分频部分的第二实例
在图3A中，与图2A相同的组件由与图2A相同的参考符号来标记，并且省略对其的描述。
如图3A所示，分频部分302A包括第一和第二与电路371A和372A和或电路374A。与电路371A输入转换器365的输出和具有一个比特的分频率设置信号329A。与电路372A输入反相器365的输出和反相器366的输出。或电路374A输入复位信号和与电路371A和371B的输出。
与如图2A所示的第一实例类似，通过第四反相器375将输入时钟328提供给第一到第三触发器电路361-363的时钟输入。因此，分频部分302A与输入时钟328的下降沿同步地对输入时钟328进行分频，并且具有可以根据1比特分频率设置信号329A按照两种方式改变的分频率。按照这种方式，对输入时钟328进行N分频，以便从第二触发器电路362的输出端子Q产生输出时钟337。
如图3B所示，在该分频部分302A中，可以根据分频率设置信号329A按照两种方式来改变分频率。换句话说，当分频率设置信号329A具有值“1”时，分频部分302A充当1/4分频器。当分频率设置信号329A具有值“0”时，分频部分302A充当1/5分频器。
1.4)串行到并行转换
图4示出了通过将分频率设置为6而进行的1∶6串行-并行转换。图5示出了通过将分频率设置为5而进行的1∶5串行-并行转换。图6示出了通过将分频率设置为4而进行的1∶4串行-并行转换。通过采用图2所示的分频部分302或图3所示的分频部分302A，可以实现如图5和6所示的1∶5和1∶4串行-并行转换情况。
为了简化，此后参考使用图2所示的分频部分302的实例来进行描述。由于分频部分302A的基本操作与分频部分302相同，因此，将省略与图3所示的分频部分302A有关的描述。
当如图4(c)、5(c)和6(c)所示的复位信号347在预定的时间从“1”变为“0”时，如图4(b)、5(b)和6(b)所示，分频部分302启动对输入时钟328的分频。当启动了对输入时钟328的分频时，如图4(d)、5(d)和6(d)所示，输出时钟337在输入时钟328的第一下降沿处上升。然后，在图4的情况下，输出具有对应于输入时钟328的六个周期的周期的时钟，作为输出时钟337，在图5的情况下，输出具有对应于输入时钟328的五个周期的周期的时钟，作为输出时钟337，在图6的情况下，输出具有对应于输入时钟328的四个周期的周期的时钟，作为输出时钟337。
将参考图4到图6来描述使用分频部分302的串行-并行转换器300的详细操作。
根据输入时钟328，在数据移位电路311(见图1)中对图4(a)、5(a)和6(a)所示的输入数据327进行移位。结果，如图4(e)-(j)、5(e)-(j)和6(e)-(j)所示，在输入时钟328的每一个上升沿处，将在第一到第六触发器电路321-326的输出端子Q处出现的各个数据341-346移位一个时钟。这里，一个序列的输入数据327由a、b、c、…表示。将数据341-346输入到利用输出时钟337的上升沿改变数据341-346的定时的重定时电路312。因此，如图4(k)-(p)、5(k)-(p)、6(k)-(p)所示，根据输出时钟337产生重定时电路312的输出数据351-356，作为并行数据。
并行输出数据351-356在图4的情况下由输入数据327的1∶6串行-并行转换获得，在图5的情况下由输入数据327的1∶5串行-并行转换获得，并且在图6的情况下由输入数据327的1∶4串行-并行转换获得。
将更为具体地描述进行1/6分频的图4所示的情况。作为实例，考虑在图4中用虚线示出的时间t1。假定图4(a)所示的输入数据327是按照顺序“a”、“b”、…、“f”标记的一个序列的数据单元。由第一到第六触发器电路321-326对这些数据单元进行顺序地移位。因此，在时间t1处，第一触发器电路321输出数据单元“f”，而第二触发器电路322输出数据单元“e”。类似地，第三到第六触发器单元323-326分别输出数据单元“d”、“c”、“b”和“a”。在作为6分频时钟的输出时钟337的上升沿处，由第一到第六触发器电路331-336对这些数据单元“f”、“e”、…、“a”进行锁存。结果，在输出时钟337的一个周期内直到输出时钟337的随后的上升沿为止，第一到第六触发器电路331-336的各自的输出端子Q并行地输出数据单元“f”、“e”、…、“a”，作为输出数据351-356。
在进行1/5分频的图5所示的情况下，考虑在图5中用虚线示出的时间t2。假定图5(a)所示的输入数据327是按照顺序“a”、“b”、…、“e”的一个序列的数据单元。由第一到第五触发器电路321-325对这些数据单元顺序地移位。因此，在时间t2处，第一触发器电路321输出数据单元“e”，而第二触发器电路322输出数据单元“d”。类似地，第三到第五触发器单元323-325分别输出数据单元“c”、“b”和“a”。在作为5分频时钟的输出时钟337的上升沿处，由第一到第五触发器电路331-335对这些数据单元“e”、“d”、…、“a”进行锁存。结果，在输出时钟337的一个周期内直到输出时钟337的随后的上升沿为止，从第一到第五触发器电路331-335的输出端子Q输出各个数据单元“e”、“d”、…、“a”，作为输出数据351-355。
在进行1/4分频的图6所示的情况下，考虑在图6中用虚线示出的时间t3。假定图6(a)所示的输入数据327是按照顺序“a”、“b”、“c”、“d”的一个序列的数据单元。由第一到第四触发器电路321-324对这些数据单元顺序地移位。因此，在时间t3处，第一触发器电路321输出数据单元“d”，而第二触发器电路322输出数据单元“c”。类似地，第三到第四触发器单元323-324分别输出数据单元“b”和“a”。在作为4分频时钟的输出时钟337的上升沿处，由第一到第四触发器电路331-334对这些数据单元“d”、“c”、“b”、“a”分别进行锁存。结果，在输出时钟337的一个周期内直到输出时钟337的随后的上升沿为止，从第一到第四触发器电路331-334的输出端子Q输出各个数据单元“d”、“c”、“b”、“a”，作为输出数据351-355。
如上所述，本实施例的分频部分302具有可以根据从外部设置的分频率设置信号329改变的分频率。因此，仅通过设计单个的串行-并行转换器，其可以在并行数据的比特数不同的各种情况下操作。因此，不必针对不同的并行数据的比特数来设计不同的串行-并行转换器。因而极大地减小了设计工作负荷。
而且，在本实施例中，由于其具有可以仅利用输入时钟327和单个的分频后的时钟337而工作的简单结构，因此，可以容易地设计该串行-并行转换器300。
1.5)修改后的实施例
在图7中，与图1相同的组件由与图1相同的参考符号标记，并且省略对其的描述。根据该修改的串行-并行转换器300A包括图1所示的串行-并行转换部分301和分频部分302。该串行-并行转换器300A还具有设置在串行-并行转换部分301和分频部分302之间的同步模式检测部分303。
同步模式检测部分303输入分别从包括在数据移位电路311中的第一到第六触发器电路321-326的输出端子Q中输出的数据341-346、以及从外部输入的同步模式设置信号381。当数据341-346的比特模式与由同步模式设置信号381所设置的预定比特模式匹配时，同步模式检测部分303向分频部分302输出复位信号347A。结果，复位分频部分302以启动分频操作，从而向重定时电路312输出输出时钟337A。
如图8所示，同步模式设置信号381是由比特381A-381E构成的并行数据，形成要设置的同步模式。同步模式检测部分303包括第一到第五异或非(EX-NOR)电路391-395和与异或非电路的输出相连的5输入与电路396。第一异或非电路391输入数据341和同步模式设置信号381的第一比特381A。第二异或非电路392输入数据342和同步模式设置信号381的第二比特381B。类似地，第三、第四和第五异或非电路393、394和395分别输入数据343、344和345、以及同步模式设置信号381的第三、第四和第五比特381C、381D和381E。5输入与电路396的输出充当复位信号347A。
在示出了1∶5串行-并行转换的图9中，与图5中先前描述的情况相似的操作和数据由相同的参考数字和符号表示，并且省略对其的描述。
如图9所示，当图9(e)-(h)所示的数据341-344的模式(数据单元“f”到“c”)与同步模式设置信号的比特381A-381D的模式匹配时，复位信号347A的电平变为“1”。应该注意，每一个数据单元“a”、“b”、…是采用值“1”或“0”的二进制信号。
在同步模式检测部分303中，可以由同步模式设置信号381的比特381A-381D设置通过任意组合“1”和“0”形成的4比特同步模式。如图9(e)-(h)所示，在同步模式检测部分303从数据移位电路311输入了与上述4比特同步模式匹配的4比特数据“f”、“e”、“d”和“c”作为数据341-344时，同步模式检测部分303将复位信号347A的电平改变为“1”，如图9(c)所示。在复位信号347A变为“1”时，复位分频部分302。因此，如图9(b)和(d)所示，在输入时钟328的下降沿，输出时钟337A变为“0”，然后在输入时钟328的下一个下降沿，变为“1”。作为由重定时电路312利用输出时钟337A的上升沿，改变数据341-346的定时(图9(e)到9(j))的结果，排列与同步模式相对应的数据单元“f”到“c”，并且作为输出数据352-355输出。此时，输出数据单元“g”，作为剩余的输出数据351。这些输出数据351-355是输入数据327的1∶5串行-并行转换的结果。
如上所述，在该修改中，当在数据移位电路311中检测到预设的同步模式时，同步模式检测电路303产生复位信号347A，并且复位信号347A对分频部分302进行复位。因此，能够排列和输出包括同步模式的并行数据351-356。
2.第二实施例
2.1)电路结构
参考图10，根据本发明第二实例的串行-并行转换器400包括：1∶2串行-并行转换部分401、第一串行-并行转换部分411、第二串行-并行转换部分412和分频部分413。每一个串行-并行转换部分411和412具有与如图1所示的串行-并行转换部分301相同的电路结构。因此，在每一个串行-并行转换部分411和412中，数据移位电路311和重定时电路312由虚线表示。分频部分413也具有与如图1所示的分频部分302相同的电路结构。
在如图10所示的这种电路中，将输入数据327和输入时钟328首先输入到1∶2串行-并行转换部分401。1∶2串行-并行转换部分401执行对输入数据327的串行-并行转换，以便产生2比特的并行数据和第一级输出时钟404，其中，2比特并行数据由第一串行输出数据402和第二串行输出数据403构成。
将第一串行输出数据402提供给第一串行-并行转换部分411，而将第二串行输出数据403提供给第二串行-并行转换部分412。将第一级输出时钟404同时提供给第一和第二串行-并行转换部分411和412，作为输入时钟328，并且还提供给分频部分413。
分频部分413对第一级输出时钟404进行分频以产生N分频时钟，将其作为输出时钟414输出到第一和第二串行-并行转换部分411和412的每一个中的重定时电路312。
第一串行-并行转换部分411中的数据移位电路311根据第一级输出时钟404对第一串行数据数据402进行移位，并且将数据341-346从如图1所示的第一到第六触发器电路321-326输出到重定时电路312。重定时电路312在从分频部分413输入的输出时钟414的上升沿处，改变数据341-346的定时。然后，输出数据421-426(对应于图1中的输出数据351-356)出现在重定时电路312中的第一到第六触发器电路331-336的输出端子Q上。
类似地，第二串行-并行转换部分412中的数据移位电路311根据第一级输出时钟404对第二串行数据数据403进行移位，并且将数据341-346从第一到第六触发器电路321-326输出到重定时电路312。重定时电路312在从分频部分413输入的输出时钟414的上升沿处，改变数据341-346的定时。然后，输出数据431-436出现在重定时电路312中的第一到第六触发器电路331-336的输出端子Q上。
当对应于如图1所示的复位信号347的复位信号415的电平已经从“1”改变为“0”时(见图4(c)、5(c)和6(c))，分频部分413启动对第一级输出时钟404的分频。这对应于在第一实施例中启动对如图4(b)、5(b)和6(b)所示的输入时钟328的分频。分频部分413可以通过分频率设置信号416按照各种方式来设置其分频率。该分频率的设置对应于由如图1所示的第一实施例中的分频率设置信号329所进行的分频率的设置。
2.2)1∶2串行-并行转换部分的实例
参考图11，作为第一实例，1∶2串行-并行转换部分401包括：第一和第二触发器电路441和442，用于在其数据输入端子D处接收输入数据327；第三触发器电路443，具有与第一触发器电路441的输出端子Q相连的数据输入端子D；反相器444，用于对输入时钟328的逻辑进行反相；以及延迟电路445，用于对输入时钟328提供预定的时延。
将反相器444的输出提供给第一触发器电路441的时钟输入端子C，并且将输入时钟328提供给第二和第三触发器电路442和443的时钟输入端子C。在1∶2串行-并行转换部分401中，从第三触发器电路443的输出端子Q输出第一串行输出数据402，而从第二触发器电路442的输出端子Q输出第二串行输出数据403。而且，延迟电路445的输出充当第一级输出时钟404。由于输入时钟328用作第一级输出时钟404，因此，需要输入时钟328的预定时延，以满足通过第一和第二触发器电路441和442和第三触发器电路443产生的第一和第二串行输出数据402和403的输出定时。
在如图11所示的1∶2串行-并行转换部分401中，在输入时钟328的上升沿和下降沿都进行输入数据327的重定时。输入时钟328的频率是输入数据327的频率的一半。
参考图12，作为第二实例，1∶2串行-并行转换部分401A包括：第一触发器电路451，用于在其数据输入端子D处接收输入数据327；第二和第三触发器电路452和453，在其数据输入端子D处与第一触发器电路451的输出端子Q相连；第四触发器电路454，在其数据输入端子D处与第二触发器电路452的输出端子Q相连；以及1/2分频器455，用于对输入时钟328进行二分频以产生第一级输出时钟404。还将输入时钟328提供给第一和第二触发器电路451和452的时钟输入端子C。将由1/2分频器455获得的第一级输出时钟404提供给第三和第四触发器电路453和454的时钟输入端子C。还将第一级输入时钟404提供给图10所示的第一和第二串行-并行转换部分411和412。
图12所示的1∶2串行-并行转换部分401A也具有像图11所示的1∶2串行-并行转换部分401那样的简单电路结构。在1∶2串行-并行转换部分401A中，利用输入时钟328的上升沿来改变输入数据327的定时。因此，输入时钟328的频率等于输入数据327的频率。
如上所述，使用图11或12所示的1∶2串行-并行转换部分401或401A的图10所示的串行-并行转换器400对其速率是输入数据327的速率的一半的第一和第二串行输出数据402和403中的每一个进行串行-并行转换。
因此，只有具有上述简单结构的1∶2串行-并行转换部分401或401A执行对高速输入数据327的处理。另一方面，分别提供给下一级的第一和第二串行-并行转换部分411和412的第一和第二串行输出数据402和403具有等于输入数据327的速率的一半的速率。因此，获得的有利效果在于：可以容易地将作为整体的串行-并行转换器400应用于高速操作。
根据如图10所示的第二实施例，将输入数据327首先输入到1∶2串行-并行转换部分401或401A。然而，可以将输入数据327输入到具有除了1∶2之外的其他转换率1∶n的串行-并行转换部分，其中n是大于2的整数。在这种情况下，1∶n串行-并行转换部分可以具有其中使用多相位时钟来对输入其中的数据的定时进行重定时的结构。而且，1∶n串行-并行转换器能够以根据来自外部的选择控制输入从多个转换率中选择的转换率，来进行串行-并行转换。
在第二实施例中，串行-并行转换器400具有两级结构，该结构由第一级中的1∶2串行-并行转换部分401或401A、以及第二级中的第一和第二串行-并行转换部分411和412构成。然而，串行-并行转换器400可以采用三级或更多级的结构。通过按照多级结构来连接多个串行-并行转换部分，其中每一个转换部分具有多个串行-并行转换率，可以获得以下有利效果：可以进一步减小设计工作负荷，并且甚至当采用能够在相对较低的速度下工作的电路作为串行-并行转换器的一部分时，也可以实现高速操作。
3.第三实施例
3.1)电路概况
参考图13，根据本发明第三实施例的并行-串行转换器500包括并行-串行转换部分501和分频部分502。作为分频部分502，可以使用第一实例中图2或图3所示的分频部分302或302A。将输入时钟503同时提供给分频部分502和并行-串行转换部分501。当对应于图1中的复位信号347的复位信号504从“1”改变为“0”时，分频部分502启动对输入时钟503(见图4(b)、5(b)和6(b)所示的输入时钟328)的分频，从而输出分频后的时钟505(对应于图4(d)、5(d)和6(d)所示的第一实例的输出时钟337)。然后，将分频后的时钟505提供给并行-串行转换部分501。并行-串行转换部分501根据写时钟517接收输入并行数据511-516，并将其转换为串行数据，作为输出数据518输出。
3.2)实例
参考图14，并行-串行转换部分501的实例包括：弹性存储器(ES)电路521、用于改变数据的定时的重定时电路522、定时脉冲发生器523和6∶1并行-串行转换电路524。在本申请中作为现有技术描述的日本专利申请公开No.8-65173中已经描述了该实例的这种基本电路结构。
弹性存储器(ES)电路521根据写时钟517写入6比特的输入并行数据511-516，并且根据由分频部分502作为读时钟提供的分频后的时钟505来读取该数据。由重定时电路522使用分频后的时钟505对所读取的并行数据进行重新定时，并且将重定时后的并行数据输出到6∶1并行-串行转换电路524。定时脉冲发生器523利用输入时钟503和读时钟505产生并行-串行转换定时脉冲。6∶1并行-串行转换电路524使用并行串行转换定时脉冲和输入时钟503，以便将重定时后的并行数据转换为串行数据518。
3.3)并行-串行转换
图15-17示出了根据如图14所示的实例的并行-串行转换转换器500的并行-串行转换操作。图15示出了在将分频部分502的分频率设置为6的情况下的6∶1并行-串行转换。图16示出了在将分频部分502的分频率设置为5的情况下的5∶1并行-串行转换。图15示出了在将分频部分502的分频率设置为4的情况下的4∶1并行-串行转换。
假定图15(c)、16(c)和17(c)所示的分频后的时钟505分别具有与图4(d)、5(d)和6(d)所示的输出时钟337相同的定时。接下来，将描述如图13所示的并行-串行转换器500的整体操作。
参考图15，在执行6∶1并行-串行转换的情况下，在分频后的时钟505(图15(c))的上升沿上，设置了输入数据511-516(图15(d)-(i))的定时，然后，在分频后的时钟505已经与输入时钟503同步地下降之后，从与输入时钟503的下一个上升沿相对应的时间t11开始，将输入数据511-516顺序地转换为串行数据。在图15中，假定输入数据511、512、513、514、515和516分别是“f”、“e”、“d”、“c”、“b”和“a”。从时间t11开始，将这些数据转换为包含按照顺序“a”、“b”、“c”、“d”、“e”和“f”的数据单元的串行数据。
参考图16，在5∶1并行-串行转换的情况下，在分频后的时钟505(图15(c))的上升沿上，设置了输入数据511-515(图16(d)-(h))的定时，然后，在分频后的时钟505已经与输入时钟503同步地下降之后，从与输入时钟503的下一个上升沿相对应的时间t12开始，将输入数据511-515顺序地转换为串行数据。在图16中，假定输入数据511、512、513、514、和515分别是“f”、“e”、“d”、“c”和“b”。从时间t12开始，将这些数据顺序转换为包含按照顺序“b”、“c”、“d”、“e”和“f”的数据单元的串行数据。
参考图17，在4∶1并行-串行转换的情况下，在分频后的时钟505(图17(c))的上升沿上，设置了输入数据511-514(图17(d)-(g))的定时，然后，在分频后的时钟505已经与输入时钟503同步地保持为高电平的情况下，从时间t13开始，将输入数据511-514顺序地转换为串行数据。在图17中，假定输入数据511、512、513、和514分别是“f”、“e”、“d”和“c”。从时间t13开始，将这些数据转换为包含按照顺序“c”、“d”、“e”和“f”的数据单元的串行数据。
如上所述，根据第三实施例，将具有可以根据分频率设置信号506改变的分频率的分频部分502应用于并行-串行转换器。因此，仅通过设计单个的并行-串行转换器，就能够在并行数据的比特数不同的各种情况下操作。因此，不需要针对不同的并行数据的比特数来设计不同的并行-串行转换器，从而极大地减小了设计工作负荷。
此外，根据第三实施例的并行-串行转换器500具有可以仅使用输入时钟503和分频后的时钟505操作的简单结构。因此，可以容易地实现并行-串行转换器500的设计。
4.第四实施例
4.1)电路概况
参考图18，根据本发明第四实施例的并行-串行转换器600包括第一和第二并行-串行转换部分601和602、2∶1并行-串行转换部分603和分频部分605。
第一并行-串行转换部分601接收输入的并行数据611-616，将其转换为第一串行数据617，并且将第一串行数据617提供给2∶1并行-串行转换部分603。类似地，第二并行-串行转换部分602接收输入的并行数据621-626，将其转换为第二串行数据627，然后将第二串行数据627提供给2∶1并行-串行转换部分603。2∶1并行-串行转换部分603接收作为2比特并行数据的第一和第二串行数据617和627，将其转换为串行数据，并且将因而获得的串行数据作为输出数据631输出。2∶1并行-串行转换部分603还接收输入时钟632，并且将时钟633提供给第一和第二并行-串行转换部分601和602和分频部分605。分频部分605由复位信号634复位，并且以由分频率设置信号635设置的分频率对时钟633进行分频，以便输出分频后的时钟604。分频部分605将分频后的时钟604提供给第一和第二并行-串行转换部分601和602。
可以使用与如图14所示的第三实施例的并行-串行转换部分501相同的电路来构造第一和第二并行-串行转换部分601和602中的每一个。而且，作为分频部分605，可以采用与图2或3所示的第一实施例的分频部分302或302A相同的电路。因此，在图18中未示出第一和第二并行-串行转换部分601和602及分频部分605的详细电路结构，并省略对其的描述。
4.2)第一实例
如图19所示，2∶1并行-串行转换部分603包括：第一触发器电路641，用于在其数据输入端子D处接收第一串行数据617；第二触发器电路642，用于在其数据输入端子D处接收第二串行数据627；第三触发器电路643，其数据输入端子D与第一触发器电路641的输出端子Q相连；选择器644，其标记为“1”的第一输入端子与第三触发器电路643的输出端子Q相连，并且其标记为“0”的第二输入端子与第二触发器电路642的输出端子Q相连；反相器646，用于对输入时钟632的逻辑进行反相，并且将反相后的输入时钟645提供给第三触发器电路643的时钟输入端子C；以及延迟电路647，用于接收输入时钟632，并且将其延迟预定时间，以输出时钟633。
还将输入时钟632提供给选择器644的选择端子和第一和第二触发器电路641和642的时钟输入端子C。选择器644根据输入时钟632的状态，选择第三触发器电路643的输出数据648和第二触发器电路642的输出数据649中的一个，以便将所选择的数据作为输出数据631输出。
如图20所示，选择器644包括：第一与电路651，用于获得输入时钟632和数据648之间的“与”；第二与电路654，用于获得数据649和通过由反相器652对输入时钟632进行反相而获得的反相时钟653的“与”；以及或电路655，用于获得第一和第二与电路651和654的输出的“或”。或电路655输出输出数据631。
参考图21，(a)表示输入到选择器644(图20)的数据648，而(b)表示输入到选择器644中的另一数据649。如图21(c)所示，当输入时钟632是“1”时，选择数据648并作为输出数据631输出。当输入时钟632是“0”时，选择另一数据649并作为输出数据631输出。
4.3)第二实例
图22示出了能够按照如图21所示的方式操作的选择器的另一实例。与参考图20先前描述的情况相似的逻辑门和信号由相同的参考符号表示，并且省略对其的描述。
在如图22所示的选择器644A中，图20中的选择器644的第一和第二与电路651和654由第一和第二与非电路661和662替代。图20中的或电路655也由第三与非电路663替代。选择数据648和649之一，并作为输出数据631从第三与非电路663中输出。
由于如上所述配置图18所示的第四实施例的并行-串行转换器600，第一和第二并行-串行转换部分601和602中的每一个将输入的并行数据611-616和621-626中相应的数据转换为串行数据617或627。然后，2∶1并行-串行转换部分603将串行数据617和627作为并行数据接收，以便将其转换为串行输出数据631。即，在两级结构中将并行数据转换为串行数据。因此，在第一级中的第一和第二并行-串行转换部分601和602中的每一个可以由以相对较低的速度工作的电路形成。而且，第二级中的2∶1并行-串行转换部分603可以由简单的电路形成。因此，容易以高速来操作2∶1并行-串行转换部分603。
图23示出了可以在第四实施例的并行-串行转换器中使用的2∶1并行-串行转换部分的另一实例。与参考图19先前描述的情况相似的逻辑组件和信号由相同的参考符号来表示，并且省略对其的描述。
在如图23所示的2∶1并行-串行转换部分603A中，选择器671根据由1/2分频器674获得的分频后的时钟633A，选择出现在第一和第二触发器电路641和642的输出端子D上的两个输出数据之一。将所选择的输出数据672输出到第三触发器电路673的数据输入端子D。将输入时钟632提供给第三触发器电路673的时钟输入端子C，并且还提供给1/2分频器674，在该分频器中对输入时钟632进行二分频。将分频后的时钟作为时钟633A提供给选择器671的选择端子和第一和第二触发器电路641和642的时钟输入端子C。
在图19所示的2∶1并行-串行转换部分603中，当输入时钟632是“1”时，选择通过第一和第三触发器电路641和643改变数据617的定时而获得的数据648并输出，而当输入时钟632是“0”时，选择通过第二触发器电路642改变数据627的定时而获得的数据649并输出。输入时钟632的频率等于输出数据631的频率的一半。
另一方面，在如图23所示的2∶1并行-串行转换部分603A中，利用通过对输入时钟632二分频而获得的时钟633A改变并行的数据617和627的定时，然后，在已经利用输入时钟632对其定时进行重定时之后，将使用该时钟633A的选择结果作为输出数据631输出。因此，输入时钟632的频率等于输出数据631的频率。
如上所述，根据第四实施例的并行-串行转换器600具有以下结构：第一和第二并行-串行转换部分601和602输出具有等于输出数据631的速率的一半的速率的数据。因此，只需具有简单结构的2∶1并行-串行转换部分603处理高速输出数据631就足够了。因此，可以获得以下有利效果：能够高速操作整个并行-串行转换器600。
在如图18所示的第四实施例中，在最后一级使用2∶1并行-串行转换部分603以产生串行输出数据631。
通过采用具有除了比率2∶1之外的其他的转换率n∶1的并行-串行转换器，可以提供修改后的实施例。在进行了修改的情况下，可以使用多相位输入时钟替代图19所示的输入时钟632，来选择数据，以输出串行数据631。而且，n∶1并行-串行转换器可以根据来自外部的选择控制输入，以从多个转换率中选择的转换率来进行并行-串行转换。
在第四实施例中，并行-串行转换器600具有两级结构，所述两级结构由第一级中的第一和第二并行-串行转换部分601和602及第二级中的2∶1并行-串行转换部分603构成。然而，并行-串行转换器600可以采用三级或更多级的结构。通过按照多级结构连接多个并行-串行转换部分，其中每一个并行-串行转换部分均具有多个并行-串行转换率，可以获得以下有利的效果：可以进一步减小设计工作负荷，并且可以实现高速操作。
如上所述，在上述实施例或修改后的实施例中，分频器对输入的高速时钟进行分频以产生单个的分频后的时钟。根据本发明的串行-并行或并行-串行转换器仅按照分频后的时钟和输入的高速时钟进行操作。因此，容易设计串行-并行或并行-串行转换器。
此外，在根据上述实施例的串行-并行转换器中，分频部分具有输入复位信号的复位端子。因此，通过添加用于产生复位信号的同步模式检测部分，当串行数据的输入模式与同步模式匹配时，能够输出包括在输出并行数据中的同步模式。
此外，在上述实例和修改后的实例中，假定诸如触发器电路、与电路、或电路的各个电路是单端电路。然而，所述各个电路可以形成为不同的电路。

Claims (16)

1.一种用于将串行输入数据转换为并行输出数据的串行到并行转换器，其中串行输入数据与输入时钟同步，包括：
分频器，用于以可变分频率对输入时钟进行分频以产生单个的分频后的时钟；
串行到并行转换部分，用于将串行输入数据转换为n比特的并行数据，其中n是大于1的整数，并且根据可变分频率来确定；以及
同步部分，用于使n比特并行数据与单个的分频后的时钟同步以输出并行输出数据。
2.根据权利要求1所述的串行到并行转换器，其特征在于：所述串行到并行转换部分是数据移位电路，用于根据输入时钟对串行输入数据进行移位以存储n比特的串行输入数据，并且将n比特的串行输入数据并行地输出到同步部分。
3.根据权利要求1或2所述的串行到并行转换器，其特征在于还包括：
模式检测器，用于从存储在数据移位电路中的n比特的串行输入数据中检测预定的比特模式，其中，当已经发现预定的比特模式时，预定模式检测器产生复位信号，
其中，当产生复位信号时，对分频器进行复位以启动其分频操作，从而使同步部分输出包括预定比特模式的并行输出数据。
4.一种用于将串行输入数据转换为并行输出数据的串行到并行转换器，其中串行输入数据与输入时钟同步，包括：
第一级串行到并行转换部分，用于将串行输入数据转换为与由输入时钟产生的第一级时钟同步的N比特的并行数据，其中N是大于1的整数；
分频器，用于以可变分频率对第一级时钟进行分频以产生单个的分频后的时钟；
N个第二级串行到并行转换部分，每一个接收N比特并行数据的N比特序列，其中，N个第二级串行到并行转换部分中的每一个将相应的比特序列转换为M比特的并行数据，其中，M是大于1的整数，并且根据可变分频率来确定，
其中，N个第二级串行到并行转换部分中的每一个包括同步部分，用于使M比特的并行数据与单个的分频后的时钟同步，从而将N×M比特的同步并行数据作为并行输出数据输出。
5.根据权利要求4所述的串行到并行转换器，其特征在于：第一级串行到并行转换部分是1∶2串行到并行转换部分，用于同时根据输入时钟的上升沿和下降沿的定时，将串行输入数据分为两个比特序列，其中，通过将输入时钟延迟预定时间来产生第一级时钟。
6.根据权利要求4所述的串行到并行转换器，其特征在于：第一级串行到并行转换部分是1∶2串行到并行转换部分，包括1/2分频器，所述1/2分频器对输入时钟进行二分频以产生第一级时钟，其中，1∶2串行到并行转换部分根据输入时钟和第一级时钟，将串行的输入数据分为两个比特序列。
7.根据权利要求4所述的串行到并行转起，其特征在于：N等于或大于3，所述输入时钟是用于将串行输入数据分为N比特序列的多相位时钟。
8.一种用于将串行输入数据转换为并行输出数据的串行到并行转换器，其中串行输入数据与输入时钟同步，所述转换器包括：
第一串行到并行转换部分，用于将串行输入数据转换为与由输入时钟产生的第一时钟同步的N比特的并行数据，其中N是大于1的整数；以及
多个串行到并行转换部分，按照多级树形结构设置，其中，包括在每一级中的每一个串行到并行转换部分接收由包括在前级中的在先串行到并行转换部分产生的并行数据的相应比特序列，并且将相应的比特序列转换为并行数据，以便向包括在后级中的不同的随后的串行到并行转换部分输出并行数据的每一个比特序列，从而由多个最终级串行到并行转换部分输出所述并行输出数据，
其中每一级包括：
分频器，用于以可变的分频率对前级的第一时钟进行分频以产生当前级的第一时钟；以及
多个串行到并行转换部分，每一个包括：
数据移位器，用于对串行输入数据进行移位以产生n比特的并行数据，其中n是大于1的整数，并且根据可变的分频率来确定；以及
同步部分，用于将n比特的并行数据与当前级的第一时钟同步以产生当前级的并行数据，其中，将当前级的并行数据的每一个比特序列输出到包括在后级中的相应的串行到并行转换部分。
9.一种用于将并行输入数据转换为串行输出数据的并行到串行转换器，其中串行输出数据与输出同步时钟同步，所述转换器包括：
分频器，用于以可变的分频率对输出同步时钟进行分频以产生单个的分频后的时钟；
并行数据存储器，用于存储并行输入数据；
并行数据读取器，用于根据单个的分频后的时钟，从并行数据存储器中读取n比特的并行数据，其中n是大于1的整数，并且根据可变的分频率来确定；以及
并行到串行转换部分，用于根据输出同步时钟将n比特的并行输入数据转换为输出串行数据。
10.一种用于将并行输入数据转换为串行输出数据的并行到串行转换器，其中串行输出数据与输出同步时钟同步，所述转换器包括：
分频器，用于以可变的分频率对同步时钟进行分频以产生单个的分频后的时钟，其中同步时钟从输出同步时钟中产生；
多个第一并行到串行转换部分，每一个用于转换并行输入数据的不同组的并行比特以产生比特序列；以及
第二并行到串行转换部分，用于根据同步时钟来转换从第一并行到串行转换部分接收到的每一个比特序列，以便根据输出同步时钟输出串行输出数据，
其中每一个第一并行到串行转换部分包括：
并行数据存储器，用于存储并行输入数据的相应组的并行比特；
并行数据读取器，用于根据单个的分频后的时钟从并行数据存储器中读取n比特的并行数据，其中n是大于1的整数，并且根据可变的分频率来确定；以及
并行到串行转换部分，用于根据同步时钟将n比特的并行输入数据转换为比特序列。
11.根据权利要求10所述的并行到串行转换器，其特征在于：第二并行到串行转换部分是2∶1并行到串行转换部分，用于转换从两个第一并行到串行转换部分接收到的两个比特序列，以便根据输出同步时钟的上升沿和下降沿的定时来输出串行输出数据，其中通过将输出同步时钟延迟预定时间来产生所述同步时钟。
12.根据权利要求10所述的并行到串行转换器，其特征在于：第二并行到串行转换部分是2∶1并行到串行转换部分，包括1/2分频器，所述1/2分频器用于对输出同步时钟进行二分频以产生同步时钟，其中，2∶1并行到串行转换部分组合从两个第一并行到串行转换部分中接收到的两个比特序列，以便根据输出同步时钟和同步时钟来输出串行输出数据。
13.根据权利要求10所述的并行到串行转换器，其特征在于：输出同步时钟是多相位时钟，用于组合从多个第一并行到串行转换部分接收到的每一个比特序列以输出串行输出数据。
14.一种用于将并行输入数据转换为串行输出数据的并行到串行转换器，其中串行输出数据与输出同步时钟同步，包括：
多个并行到串行转换部分，按照多级树形结构设置，从而使包括在每级中的每一个并行到串行转换部分从相应的前级并行到串行转换部分中接收前面的比特序列以将其转换为比特序列，将该比特序列输出到包括在后级中的相应并行到串行转换部分；以及
最终并行到串行转换部分(603)，用于对从多个前级并行到串行转换部分接收到的每一个比特序列进行转换以输出串行输出数据，
其中每一级包括：
分频器，用于以可变的分频率对后级的读取同步时钟进行分频以产生当前级的读取同步时钟，其中后级的同步时钟是在后级中产生的读取同步时钟；以及
多个并行到串行转换部分，每一个包括：
并行数据存储器，用于存储来自相应的前级并行到串行转换部分的在先比特序列；
并行数据读取器，用于根据当前级的读取同步时钟从并行数据存储器中读取n比特的并行数据，其中n是大于1的整数，并且根据可变的分频率来确定；以及
并行到串行转换部分，用于根据后级的读取同步时钟，将n比特的并行数据转换为比特序列。
15.根据权利要求1所述的串行到并行转换器，其特征在于：串行到并行转换部分按照差分方式操作。
16.根据权利要求8所述的并行到串行转换器，其特征在于：并行到串行转换部分按照差分方式操作。
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