TWI335148B

TWI335148B - Data form converter between serial and parallel

Info

Publication number: TWI335148B
Application number: TW093111994A
Authority: TW
Inventors: Takeuchi Masahiro; Saeki Takanori; Tanaka Kenichi
Original assignee: Renesas Electronics Corp
Priority date: 2003-05-09
Filing date: 2004-04-29
Publication date: 2010-12-21
Also published as: US7253754B2; EP1482642A2; CN100389539C; EP1482642A3; US20040222826A1; TW200428792A; CN1551507A; KR20040096779A; JP2004336558A; JP4322548B2; HK1068192A1

Description

1335148 五、發明說明（1) 【發明所屬之技術領域】本發明係有關於一種將資料格式從串列轉換成並列或從並列轉換成串列的資料格式轉換器。【先前技術】 LSI (大型積體電路）技術已經很顯著地發展，使得在 LSI中的操作時脈已經增加到數百個百萬赫兹（MHz)，並且 L S I之間的信號傳輸率已經增加到每秒數十億位元 (Gbps)。然而’在LSI中的操作速率與LSI之間的信號傳輸率的差距疋很大的。為了讓LSI能輸出資料到外面或從外面輪入資料’並列到串列（此後表示為「並列-串列」）轉換器可能提供在LS I的輸出級以致將LS I中的低速並列資料轉換為高速串列資料，使得此高速串列資料成為&LS I到外面的輸出。而且，藉由在LS I的輸入級提供串列至並列 (此後表示為「串列-並列」）轉換器，高速串列資料可成為從外面到LSI裡面的輸入。為了達到有關介於LSI與LSI外面之間的輪入與輸出資料的要求’許多用來轉換串列資料成並列資料的/串歹3_並列轉換器以及許多用來轉換並列資料成串列資料的並列_ 串列轉換器被提出來。日本專利公開號11-981 01揭露一種串列-並列轉換器’具有複數個1 : 2的解多工器（DEMUX)模組連接於一個多級樹狀結構中（見圖[0016]和[〇〇17]以及第4圖和第5圖）^ 在每級中’串列資料以一特定的轉換率像是1 : 2、i . 4、丄.

2166-6318-PF(N2);Ahddub.ptd 五、發明說明（2) 8欠太H轉換丰並列資料。因此’是可能執行2到其第η 而轉t 串列-並列轉換’其中η是大於〇的整數。然电丄ΐ樣的傳統串列''並列轉換器無法以非1: 2η的比率轉換爭列h料成並列資料。日本專利公開號2〇〇2-21 7742揭露一種串列-並列轉換拖卹具有了個第一級1 : 2串列_並列轉換器、兩個第二級轉鏟姑=以及—個時序重建電路。該第一級1 : 2串列-並列、斋將一輸入串列資料信號分成一個奇數頻道資料信號 j及二個偶數頻道資料信號分別提供給該等第二級轉換部母個第一級轉換部分包括兩個1 : 2串列-並列轉換器以雙穩，電路⑴ip_F1〇p)，其中每個部轉分被提 ^ 除頻器所產生的不同相的時脈（見圖[0013]-[0015] =及第1圖）。該第二級轉換部分的輸出資料訊號進入該時序重建電路以產生一並列資料訊號。降，ί者’該除頻器連接到一個on/of f開關，藉此開關該二頻器允許對一輸入時脈除以兩個除頻比率當中被選擇的個。換句話說，該串列—並列轉換器可以藉由對開關的〇^/〇ff、切換選擇性地設定兩個除頻比率。據此，該傳統的 =並列轉換器具有一個優點就是串列-並列轉換器能夠在只設計單—轉換器下在兩個不同比率上執行。請注意轉換比率的數目對應到由〇n/of f開關提供的狀態數目。 ^ 然而’在此傳統的串列-並列轉換器中，複數個除頻後時脈藉由除頻器產生。據此，有必要注意這些除頻後時脈之間的歪斜失真（skews)。舉例來說，當資料轉換發生

五、發明說明（3) 第一與第二雙穩態觸發電路的設，此’有必要保證設定時間與保攻更加使得設計_列-並列轉換於不同的除頻後時脈時定與保持時間變得嚴謹持時間具有足夠的邊緣器更加困難。對於並列-串列轉換器揭露一種具有一彈性記來"，日本專利公開號8-65173 器，允許並列-串列轉換‘;體^田除頻器的並列-串列轉換地說，該除頻器藉由對—古*\用外部時脈訊號。更具體生一讀取時脈，即，除時脈除以一固定數目⑷產根據一外部時脈窝入诗产率-1 “。四位元輸入並列資料彈性記憶體中讀出來〜计性記憶體並根據該讀取時脈從該使用該高速時脈與該讀ί ^串列轉換器時脈脈波是藉由用該並列-串列轉換“時5 '脈產生。並列一串列轉換器使的4位元並列資f與該高速時脈來轉換該讀到與第1圖）。战為同速串列資料（見圖[0016]-[0019] 在此傳統並列__虫制脈除以該先決的除頻比率轉換器中’該除頻器將該高速時有一彳ϋ e i二頻车。因此，此並列-串列轉換器也數目被；頻：的Ϊ轉換成串列資料的低速並列資料的位元數目被除頻益的除頻比率唯一地決定了。 ^率:執行並列―串列轉換，例如4:1與5:1，必須設計为別對應到那些比率的兩種並列-串列轉換器，這樣增加 1335148 五、發明說明（4) 本發明的一個目的是妈祉 _ . 疋耠供—種資料格式轉換器，允許許夕不同轉換率的並列—串列根據本發明的一種型雜，^ „ * ^ . ^ λ ^ α, 1釔種串列到並列轉換器，用資料與一輸入時脈同步，2輪2科：”該串列輸入對該輸人時脈除以-可變用來在頻率上脈；-串列到並列轉:以產生一單一除頻後時為η位元並列資料，1中：：根：來轉換該串列輸入資料成 -個大於i的整數；；；及n頻比率所決定的 :料與該單一除頻後時脈取得同步〜輸出該將並該列來根ί: η歹:轉換部分可以是-個資料轉移電路，用 =根=該輸入時脈轉移該串列輸用步部分。來並歹】輸出該讀凡串列輸人資料到該同該串列到並列轉換器可進一步包一測二自儲存在該資料轉移電路之該n位…二器’ 檢測器產生一重設訊號，•中當該重設A 生：’該除頻器被重設以開始其除頻操作，使得該J產分輸出包含該先決位元形式的該並列輸出資料，〆问步部 =本發明的另一個形態’一種串列到並益匕括.一第一級串列到並列轉換部分，用來換列輸入資料成為與產生自該輸入時脈的第一級時脈 rnrai 第9頁 2166-6318-PF(N2) ；Ahddub.ptd 1335148 五、發明說明（5) N位元並列資料’其中N是_個大於丨的整數；一除頻器， 2來在頻率上對該第一級時脈除以一可變除頻比率以產生 —單一除頻後時脈；N個第二級串列到並列轉換第接收ΛΝ位元並列資料-個位元序列，其。中刀每個該 ^f 一列到並列轉換部分轉換一對應的位元序列 ί = ί"是根據該可變除頻比率所決定轉換：ir括Λ，/中每個該等Ν個第二級串列到並列 „ 、同步部分，用來將該Μ位元並列資料盥# 取得同步，藉以輸出Ν“位元同ΪΐΪ J資枓做為該並列輸出資料。根據本發明還有另一個形陣，一器’用來轉換並列輸入資料成；串列輸串列輸出資料與一輸出同步時脈同：列二：中該串步時脈除以-可變的資料;-資;;;【料據;!儲列到串列轉換部分，用=據^於1的整數；以及一並元並列輸入資料成為該輸出串同步時脈轉換該“立根據本發明進一步的二』資枓。換器’用來轉換並列輸入資】-種並列到串列轉串列輸出資料與—輪出同步時列輸出資料，其中該用來在頻率上對—同步時=變除頻器，可變除頻比率以產生一 2166-6318-PF(N2);Ahddub.ptd 第10頁丄

〇〇 ^ 2除頻後時脈，其中該同步時脈是從該輸出同步時脈所 ’複數個第一並列到串列轉換部分，每一部分皆轉換輪入資料的不同群組的並列位元以產生一位元序 Μ Μ以ί —第二並列到串列轉換部分’用來根據該同步時 ^ _換每個接收自該等複數個第一並列到串列轉換部分的中，序列，根據該輸出同步時脈輸出該串列輸出資料’其 ^個該等第—並列到串列轉換部分皆包括：一並列資料一器=1用來儲存該並列輸入資料的對應群組並列位元；次料列貝!斗讀取器，用來根據該單一除頻後時脈從該並列 =率儲存ΐ讀取η位元並列資料，其中11是根據該可變除頻部二所決定的一個大於1的整數；以及一並列到串列轉換二用來根據該同步時脈轉換該η位元並列輸入資料成馬該位元序列。棘捺ίϋ ^述，根據本發明，串列到並列或者並列到串列 y刀是根據一輸入時脈以及一個藉由一除頻部分伴隨率從該輸入時脈所產生的單-除頻後時2 據Γ藉由設計-個單-串列到並列或者並列至: 同位元：目！：到並列或者並列㈣串列轉換可以執行於不、並列資料，因此大大地減少設計工作負荷轉換=被：的串列到並列或者並列到串列此電路結構Ϊ得簡時脈與除頻後時脈來操作，稱做得簡早因此電路設計就容易多了。 <攸ί者’根據本發明的—個實施例’除頻部分且右舌設終端用來輸入一重爷邙祙,.彼眸刀具有—重更叹訊號。如此’伴隨附加的

1335148 五、發明說明（7) 檢測部分產生碑重設訊號當串列資料的輸入形式與一同步形式相同時，是可能輸出包括在該輸出並列資料/中的該同步形式。 > ^ 進一步，根據本發明的另一個實施例，串列到並列戋者並列到_列轉換器可被安排於多級當中。如此，即使^ 形成一高速資料格式轉換器的例子中，一部分那樣^電路被設計地足以執行高速操作。這會降低整個電路的成本且能容易地增加電路的操作速度》再者，那樣的多級電路允許複數個電路組成具有相同的電路結構供使用，造成設負荷與設計時間減少的結果。 11 【實施方式】 1.第一實施例 1. 1)電路結構參考第1圖，根據本發明第一實施例之串列—並列轉換器30 0，包括一串列-並列轉換部分3 〇 1以及一除頻部分、 302。串列-並列轉換部分3〇1是由一資料轉移電路與一時序重建（retiming)電路312所組成❶資料轉移電路3 包括第一至第六雙穩態觸發電路32卜326以串接方式連接，並根據一輸入時脈328循序轉移自第一雙穩態觸^ 之資料輸入終端D接收的串列輸入資料327。輸觸入發時電 =1 也提供給除頻部分3 0 2。除頻部分3 02的除頻比率可以根據一除頻比率設定訊號329被設定為許多不同除頻比率當選定的一個（N)。田

1335148 五、發明說明（8) 時序重建電路312包括第一至第六雙穩態觸發電路 331-336，每個皆具有一時脈輸入終端C被提供一來自除頻部分302之輸出時脈337。時序重建電路312的第一雙穩態觸發電路331在其資料輸入終端D上從資料轉移電路311之第一雙穩態觸發電路321的輸出終端Q接收資料341。資料 3 4 1也被轉移到在下一級的第二雙穩態觸發電路3 2 2的資料輸入終端D。同樣地，時序重建電路312的第二雙穩態觸發電路332在其資料輸入終端D上從資料轉移電路311之第二雙穩態觸發電路322的輸出終端Q上接收資料342。資料342 也被轉移到在下一級的第三雙穩態觸發電路3 2 3的資料輸入終端D。時序重建電路312的第三到第五雙穩態觸發電路 333至335以相同的方式接收資料343至345。時序重建電路 312的第六雙穩態觸發電路3 36在其資料輸入終端D上從資料轉移電路311之第六雙穩態觸發電路326的輸出終端Q上接收資料346。在串列-並列轉換器300中，串列輸入資料327與以及與輸入資料327同步的輸入時脈328都是接收自外面的。串列輸入資料327根據輸入時脈328循序地轉移通過位於資轉移電路311的第一至第六雙穩態觸發電路。輸入 ^28也提供給除頻部分3Q2。除頻部分3Q2被一重設訊輸入時脈328除以根據除頻比率設定訊號日> /頻比率（Ν)，並輸出輸出時脈337到外部而發電路33卜336。的母個第—到第六雙穩態觸第13頁 2166-6318-PF(N2) ;Ahddub.ptd 1335148 五、發明說明（9) 每個第一到·第六雙穩態觸發電路33卜336於輸出時脈 337的上升邊緣改變每個從資料轉移電路31丨之雙穩態觸發電路321-326接收的對應資料341_346。接著，第一到雙穩態觸發電路3 31-336分別從它們的輸出終端q輸出在時序t改變的對應資料做為輸出資料351_356。 1. 2)除頻部分的第一例如第2A圖所示，除頻部分3〇2包括第一到第三雙穩態觸發電路36卜363，每個皆有輸出終端Q與第一到第三的反向器364-366相連接。第一反向器364的輸出終端連接到一 NOR(反或）電路367的一個輸入。N〇R電路367的另一個輸入接收重设訊號，NOR電路367的輸出連接到第二雙穩態觸發電路362的資料輸入終端。同樣地，第二反向器365的輸出終端連接到NOR電路368的一個輸入❶n〇R電路368的另一個輸入接收重設訊號’ NOR電路3 68的輸出連接到第三雙穩態觸發電路363的資料輸入終端。第三雙穩態觸發電路363的輸出終端Q連接到反向器366。進一步’除頻部分302包括第一到第三AND(及）電路 371-373以及一 OR(或）電路374。AND電路371的輸入有反向器365的輸出以及除頻比率設定訊號329的第一設定位元 32 9A。AND電路3 72的輸入有反向器365的輸出、反向器366 的輸出以及除頻比率設定訊號329的第二設定位元329B。 AND電路373的輸入有反向器366的輸出以及除頻比率設定訊號329的第三設定位元32 9C。OR電路3 74的輸入有重設訊號347以及第一至第三AND電路37卜373的輸出，並輸出輸

2166-6318-PF(N2);Ahddub.ptd 第14頁 1335148 五、發明說明（10) 入的邏輯和給琴穩態觸發電路361的資料輸入終端1)。輸入時脈3 28通過對輸入時脈3 28邏輯反向的第四器375提供第一至第三雙穩態觸發電路36卜3 63的時脈輸入。據此，除頻部分302同步地於輸入時脈328的下對輪入時脈328除頻，而且具有可依照除頻比率設 329的設定位元329A、329B以及329C三種方式改變的除頻比率《以此方法，輸入時脈328的頻率被除以N以產時脈33Y於第二雙穩態觸發電路362的輸出終端Q。 _ 如第2B圖所示，當除頻比率設定訊號329的設定位 32 9A、329f與329C被分別設定為「1」、「〇」與「〇」時，反向器365的輸出通過AND電路371與⑽電路374」雙穩態觸發電路361，使得除頻部分302做為1/4除頻器。當除頻比率設定訊號329的設定位元329A、分別設定為「〇 , 、Γι命「η ^ 興以儿被 , 1」與〇」時，除頻部分302做為 5除頻益。當除頻比率設定訊號3 29的設定位元329Α、 3^29=與329C被分別設定為「〇」、「〇」與「丨」時除頻部分302做為1/6除頻器。 ,、 1. 3)除頻部分的第二例中’與第2Α圖中相同的組成被標示為與第2Α 5 、>考數字’當中的描述被省略掉。如第3Α圖所示，除頻部分302Α包括第一與第二AND雷以及一個0R電路37“。㈣電路371 A的輸人 ^ 的輪出與具有一個位元的除頻比率設定訊號麗。and電路372A的輸入有反向器365的輸/^反疋向訊/ 第15頁 2166-6318-PF(N2);Ahddub.ptd 1335148 五、發明說明（11) 366的輸出。〇R電路374A的輸入有重設訊號以及〇])電路 371A與372A的輸出。，似於第2A圖所示之第一例，輸入時脈328通過第四反向器375提供給第一至第三雙穩態觸發電路361_363的時脈輸入終端。據此，除頻部分3〇2A同步地於輸入時脈的下降邊緣對輸入時脈328除頻，而且具有可依照！位元除頻比率設定訊號329A兩種方式改變的除頻比率^以此方法，輸入時脈328的頻率被除以N以產生輸出時脈337於二雙穩態觸發電路362的輸出終端q。、如第3B圖所示，在此除頻部分3 〇2A中，除頻比率可以依照除頻比率設定訊號329A以兩種方式被改變。換句話 =，當除頻比率設定訊號329A具有「丨」的值，除頻部做為1/4除頻器。當除頻比率設定訊號329八有「〇值，除頻部分302A做為1/5除頻器。」、 1. 4)串列到並列轉換兔圖表示1:6串列-並列轉換，是藉由設定除頻比率 i:率二所”1:5串列-並列轉換，是藉二定除。率為5所執行。第6圖表示1:4串歹卜並列轉換，= 权疋除頻比率為4所執行。如第5圖與第6 、疋藉由 4串列-並列轉換例子能藉由採用如第不孤：5與1 : 3〇2或如第3圖所示之除頻部分3m來達®不之除頻部分 ^302νΛ" Ξ ： Ϊ ： I ?p2M ^ ^ ^ 忽略因為除頻部分302Α的基本操作與除；部°2二描相了 1335148

§^4 7田/在第4((^圖、第5<^)圖、第6(<：)圖中所示之重設訊 ^始對如一第ϋ的時間從「1」改變成「〇」，除頻部分302 脈3^8除頻a)圖、第5(b)圖、第6(b)圖中所示之輸入時 5(d)圖、、/輸入時脈328除頻開始時，如第4(d)圖、第第一個-Fi^jd)圖中所不之輸出時脈337於輸入時脈328的脈緣升起。接著輸出一個具有週期對應輸入時 ΐ 目時脈如在第4圖中例子的輸出時脈3 3 7， SI + / f、有週期對應輸入時脈328五個週期的時脈如在 =t的輸出時脈337 ’輸出一個具有週期對應輸入四個週期的時脈如在第6圖中例子的輸出時脈 ο 〇 7 ° 使用除頻部分3 〇 2之串列-並列轉換器3 〇〇的詳細操作將參考第4圖到第6圖描述。如第4(a)圖、第5(a)圖、第6(a)圖中所示之輸入資料 3 2 7^依據輸入時脈328在資料轉移電路311 (見第ι圖）轉移。接著’分別出現在第一至第六雙穩態觸發電路321_326之輸出終端Q的資料341_346如第4(e)_(j)圖、第5(幻_〇.)圖以及6(e)-(j)圖所示在每個輸入時脈328的上升邊緣被轉移一個時脈。在此’輸入資料3 27的序列被表示成a、b、 c、_、、。資料34卜346輸入給在輸出時脈337上升邊緣改變資料341-346時序的時序重建電路312 ^據此，時序重建電路312的輸出資料35 1 -356如第4(k)-(p)圖、第5(k)-(p) 圖以及6(k)-(p)圖所示根據輸出時脈337被產生為並列資料。

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1335148 五、發明說明（13) 並列輸出實料35 1 -356在第4圖中的例子由輸入資料 3 2 7的1 : 6串列-並列轉換達成，在第5圖中的例子由輪人：料327的1 : 5串列-並列轉換達成，在第6圖中的例子由輪資資料3 2 7的1 : 4串列-並列轉換達成。 ^ Λ 第4圖以1 /6除頻來執行的例子將更具體地描述^做、一個例子，考慮在第4圖中以虛線表示的一個時間點·^ 1。為假設在第4(a)圖所示的輸入資料327是依序以「a」、「b」' ' 、「f」所標示的資料單元序列。這些資料單元藉由第一至第六雙穩態觸發電路3 2卜326循序轉移。因 & 此’在時間點tl，第一雙穩態觸發電路321輸出資料單元「f」’而第二雙穩態觸發電路322輸出資料單元「e」^ 同樣地’第三至第六雙穩態觸發電路323_326分別輸出資料單元「d」、「c」、「b」與「a」。這些資料單元「f」、「e」、「d」、「c」、「b」、「a」在輪出時脈 337的上升邊緣被第一至第六雙穩態觸發電路3 31-336閂鎖住’輸出時脈337是一個除以六的時脈。結果，在輪出時脈337的一個週期期間直到輸出時脈337隨後的上升邊緣，第一至第六雙穩態觸發電路33卜33 6其分別輸出終端Q並列，輸出資料單元「f」、「e」、「d」、「c」、「b」、「a」做為輸出資料351_356。、在第5圖中的例子以1/5除頻來執行，考慮在第5圖中以虛線表示的—個時間點t2。假設所示 ί料327是依序以「a」、「b」、、、「e」所標示的Ϊ料單元序列。這些資料單元藉由第一至第五雙穩態觸發電路

2166-6318-PF(N2);Ahddub.ptd 第18頁 1335148 五、發明說明（14) 321-325循序轉移。因此’在時間點t2，第一雙穩態觸發電路321輸出資料單元「e」’而第二雙穩態觸發電路322 輸出資料單元「d」°同樣地，第三至第五雙穩態觸發電路323-325分別輸出資料單元「c」、「b」、ra」。這些資料單元「e」、「d」、、、「a」在輸出時脈337的上升邊緣被第一至第五雙穩態觸發電路331-335問鎖住，輸出時脈3 3 7是一個除以五的時脈。結果，在輸出時脈337的一個週期期間直到輸出時脈337隨後的上升邊緣，第一至第五雙穩態觸發電路331-335其分別輸出終端q輸出資料單元 e d c b 351-355 a」做為輸出資料資料327是依序以「a」、「b 在第6圖中的例子以i/4除頻來執行，考慮在第6圖中以虛線表示的一個時間點t3。假設在第6(a)圖所示的輸入 c」以及「d」所標示的資料單元序列。這些資料單元藉由第一至第四雙穩態觸發電路32卜324循序轉移。因此，在時間點u ’第一雙穩 ^ Μ ί出資料單元「d」，而第二雙穩態觸發電 Φ ^料單兀「C」。同樣地，第三至第四雙穩態觸發電路323與324分別輸出資料單元「料單元「d」、「c , 、「h盥「」」^二貝」 bj與 a」分別在輸出時脈337 升邊緣被第一至第四雙穩態觸發電路331-334閂鎖住’輸出時脈337是一個晗u 〆脈337的一個週期期門脈。結果’在輸出時 . 月間直到下一個輸出時脈337隨後的上升邊、♦，第一至第四雙穩態觸發電路331_334其分別輸出終

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"1335148 五、發明說明（15) 端(3並列地輸出，資料單元「d」、「c」、rb」與「a」做為輪出資料35卜35 4。、如以上所描述，此實施例的除頻部分302具有一個可以根據從外面設定之除頻比率設定訊號329來改變的除頻比率。因A ’只藉由設計一個單一串列_並列轉換器，可操作於並列資料位元數目不同的例子。因此，不需要設計不同的串列-並列轉換器用於不同位元數目的並列資料，如此可大大降低設計工作負荷。 # ^而且、在此實施例中，串列_並列轉換器3 0 0能輕易地

设計，因為它具有一個簡單的結構只需輸入時脈Μ?和單一個除頻後時脈337即可操作。 1 · 5)修改後的實施例在第7圖中，與第】圖中相同的組成被標示為與第^圖 ^同的參考數字，當中的描述被省略掉。根據此修改後的串列-並列轉換器300A包括如W圖所示的串列_並列轉換4刀301與除頻部分3〇2。串列並列轉換器3〇〇入進一步具有同步形式檢測部分3 0 3提供於串列-並列轉換部分 301與除頻部分3〇2之間。 '

θ同步形式檢測部分303的輸入有··資料341 -346，它們來自包括在資料轉移電路3 11中第一至第六雙穩態觸發電路32卜326的輸出終端q的輸出；以及一來自外面的同步形式設定訊號381。同步形式檢測部分3〇3輸出一重設訊號347Α給除頻部分3〇2當資料341_346的位元形式與由同步形式认定訊號381設定的—先決的位元形式相同時。結

1335148 五、發明說明（16) 果，除頻部分3 0 2被重設以開始除頻操作，輸出時脈3 3 7 A 給時序重建電路312。如第8圖所示’同步形式設定訊號381是由位元 381A-381E所組成的並列資料以形成要被設定的同步形式。同步形式檢測部分303包括第一至第五互斥反或 (EX-NOR)電路3 9卜395以及一個五輸入and電路396連接到 EX-N0R電路的輸出。第一εχ-NOR電路391的輸入有資料341 以及同步形式設定訊號381的第一位元381A。第二EX-NOR 電路392的輸入有資料3 42以及同步形式設定訊號3 81的第二位兀381B。同樣地，第三、第四與第五EX_N〇R電路 393、394與395的輸入分別有資料343、344與345以及同步形式設定訊號381的第三、第四與第五位元381C、3811)與 381E❶五輸入AND電路396的輸出做為重設訊號347A。 ” 二在第9圖中所示的1:5串列-並列轉換，操作和資料與之前在第5圖所描述的相同操作和資料以相同的參考數字和符號表示，當中的描述被省略掉。如第9圖所示，重設訊號347A的位準變成「工 9(e)-(h)圖所示資料34卜344(資料單元「 * 請注意每個資料單元厂「b 定訊號的位元38ia_38id形式相同」時：疋一進位的訊號 a j 其值為「1」或「〇」。在同步形式檢測部分303中，一個由任意 :「。」所形成的4位元同步形式可被同的^」 381的位元381A-381D所設定。合n& 叹疋訊唬 ^田冋步形式檢測部分303的4 第21頁 2166-6318-PF(N2);Ahddub.ptd !335148 五、發明說明（17) 9，々貝料？」、「e」、「d」*「C」與上述來自第 9( = -(h)圖所不資料轉移電路31丨之資料34卜344的4位元冋:形式相同時，同步形式檢測部分3〇3改變重設訊號 ,位準為1」’如第9(c)圖所示。當重設訊號以7A 」時，除頻部分302被重設。因此，輸出時脈337A 在輸入時脈328的下降邊緣變成「〇」，如第9(b)圖和9(d) ，所示，而接著在輸入時脈328的下一個下降邊緣變成 1」。結果在輸出時脈337A的上升邊緣被時序重建電路 312改變了資料341 -346的時序（第9(e)圖至9(j)圖），對應到同步形式的資料單元「f」至「c」被安排並輸出為輸^ 資料3 52-355。在此時，資料單元「g」輸出為維持輸出資料351。這些輸出資料35卜355是輸入資料32?的1:5串列— 並列轉換的結果。如上所述，在此修改中’同步形式檢測部分3〇3產生重設訊號3 47A當一重設形式於資料轉移電路311中被檢測到且重設訊號34 7A使得除頻部分30 2被重設。因此，這'是可能安排並輸出包括同步形式的並列資料351-356。 2.第二實施例 2. 1 )電路結構參考第1 0圖，根據本發明第二實施例之串列-並列轉換器4 0 0，包括一個1 : 2串列-並列轉換部分4 0 1、第一串列 -並列轉換部分411、第二串列-並列轉換部分4 1 2、以及一除頻部分41 3。每個串列-並列轉換部分411與41 2具有與在第1圖中的串列-並列轉換部分3 0 1相同的電路結構。據

1335148 五、發明說明（18) :鑪ir轉移零路311與時序重建電路312在每個串列-並右^/分411與412中繪以虛線。除頻部分413也具有與在第1圖中的除頻部分302相同的電路結構。丹時脈二是先= ㈣她如串列轉換部分401。u串列-並 =轉，部分401執行輸入資料327的串列_並列轉換以產資Ϊ以及第一級輸出時脈404，其中該2位元並列】枓由第-串列輸出資料402與第二串列輸出資料4〇3所組第一串列輸出資料402提供給第一串列-並列轉換部分 1 八，而第二串列輸出資料4〇3提供給第二串列_並列轉換部刀412。第一級輸出時脈4 〇4如同輸入時脈328同時提供 ;ijf。第二串列-並列轉換部分4 11與4 1 2也提供給除頻除頻部分41 3將第一級輸出時脈4〇4除頻以產生一個除以N的時脈，其中該時脈輸出做為輸出時脈414給每個第二與第二串列—並列轉換部分411與412的時序重建電路3丨2。在第一串列-並列轉換部分41 i中的資料轉移電路3 ^ 根據第一」級輸出時脈404轉移第一串列輸出資料4〇2而從如第1圖所示之第一至第六雙穩態觸發電路321-326輸出資料 34卜346給時序重建電路312。時序重建電路312在輸入自除頻部分413之輸出時脈414的上升邊緣改變資料341_346 的時序。然後，輸出資料4 2 1 - 4 2 6 (對應到第1圖的輸出資料351 -356)出現在時序重建電路312之第一至第六雙穩態第23頁 2166-6318-PF(N2);Ahddub.ptd 1335148 五、發明說明（19) 觸發電路33卜3?6的輸出終端Q。同樣地，在第二串列-並列轉換部分41 2中的資料轉移電路311根據第一級輸出時脈404轉移第二串列齡屮眘斗斗 403而從第一至第六雙穩態觸發電路丄2串6 =;料 341 -346給時序重建電路312。時序重建電路312在輸入自除頻部分413之輸出時脈414的上升邊緣改變資料的時序。然後，輸出資料431-436出現在時序重建電路312 之第一至第六雙穩態觸發電路331-336的輸出終端Q。除頻部分413開始對第一級輸出時脈4〇4除頻當重設訊號415的位準（對應如第1圖所示之重設訊號347)已經從「1」改變成「0」時（見第4(c)、第5(c)與第6(c)圖）。這對應到第一實施例如第4(b)圖、第5(b)圖與第6(b)圖所示輸入時脈328的開始除頻。除頻部分413可以許多方式藉由除頻比率設定訊號416設定其除頻比率。此除頻比率的設疋對應到第一實施例如第1圖的藉由除頻比率設定訊號329 設定除頻比率。 2. 2 ) 1 : 2串列-並列轉換部分的例子參考第11圖，為第一個1:2串列-並列轉換部分4〇1的例子，包括.第一與第二雙穩態觸發電路441與442，用來在它們的資料輸入終端Q接收輸入資料3 2 7 ;第三雙穩態觸發電路443，具有連接到第一雙穩態觸發電路441之輸出終端Q的資料輸入終端D ;反向器444，對輸入時脈328的邏輯反向；以及延遲電路445，提供對輸入時脈328的先決延遲。

第24頁丄丄4δ 五、發明說明（20) 反向器444的輪φ & 脈tr Α，《· ^出如供、，·σ第一雙穩態觸發電路441的時脈輸入終鈿C，而輪入時一^ 發電路442與443的時晰^ Μ Ί 一與第二雙穩態觸部分401中，第一虫時脈輪入終端0。在1:2串列_並列轉換 443的輸出終端(^輪出列輸而出楚資料由4〇2從第三雙穩態觸發電路穩態觸發電路442的出輪出m =輪出資料403從第二雙的輸出做為第-級輪出阵、"而且’延遲電路445 ^时认，輸出時脈4〇4。因為輸入時脈328被使用 if i帛一命j時脈404，輸入時脈328的先決時間延遲必第二串列輪出資料402與403的輸出時序一致，一一與第二串列輸出資料402與403是通過第一、第二 ”第二雙穩態觸發電路441、442與443產生》次圖中所示之1 : 2串列_並列轉換部分401中，輸入:；7的時序重建是由輸入時脈328的上升與下降邊緣兩所建立的。輸入時脈3 28的頻率是輸入資料327的一半。考第1 2圖’為第二個丨：2串列-並列轉換部分4〇丨a的例1 L包括：第一雙穩態觸發電路451，用來在其資料輸入終编D接收輸入資料327 ;第二與第三雙穩態觸發電路 45 2與453，連接它們的資料輸入終端D到第一雙穩態觸發電，451之輪出終端Q ;第四雙穩態觸發電路454，連接其資料輸入終端D到第二雙穩態觸發電路452之輸出終端Q ; 以及1/2除頻器455 ’對輪入時脈32 8的頻率除以二以產生第一級輸出時脈404。輸入時脈328也提供給第一與第二雙穩態觸發電路451與452的時脈輸入終端C。由1/2除頻器

1335148 五、發明說明（21) 4 5 5所得到的第一級輸出時脈4 〇 4提供給第三與第四雙穩態觸發電路4 53與454的時脈輸入終端C。如第10圖所示，第一級輪出時脈404也提供給第一與第二串列-並列轉換部分 411 與412 » 如第12圖所示之1:2串列-並列轉換部分401A具有一個簡單的電路結構像是如第11圖所示之丨：2串列-並列轉換部分401。在1:2串列-並列轉換部分401A中，輸入資料327的時序與輸入時脈32 8的上升邊緣一起改變。因此，輸入時脈328的頻率與輸入資料327相同。如上所述，如第1〇圖所示之使用如第11圖或第丨2圖所示串列-並列轉換部分4 〇 1或4 01A的串列-並列轉換器4 〇〇執行第一與第二串列輸出資料402與4 03的串列-並列轉換，其中第一與第二串列輸出資料4〇 2與403的速率為輸入資料的一半。據此，只有1:2争列-並列轉換部分4〇1或4〇iA具有以上簡單結構執行高速輸入資料32 7處理。另一方面，第一與第二串列輸出資料402與403個別在下一級以輸入資料 327 —半的速率提供給第一與第二串列_並列轉換部分4ιι 與41 2。因此，達到一個具優勢的效應：串列-並列轉換器 400整體而言能夠輕易地被高速操作所採用。根據第10圖所示的第二實施例，輸入資料Μ?首先輸入1:2串列-並列轉換部分401或401八。然而'，輸入資料可能輸入給具有非1:2而是l:n轉換率的串分，其中η是-個大於2的整數。在此例中換並列

2166-6318-PF(N2) ;Ahddub.ptd 第26頁 1335148

=部*可能具有-個結構，其中資料輸入的時序使用多 =脈的時序重建。而且’1:n串列—並列轉換器可能在從複數個轉換比率中選擇的一個轉換比率執行串列_並列轉換，其中該2換比率是依據來自外部的選擇控制輸入。士&在第一貫施例中，串列—並列轉換器40〇具有兩級結構一級的1 :2串列-並列轉換部分401或401A以及第一與第二串列-並列轉換部分411與412的第二級所組成。然 ^ 一或更多級的結構可能被串列-並列轉換器400所採，三藉由連接複數個串列-並列轉換部分成多級結構，其母個結構皆具有複數個串列_並列轉換比率，能夠達到勢的效應：設計工作負荷能夠進一步減少而且即使當 P刀串歹〗並列轉換器採用相對低速的電路操作時高速的知作也能夠達成。 3.第三實施例 3. 1)電路概略參考第1 3圖，根據本發明第三實施例的並列_串列轉換器500包括並列-串列轉換部分501與除頻部分5〇2。關於除頻部分502，可能使用了第—實施例巾在第2或第3圖所 =的除頻部分3 02或30 2A。輪入時脈5〇3同時提供給除頻部刀502與並列-串列轉換部分5〇1兩者。當對應到第工圖之重 =訊號347的重設訊號504從「）」改變成「〇」時，除頻部 = 502開始對輪入時脈5〇3除頻（見第4(b)圖、第圖與 6(b)圖之輸入時脈328)，因此輸出一除頻後時脈5〇5(對 .、、到第一實施例中第4(d)圖、第5(d)圖與第6(d)圖之輸出

1335148 五、發明說明（23) 時脈337)。除頻後時脈505接著提供給並列_串列轉換 5〇1_。並列-串列轉換部分501根據寫入時脈517接收輸1 = 列貝料511-516且轉換它們輸出為輪出資料518的串列資，料。 3. 2 )例子根據第1 4圖，並列-串列轉換部分5 〇 i的一個例子包 =:彈性儲存（ES)電路521 ;時序重建電路522，用來改資料的時脈，·時序脈波產生器523 ;以及6:1並列_串列換電路524。本例這樣的基本電路結構已經揭露於日本利公開號8-651 73於先前揭露技術中描述。彈性儲存（ES)電路521根據寫入時脈517寫入6位元輸 ^並列資料51卜516且根據由除頻部分5〇2所提供做為讀取時脈的除頻後時脈5 05來讀出並列資料51卜516。被讀出的並列責料受支配於由使用除頻後時脈5〇5之時序重建電路 522所做的時序重建而且時序重建並列資料輸出給6:1並列 -串列轉換電路524。_序脈波產生器523使用輸入時脈⑽ ”讀取505來產生並列-串列轉換時序脈波。6 :丨並列—串列 f換電路524使用並列-串列轉換時序脈波與輸入時脈5〇3 來轉換時序重建後的並列資料成串列資 8。 3. 3)並列-串列轉換第15-17圖表示並列-串列轉換器5〇〇根據第14圖所示例子的並列-串列轉換操作。第15圖表示6:1並列_串換在除頻部分502的除頻比率設定為6的例子。第16圖表示 5 ·· 1並列-串列轉換在除頻部分5〇2的除頻比率設定為5的例 1335148 五、發明說明（24) 子。第17圖表示4:1並列—串列轉換在除頻部分5〇比率設定為4的例子。于、頻假設如第15(C)圖、第16(c)圖、第17(c)圖所示之頻後時脈505具有分別與第4((〇圖、第5(〇圖、第6(d)圖所示之輸出時脈337相同的時序。接下來，將描述如圖所示之並列-串列轉換器500的所有操作。參考第15圖，在執行6:1並列_串列轉換的例子中，輸入資料511-516(第15(d)-(i)圖）被安排在除頻後時脈 505(第15(c)圖）的上升邊緣’而之後輸入資料5u_5i6循序從對應到除頻後時脈5〇5已與輸入時脈5〇3同步後的下一個輸入時脈5 〇 3之上升邊緣的時間點t丨i轉換成串列資料。在第15圖中，假設輸入資料511、512、513、5l4、515和 516分別是「f」「e」、「d」、「c」、「b」和「a」。它們從時間點til轉換成依序包含厂 a」「b 厂

c J 「d」、「e」與「f」資料單元的串列資料。參考第1 6圖，在執行5 : 1並列-串列轉換的例子中入資料5U-515C第16(d)-(h)圖）被安排在除頻後時脈 5〇5(第16(c)圖）的上升邊緣，而之後輸入資料51卜515循序從對應到除頻後時脈50 5已與輸入時脈503同步後的下· 個輸入時脈50 3 (第16(a)圖）之上升邊緣的時間12轉換成串列資料。在第16圖中，假設輸入資513、514和515分別是「『」、「6」、「(1」「b」。它們從時間點t丨2轉換成依序包含「b 「d」、「e」與「f」資料單元的串列資料。輸 2166-6318-PF(N2);Ahddub.ptd 第29頁 1335148 五'發明說明（25) 參考第1 7圖，在執行4 : 1並列-串列轉換的例子中，輸入資料511-514(第17(d)-(g)圖）被安排在除頻後時脈 505(第17(c)圖）的上升邊緣’而之後輪入資料511_514循序從對應到除頻後時脈5 0 5持續保持在高位準與輸入時脈 5 0 3同步之下的時間點tl3轉換成串列資料。在第17圖中，假設輸入資料511、512、513和514分別是「f」、「e」、「d」和「c」。它們從時間點tl3轉換成依序包含「c」」、「d」、「e」與「f」資料單元的串列資料。如上所述，根據第三實施例，具有能夠根據除頻比率設定訊號50 6而改變除頻比率的除頻部分5〇2被並列_串列轉換器所採用。因此，只要設計單一個並列_串列轉換器，它可操作於許多並列資料位元數目不同的情況。因此，不需，因並列資料位元數目不同而設計不同的並列_ 串列轉換器，如此大大地降低設計工作負荷。，且，根據第三實施例之並列_串列轉換器5 〇〇具有一個簡單的結構能夠只需輸入時脈5〇3以及除頻後時脈5〇5即 I操作H並列—串列轉換器5〇〇能夠容易地設計出 4.第四實施例 4. 1)電路概略參考第1 8圖，根據本發明第四實施換器600包括：第一盥筐_ * s丨由以& J甲〜将弟”第—並列-串列轉換部分601與602 ; 2:1並列-串列轉換部分6〇3 ;以及除頻部分6〇5。第一並列-串列轉換部分6〇1接收輸入並列資料 ifii 第30頁 2166-6318-PF(N2) ;Ahddub.ptd 1335148 五、發明說明（26) 611-616，轉換它們成笛_ 士資料617給2:1 m串％ m^資料617，並提供第一串列 „ , 幻中列轉換部分6 03 ^同樣地，第-筇别 -串列轉換部細2接收輪入並川，第-並列 2:::，7’並提供第二串列資料627 =二 =J 2換4刀603。2:1並列一串列轉換部分6〇 =二串列資料6Π與627做為2位元並列資料’轉換它第們成、串列資料’並輸出所得之串列資料做為輸出資料63ι。Η 並歹J1-串列轉換部分603也接收輸入時脈632並提供時脈633 給第一與第二並列-串列轉換部分6〇1與6〇2以及除頻部分 605。除頻部分605被重設訊號634所重設，而且以由除頻比率設定訊號635所設定之除頻比率對時脈633除頻為了是要輸出除頻後時脈6 04。除頻部分6 05提供除頻後時脈6〇4 給第一與第二並列-串列轉換部分6 〇 1與6 〇 2。每個第一與第二並列_串列轉換部分6〇1與6〇2可能使用跟如第14圖所示第三實施例的並列-串列轉換部分5〇1的電路一樣的結構。而且，關於除頻部分6〇5，可能採用跟如第2或3圖所示第一實施例的除頻部分3〇2或3〇2Α相同的的電路。因此，第一與第二並列-串列轉換部分6〇1與6〇2 以及除頻部分6 05的詳細電路結構並沒有在第18圖中表示而且其中的描述也被省略。 4. 2)第一例如第19圖所示’2:1並列-串列轉換部分6〇3包括：第一雙穩態觸發電路641，用來在其資料輸入終端d接收第一串列資料617 ;第二雙穩態觸發電路642，用來在其資料輸

2166-6318-PF(N2);Ahddub.ptd 第 31 頁 1335148 五、發明說明（27) 入終端D接收第二串列資料627 ;第三雙穩態觸發電路 643 ’其資料輸入終端!）連接到第一雙穩態觸發電路641的輸出終端Q ;選擇器644，其標示為「1」的第一輸入終端連接到第二雙穩態觸發電路643的輸出終端Q，而其標不為「0」的第二輸入終端連接到第二雙穩態觸發電路642的輸出終端Q ; 反向器646對輸入時脈632的邏輯反向並提供反向後的輸入時脈645給第三雙穩態觸發電路643的時脈輸入終端C ;以及延遲電路647 ’用來接收輸入時脈632並對其延遲一先決時間成輸出時脈63 3。輸入時脈632也提供給選擇器644之一選擇終端以及第一與第二雙穩態觸發電路641與642之時脈輸入終端C。選擇器644根據輸入時脈632的狀態來選擇第三雙穩態觸發電路643輸出資料648與第二雙穩態觸發電路642輸出資料649 兩者之一’以輸出如輸出資料631之選擇後資料。如第20圖所示’選擇器644包括：第一 AND (及）電路 651 ’用來得到輸入時脈632與資料648的ANI)結果；第二 AND電路654 ’用來得到資料649與反向後時脈653的AND結果’其中反向後時脈6 53是由反向器652對輸入時脈6 32反向後的結果；以及一0R(或）電路655，用來得到第一與第二AND電路6 51與654輸出的〇R結果。〇R電路6 55輸出輸出資料 631。參考第21圖，（a)表示輸入給選擇器644的資料648(第 20圖）’而（b)表示另一個輸入給它（選擇器644)的資料

2166-6318-PF(N2) ;Ahddub.ptd 第32頁 1335148 五、發明說明（28) 649。如第21(c)圖所示’當輸入時脈632是「1」時，資料 648被選擇且輸出為輸出資料631。當輸入時脈632是「〇」時，另一個資料649被選擇且輸出為輪出資料631。 4. 3 )第二例第22圖表不選擇器能夠操作如第21圖之方式的另一個例子°與之前參考第2〇圖描述相同的邏輯閘與訊號被表示為相同的參考數字，而當中的描述被省略掉。如第22圖所示之選擇器644A，在第2〇圖_選擇器644 之第一與第二AND電路6 51與654被第一與第二NAND(反及）電路6 61與662取代。在第2〇圖中0R電路655也被第三NAND 電路663取代。資料648與649其中之一被選擇且從第三 NAND電路663輸出為輸出資料631。既然如第18圖所示第四實施例之並列-_列轉換器6〇〇以上所述來設定’每個第—與第二並列-串列轉換部分6〇1 與6 0 2分別對應轉換輸入並列資料6 u _ 6丨6與6 2丨_ 6 2 6之一成串列資料6 17或627。接著，2: j並列_串列轉換部分6〇3 接收串列資料6 1 7與627做為並列資料並將其轉換成串列輸出資料631。意即，並列資料以兩級結構被轉換成串列資料。因此，在第一級的每個第一與第二並列_串列轉換部分601與602可以用一操作於相對低速的電路所形成。而且，在第二級的2 : 1並列-串列轉換部分6〇3可以用一簡單電路所形成。因此，2 : 1並列_串列轉換部分6〇3於高速操作是很容易的。 ” 第23圖表示能夠使用於第四實施例並列-串列轉換器

2166-6318-PF(N2);Ahddub.ptd 第33頁 1335148 五、發明說明（29) 之2 : 1並列-串列轉換部分的另一個例子。與之前參考第1 9 圖摇述相同的邏輯組成與訊號被表示為相同的參考數字，而當中的描述被省略掉。在第23圖所示之2 : 1並列-串列轉換部分6〇3A中選擇器671根據由1/2除頻器674所得到的除頻時脈633A選擇兩個出現在第一與第二雙穩態觸發電路641與642之輸出終端 D之輸出資料當中的一個。選擇後的輸出資料672輸出給第三雙穩態觸發電路673的資料輸入終端d。輸入時脈632提供給第三雙穩態觸發電路673的時脈輸入終端c，也提供給 1/2除頻器674，也就是輸入時脈632被除以2的地方《除頻後時脈633A提供給選擇器671的選擇終端以及第一與第二雙穩態觸發電路641與642的時脈輸入終端c。在第1 9圖所不之2 : 1並列-串列轉換部分6〇3中，當輸入時脈632是「1」時，通過第一與第三雙穩態觸發電路 641與643藉由改變資料617時序所得到的資料648被選擇且輸出，而當輸入時脈632是「〇」時，通過第二雙穩態觸發電路642藉由改變資料627時序所得到的資料649被選擇且輸出。輸入時脈632的頻率為輸出資料631的一半。另一方面，在第2 3圖所示之2 : 2並列-串列轉換部分 603A中，貝料617與627的時序平行跟著時脈633A改變，時脈633A是由輸入時脈632除以二所得到，然後使用這個時脈633A的選擇結果輸出做為輸出資料631在其時序使用輸入時脈632做了時序重建之後。據此，輸入時脈的頻率與輸出資料631相同。

2166-6318-PF(N2) ;Ahddub.ptd 第34頁 1335148 五、發明說明（30) 如上所述，根據第四實施例之並列-串列轉換器6 〇〇具有一個結構’即第一與第二並列—串列轉換部分6 〇 1與6 〇 2 的輸出資料具有輸出資料631 —半速率的速率。意即，只有2 : 1並列-串列轉換部分6〇3具有一個簡單的結構就能夠處理高速輸出資料631。因此，能達到整個並列-串列轉換器600可操作於高速的優勢效應。在第1 8圖所示之第四實施例中，2 :丨並列-串列轉換部分603使用於最終級以產生串列輸出資料63ι。一個修改過的實施例可藉由採用一個具有轉換率n :工而非2 : 1轉換率之並列_串列轉換器所提供。在此修改過的例子中，一個多相輸入時脈，而非在第19圖中所示之輸入時脈6 32，可能被使用來選擇資料以輸出串列輸出資料 631。而且，η: 1並列-串列轉換器可能根據輸入自外部的選擇控制於複數個轉換率當中選擇的一個轉換率中執列-串列轉換^ ' 在第四實施例中’並列-串列轉換器6〇〇具有一個兩級結構：包括在第一級的第一與第二串列_並列轉換部分6〇 ^ 與602以一及在第二級的2:1並列_串列轉換部分6〇3所組成。然而:三或更多級的結構可能被並列_串列轉換器6〇〇所採用。藉由連接複數個並列-串列轉換部分於多級結構中，每一個都具有複數個並列-串列轉換比率，能達到設計工作負荷進一步減少且高速操作的優勢效應。如上所述，在以上實施例或修改的實施例中，除頻器對輸入高速時脈除頻以產生單一除頻後時脈❶根據本發

1335148 圊式簡單說明 __ 第1圖為根據本發明第_實施例之串列、方塊圖；卜並列轉換器的第2A圖至第2B圖為表示如第i圖所示個例子的電路圖；除頻部分的一第3A圖至第3B圖為如第1圖所示之除例子的電路圖；，4分的另一個第4(a)圖至第4(p)圖為表示根據第—

並列轉換器的1 : 6串列-並列轉換之時序圖.例之串歹J 第5(a)圖至第5(p)圖為表示根據第一並列轉換器的1 : 5串列-並列轉換之時序圖，·幻之串歹】第6(a)圖至第6(p)圖為表示根據第一實並列轉換器的1: 4串列-並列轉換之時序圖；第7圖為表示根據本發明一個修改第— 並列轉換器的之方塊圖；施例之串列一

第8圖為表示如第7圖所示之同步形忐仏 A 之電路圖； < u 7俗式檢硎部分的結構第9(a)圖至第9(p)圖為表示根據修改第一施例之串列-並列轉換器的1:5串列-並列轉換之時序圖；第1 0圖為表示根據本發明第二實施例之列轉換器的概要圖；甲j 第11圖為表示在第二實施例中丨：2串列_並列轉換部分的一個例子之電路圖；第12圖為表示在第二實施例中1:2串列_並部分的另一個例子之電路圖；

2166-6318-PF(N2);Ahddub.ptd 第37頁 *— I .. 1335148 圖式簡單說明第13圖為表示根據本發明第三實換器的概要圖；貫施例之並列-串列轉第1 4圖為表示在第三實施例中並別示範電路結構之方塊圖；並列—串列轉換部分的施例之並列杳第15(a)圖至第I5(j)圖為表示根據第= -串列轉換器的6 :1並列-串列轉換之時序圖^ 實施例之並列實施例之並列第16(a)圖至第I6(j)圖為表示根據第= -串列轉換器的5 :1並列-串列轉換之時序圖一第17(a)圖至第i7(j)圖為表示根據第= -串列轉換器的4 :1並列-串列轉換之時序圖~ 第18圖為表示根據本發明第四實施換器的概要圖；甲夕j轉技列第二圖丄表示在第四實施例之並列~串列轉換器中2:1 並列-串列轉換部分的一個例子之電路圖；第2 .0圖為表示如第19圖所示選擇器的示範電路結構之第21(a)圖至第2i(d)圖為表示如第2〇圖所示之的選擇操作之時序圖；伴盗第22圖為表示如第2〇圖所示之選擇器的另一個例子電路圖；以及第2 3圖為表示在第四實施例之並列-串列轉換器中2 : 1 並列-串列轉換部分的另一個例子之電路圖。【符號說明】

2l66-6318-PF(N2);Ahddub.ptd 第38頁

1335148 3 Ο 3〜同步形式檢測部分； 312、522〜時序重建電路； 329八~第一設定位元； 329C〜第三設定位元； 365〜第二反向器； 367、368〜NOR(反或）電路 374、374A〜OR(或）電路； 381〜同步形式設定訊號； 393〜第三EX-N0R電路； 402〜第一串列輸出資料； 403〜第二串列輸出資料； 404〜第一級輸出時脈； 444〜反向器； 505、604〜除頻後時脈； 521〜彈性儲存（ES)電路； 617〜第一串列資料； 644、644A、67卜選擇器； 646、652〜反向器； 6 5 3〜反向後時脈； 3 1卜資料轉移電略； 3 2 7〜串列輸入資料； 329B〜第二設定位元 364〜第一反向器； 366〜第三反向器； 373〜第三AND電路； 375-第四反向器； 3 92〜第二EX-N0R電略 394〜第四EX-N0R電路 3 95〜第五EX-N0R電路 3 96〜AND電路； 445、647〜延遲電路； 455~除頻器； 5 1 7〜寫入時脈； 523〜時序脈波產生器 6 2 7〜第二串列資料； 6 33、633A〜輸出時脈 6 3卜輸出資料； 6 55〜OR電路； 66卜第一 NAND(反及）電路；6 62〜第二NAND電路； 672〜選擇後的輸出資料；6 63〜第三1^1^電路； 337、337A、414〜輸出時脈；674〜1/2除頻器； 500、600~並列-串列轉換器； 5 2 4〜6 : 1並列-串列轉換電路；

1335148 圖式簡單說明 411〜第一串列-並列轉換部分； 4 1 2〜第二串列-並列轉換部分； 6 0 1 ~第一並列-串列轉換部分； 6 0 2〜第二並列-串列轉換部分； 5 0 1、6 0 3〜並列-串列轉換部分； 372、372A、654〜第二 AND 電路； 325、335~第五雙穩態觸發電路； 3 26、336〜第六雙穩態觸發電路； 328、 503、632、645〜輸入時脈； 391〜第一EX-NOR(互斥反或）電路； 300、 300A、400~串列-並列轉換器· 371、371A、65卜第一AND(及）電路； 6 0 3、6 0 3 A ~ 2 : 1並列-串列轉換部分； 301、 401、401A~串列-並列轉換部分； 324、334、454〜第四雙穩態觸發電路； 302、 302A、413、502、605〜除頻部分； 347、347A、415、504、634〜重設訊號； 329、 416、506、635~除頻比率設定訊號； 341、342、343、344、345、346、648、649〜資料； 321、 331、361、441、451、641~ 第一雙穩態觸發電路； 322、 332、362、442、452、642〜第二雙穩態觸發電路； 323、 333、363、443、453、643、673〜第三雙穩態觸

2166-6318-PF(N2);Ahddub.ptd 第40頁 1335148 圖式簡單說明發電路； 381A、381B、381C、381D、381E〜同步形式設定訊號 3 81的組成位元； 511 > 512 ' 513 '514 '515 '516 '611 > 612 '613 、 614 '615 ' 616 ' 621 '622 '623 '624 '625 '626〜輸入並列資料： 351 、 352 、 353 、 354 、 355 、 356 、 421 、422 '423 、 424、425 ' 426 ' 431、432 ' 433 ' 434 ' 435、436 '518、 6 3卜輸出資料。

2166-6318-PF(N2);Ahddub.ptd 第41頁

Claims

# Μ二種串列到並列轉換器， U出資料，其中該串列韓巴括：為步用來轉換串列輸入資料成入資料與一輸入時脈同頻比率以產：s J J 3該輪入時脈除以-可變除 — 工早除頻後時脈； —串歹j到並列轉換部分，用來轉次斜成為η位元並列資料，i k串列輸入貝； -個大於1的整數；’、卜據遠可變除頻比率所決定的個大於1的整數从士一同步部* ’用來將該0位元並列警％1 ,-除頻後時，得同步以輸出該並列輸出資:“斗以與該〆頻形式檢測器，用來檢測來自部份之該讀以列“ f料並/VV :現錢決位元形式時，該先決形式檢測器y生一重設訊頻器被重設以開始其該先決位元形式的該其中當該重設訊號產生時’該除除頻操作，使得該同步部分輸出包含並列輸出資料。 2.如申请專利範圍第1項所述之串列到並列轉換器，其中該串列到並列轉換部分係一資料轉移電路用來根據該輸入時脈轉移該串列輸入資料以儲存η位元串列輸入資料’並用來並列輸出該η位元串列輸入資料到該同步部分0 3. —種串列到並列轉換器，用來轉換串列輸入資料成為並列輸出資料’其中該串列輪入資料與一輸入時脈同

2166-6318-PF2(N2).ptc 第42頁 1335148

修正毳 μ #第一級串列到並列轉換部分，用來轉換該串列輸入料成為與產生自該輸入時脈的第一級時脈同步的ν位列貧料，其中Ν是一個大於i的整數一除頻器，用來在頻率上對該第一級時脈除以一可除頻比率以產生一單一除頻後時脈；

一、N個—第二級串列到並列轉換部分，每個部分接收該n位 7C並列貧料的N個位元序列，其中每個該等?^個第二級串列到並列轉換部分轉換一對應的位元序列成為M位元並列資料，其中Μ是根據該可變除頻比率所決定的一個大於丨的软其中每個該等Ν個第二級串列到並列轉換部分包括一同步部分，用來將該Μ位元並列資料與該單一除頻後時脈取=步’藉以輸出Ν X Μ位元同步後並列資料做為該據列輸出資料；以及开> 式檢測器’用來檢測來自儲存在第—級串列到列轉換部份之該Ν位元串列輸入資料的一先決位元形 J中當發現該先決位元形式時，該先決形式產' 重設訊號，』兑座王該除頻器被重設以開始其包含該先決位元形式的該

其中當該重設訊號產生時，除頻操作，使得該同步部分輸出並列輸出資料。 4·如申請專利範圍第3項所述之串列到並列，其t該第一級串列到並列轉換部分是—個i : 2串列到…並列

2166-6318-PF2(N2).ptc 第43頁 1335148 _案號_ 六、申請專利範圍轉換部分，根將該串列輪入是藉由延遲該 5. 如申請其中該第一級轉換部分，包時脈除以2以i 轉換部分根據料分成兩個位 6. 如申請其中N等於或^ 來將該串列輪 7. —種串為並列輸出資步，包括：一第一串料成為與產生並列資料，其複數個串中，其中包括包括在前一級資料的一個對列資料以輸出之不同的一個

93111994 據該輸入時脈的上升與下降邊緣兩者的時序育料分成兩個位元序列’其中該第一級時脈輪入時脈一先決時間所產生。專利範圍第3項所述之串列到並列轉換器，串列到並列轉換部分·是一個1 : 2串列到並列括一個1/2除頻器，用來在頻率上對該輸入 L生該第一級時脈’其中該1 : 2串列到並列該輸入時脈與該第一級時脈將該串列輸入資元序列。專利範圍第3項所述之串列到並列轉換器，、於3 ’其中該輸入時脈是一個多相時脈，用入資料分成N個位元序列。列到並列轉換器，用來轉換串列輸入資料成料’其中該串列輸入資料與一輸入時脈同列到並列轉換部分，用來轉換該串列輪入資自該輸入時脈的一個第一時脈同步的N位元、中N是一個大於1的整數；以及列，並列轉換部分，安排在一多級樹狀結構在每一級的每個串列到並列轉換部分接收由4 之前一個串列到並列轉換部分所產生之並列應位元序列’並轉換該對應位元序列成為並該並列資料之每個位元序列給包括在後續級谈續串列到並列轉換部分’如此複數個最終

曰一修正 --1S_93111994 年六、申請專利範圍級争：到並列轉換部分輸出該並 f中每-級包括：輪出身料；一除頻器，用來在頻率上可變的除頻比率以產生__個目“ 、^之第一時脈除以一複，串列到並列轉換部分，2二時=及 _ 貝料轉移器，用來轉移該串列| A二二匕^ . :並列資料，其中η是根據該】輪入育料以產生η位大於1的整數；以及及陈頻比率所決定的一個 -時：ΞΓ二2將該η位元並列資料與該目前級第列資料的每個位元序列輸出給包其中該目前級並列到並列轉換部分。、，匕括在後續級的一個對應串為串8列輪轉ί器’用來轉換並列輸入資料成同步，：：“，其中該串列輸出資料與-輸入同步時脈變的以Π在？率：對該輸八同步時脈除以-可一、 t以產生一早一除頻後時脈； - Ϊ:: Ϊ料儲存器，用來儲存該並列輪入資料；並列資料儲：：：：益，用來根據該單一除頻後時脈從該除頻比率所：=取:位,並列資料’其中η是根據該可變一、作决疋的一個大於1的整數；以及並歹j到串列轉換部分，用來根據該換該讀元並列輸入資料成為該輸出串列資料。步％脈轉 .—種並列到串列轉換器，用來轉換並列輸入資科成画 2166-63J8-PF2(N2).ptc 第45頁丄JJ：)丄4δ

為串列輪出資料同步，包括： /、中該串列輸出資料與一輸入同步時脈设數個第一並列刭並列輪入資料的不同群部分’每-部分皆轉換該以及鮮的並列位元以產生一位元序列；換每個接收自二=:\轉換部分，用來根據該同步時脈，

其中時脈輸出該串列輸出資料； —並列資料儲ί:並列到串列轉換部分皆包括：群組並列位元；，用來儲存該並列輸入資料的對』並列資料讀取„„ 並列資料儲存器讀态，用來根據該單一除頻後時脈從該除頻比率所決定^ 11位元並列資料，其中η是根據該可變

一並列到串列轉：大於1的整數；以及 η位元並列輸入得換部分’用來根據該同步時脈轉換該 10.如申請專抖^為該位元序列。其中該第二並列利乾圍第9項所述之並列到串列轉換器，換部分，根據該列轉換部分是一個2 : 1並列到串列轉序轉換接收自^彳^入同步時脈的上升與下降邊緣兩者的時列以輪出該串列輪第=並列到串列轉換部分的兩個位元序 1出資料’其中該同步時脈是藉由延遲該

2166-6318-PF2(N2).ptc 第46頁山 5148 η 修正輸入同步時脈一先決時間所產生。 11.如申請專利範園第9項所述之並列到串列轉換器，其中該第二並列到串列轉換部分是一個2 :丨並列到串列轉換部分’包括一 1/2除頻器，用來在頻率上對該輸入同步時，除以2以產生該同步時脈，其中該2 :丨並列到串列轉換部分根據該輸入同步時脈與該同步時脈組合接收自兩個第一並列到串列轉換部分的兩個第一位元序列以輸出該串列輸出資料。

1 2.如申請專利範圍第9 其中該輸入同步時脈是—多該等複數個第一並列到串列出該串列輸出資料。項所述之並列到串列轉換器，相時脈，用來組合每個接收自轉換部分的該等位元序列以輸杰良1f^種亚列到串列轉換器’用來轉換並列輸入資料成為串列輸出資料，且+ ^ Λ ^ 脈同步，包括：其中該串列輸出資料與一輸入同步Β 數個沐列 ^ Xfr a.

中，使得包括在換部分，安排在-多級樹狀結對應前-級並列；：、=:，並列到串列轉換部分接收等前位元序列成為一 j f P分的前位元序列，並轉換的對應”到串列轉換;m及並輸出給包括在後續收自部分(6°3) ’用來轉換每個1 該串列輸出資料；串列轉換部分的位元序列以輸其中每一級皆包括：

2166-6318-PF2(N2).ptc

修正六'申請專利^^ 一除頻器，用步以一可變的除頻比率在f率上對—後續級讀取同步時脈除該後續級同步時以產生—目前級讀取同步時脈，其中脈；以及、疋在後續級所產生的一個讀取同步時複數個並尹丨丨+ -並列資料二列轉換部分，每個部分皆包括：列到串列轉換邻丄子态，用來儲存來自該等對應前一級並一並列次二t的前位元序列；從該並列資二2 益，用來根據該目前級讀取同步時脈 ’堵存器讀取Π位元並列資料，其中Π是根據該 :項比率所決定的一個大於1的整數；以及士 —並列到串列轉換部分，用來根據該後續級讀取同步 %脈轉換該n位元並列資料成為該位元序列。 4 ·如申睛專利範圍第1 述之串列、，其中$串列到並列轉換部分形成4差動電：列轉換器，其令’申請專利範圍第8項所述之並列到串列轉換卷，其令該亚列到串列轉換部分形成〆個差動電路。、"

2166-6318-PF2(N2).ptc 第48貰