CN110111719B - 一种串行数据传输电路 - Google Patents

Abstract

本申请公开了一种串行数据传输电路，所述电路包括：依次级联的多个移位寄存器，多个像素数据接口；其中，所述移位寄存器与所述像素数据接口的连接次序不同于所述像素数据接口的物理顺序。应用本申请提供的一种串行数据传输电路可以解决现有技术中串行数据传输电路由于传输延迟引起的显示装置显示不均的问题，从而提高显示品质。

Description

一种串行数据传输电路

技术领域

本申请涉及电子电路技术领域，尤其涉及一种串行数据传输电路。

背景技术

目前，穿戴式产品日益流行，对于分辨率不高的产品，为提高和系统的兼容性，一般采用串行数据传输电路。将串行数据传输电路制作于显示面板上，可节省IC成本，提高系统兼容性，减小边框，所以，目前被广泛采用。而现有技术中，串行数据传输电路传输数据的方式为在SCLK控制下，移位寄存器从左至右依次接收数据，控制锁存器中锁存的数据从左至右依次写入显示面板的像素所对应的子像素中，其中，显示面板上的像素按列排布，写入数据的顺序是从左到右依次写入每列像素，左侧第一列数据最先写入，右侧最后一列数据最后写入，由于RC存在延迟，最后几列像素可能存在充电不足，而不能显示目标灰阶。对整个显示面板而言，显示面板一侧充电充足，另一侧充电不足，从而导致显示面板两侧显示不均。

发明内容

本申请实施例提供了一种串行数据传输电路，用于解决现有技术中数据传输电路由于传输延迟引起的显示装置显示不均的问题。

第一方面，提供一种串行数据传输电路，包括：

依次级联的多个移位寄存器，多个像素数据接口；

其中，所述移位寄存器与所述像素数据接口的连接次序不同于所述像素数据接口的物理顺序。通过本申请提供的数据传输电路可以解决现有技术中数据传输电路由于传输延迟引起的显示装置显示不均的问题，通过改变数据所述移位寄存器与所述像素数据接口的连接关系来改变数据传输数据写入像素的顺序，分散所有列像素延迟后，使显示面板左右两侧延迟相当，从而提高显示品质。

可选的，所述移位寄存器与所述像素数据接口的连接次序为：所述移位寄存器存在M个，序号为1至M，所述移位寄存器分为连续的N组，每组包括连续的M/N个移位寄存器；

所述像素数据接口存在M个，序号为1至M，所述像素数据接口分为N组，每组包括序号间隔N-1的M/N个数据接口，每组数据接口最后一个数据接口与下一组数据接口的首个数据接口序号连续；

所述移位寄存器与所述像素数据接口以相同组为单位一一对应连接。

通过此连接方式平均了所有列像素延迟后，延迟效果居中，使显示面板左右两侧延迟相当，从而提高显示品质。

可选的，所述移位寄存器与所述像素数据接口的连接次序为：

第一个所述移位寄存器与物理顺序连接的所述像素数据接口中位于中心位置的像素数据接口连接；

所述移位寄存器以所述第一个移位寄存器为起始，顺序与中心位置的像素数据接口两边的像素数据接口连接，连接顺序为与距离中心位置先近后远的像素数据口接依次连接。

通过此连接方式将延迟小的数据与显示面板中间的像素数据接口连接，使显示效果好的数据显示在显示面板中间位置，延迟较大的数据依次显示在显示面板两侧位置，即提高显示效果及用户使用的用户体验。

可选的，所述移位寄存器分为2组，每组包括连续的M/2个移位寄存器；

所述像素数据接口分为2组，每组包括序号间隔1的M/2个数据接口，每组数据接口末尾的数据接口与下一组数据接口的首个数据接口序号连续；

第一组移位寄存器与第一组数据接口依次对应连接，第二组移位寄存器与第二组数据接口依次对应连接。

可选的，所述电路还包括：M个第一锁存器；各所述第一锁存器连接于所述移位寄存器与所述像素数据接口之间，用于锁存和转发数据。

在所述移位寄存器与所述像素数据接口之间连接锁存器可使移位寄存器传输的数据首先锁存于所述锁存器中，再由所述锁存器写入所述像素中，从而确保通过所述像素数据接口写入每列像素的数据传输是连续的，即保证数据传输的连续性。

可选的，所述移位寄存器与所述像素数据接口均以序号从小到大的顺序依次排列。

可选的，所述电路还包括：数据转换模块，所述数据转换模块与所述移位寄存器连接，用于将传输的串行数据转换为并行数据并传输至所述移位寄存器。

可选的，所述电路还包括：显示模式控制模块，所述显示控制模块与所述数据转换模块连接，用于通过接收数据转换模块发送的不同数据来改变显示模式。

可选的，所述电路还包括：第二锁存器，所述第二锁存器与所述数据转换模块连接，用于将所述数据转换模块传输的数据进行锁存和转发。

可选的，所述电路还包括：行数据线控制模块，所述行数据线控制模块与所述第二锁存器连接，用于接收所述第二锁存器传输的数据，控制行数据线的打开与关闭。

第二方面，提供一种显示装置，所述装置包括：如所述第一方面任一项所述的串行数据传输电路，以及显示面板；其中，所述显示面板包括数据线，所述数据线与像素数据接口一一对应连接。

第三方面，提供一种串行数据传输电路的驱动方法，所述方法包括：接收时钟信号，驱动所述串行数据传输电路进行数据传输。

附图说明

图1为申请实施例所提供的一种包括分为3组的12个移位寄存器的新型串行数据传输电路示意图；

图2为申请实施例所提供的一种包括分为2组的12个移位寄存器的新型串行数据传输电路示意图；

图3为申请实施例所提供的一种包括11个移位寄存器的新型串行数据传输电路示意图；

图4为申请实施例所提供的一种包括锁存器的新型串行数据传输电路示意图；

图5为申请实施例所提供的一种信号接收时序图；

图6为申请实施例所提供的一种显示装置示意图。

具体实施方式

鉴于现有技术中串行数据传输电路由于传输延迟引起的显示装置显示不均的问题。本申请实施例提供以下解决方案：

具体的，提供一种新型串行数据传输电路，包括：

依次级联的多个移位寄存器，多个像素数据接口；

其中，所述移位寄存器与所述像素数据接口的连接次序不同于所述像素数据接口的物理顺序。

通过本申请提供的数据传输电路可以解决现有技术中数据传输电路由于传输延迟引起的显示装置显示不均的问题，通过改变数据所述移位寄存器与所述像素数据接口的连接关系来改变数据传输数据写入像素的顺序，分散所有列像素延迟后，使显示面板左右两侧延迟相当，从而提高显示品质。

首先，需要说明的是，在所述串行数据传输电路中，所述移位寄存器与所述像素数据接口均以序号从小到大的顺序依次排列。

移位寄存器的排列顺序为按照序号从小到大依次排列，数据传输的顺序也是按照移位寄存器的排列顺序依次传输，当第一个移位寄存器接收数据将内存占满后，开始自动向下一移位寄存器传输数据，即按照移位寄存器排列顺序接收数据。

像素数据接口与以列为单位排列的像素一一对应，像素数据接口与对应像素按照序号从小到大的顺序依次排列。

基于上述移位寄存器与像素数据接口的排列顺序，本申请实施例中所述移位寄存器与所述像素数据接口的连接次序可以是：当移位寄存器存在M个，序号为1至M，移位寄存器分为连续的N组，每组包括连续的M/N个移位寄存器；像素数据接口也存在M个，序号为1至M，像素数据接口分为N组，每组包括序号间隔N-1的M/N个数据接口，每组数据接口最后一个数据接口与下一组数据接口的首个数据接口序号连续；最后移位寄存器与像素数据接口以相同组为单位一一对应连接。

本申请实施例提供一种新型数据传输电路中移位寄存器与像素数据接口的连接方式如下：

首先，将移位寄存器进行分组，移位寄存器存在M个，序号为1至M，移位寄存器分为连续的N组，每组包括连续的M/N个移位寄存器；例如，如附图1所示，如果数据传输电路包括12个移位寄存器，他们的序号为1至12，若将12个移位寄存器分为3组，每组包括连续的4个移位寄存器，第一组为第一行移位寄存器，包括序号为1、2、3、4的四个移位寄存器，第二组为第二行移位寄存器，包括序号为5、6、7、8、的四个移位寄存器，第三组为第三行移位寄存器，包括序号为9、10、11、12的四个移位寄存器。

其次，对像素数据接口进行分组，像素数据接口存在M个，序号为1至M，像素数据接口分为N组，每组包括序号间隔N-1的M/N个数据接口，每组数据接口最后一个数据接口与下一组数据接口的首个数据接口序号连续；当像素数据接口也存在12个时，像素数据接口的序号为1至12，若将12个移位寄存器分为3组，每组包括序号间隔2的4个像素数据接口，第一组包括序号为1、4、7、10的四个像素数据接口，第一组包括序号为11、8、5、2、的四个像素数据接口，第一组包括序号为3、6、9、12的四个像素数据接口。第一组数据接口最后一个数据接口序号10与第二组数据接口的首个数据接口序号11连续，第二组数据接口最后一个数据接口序号2与第三组数据接口的首个数据接口序号3连续。

将移位寄存器与像素数据接口分别分组后，进行对应连接，如附图1所示的连接方法：移位寄存器与像素数据接口以相同组为单位一一对应连接。应用于上述分组连接为，第一组移位寄存器与第一组数据接口对应连接，第二组移位寄存器与第二组数据接口对应连接，第三组移位寄存器与第三组数据接口对应连接，具体对应到第一组的移位寄存器与像素数据接口的连接关系为：序号为1的移位寄存器与序号为1的像素数据接口连接，序号为2的移位寄存器与序号为4的像素数据接口连接，序号为3的移位寄存器与序号为7的像素数据接口连接，序号为4的移位寄存器与序号为10的像素数据接口连接，同理，第二组与第三组移位寄存器与像素数据接口均依据此规则连接。

特别的，当移位寄存器与像素数据接口均有M个，并且移位寄存器与像素数据接口均分为两组时，每组包括连续的M/2个移位寄存器；像素数据接口分为2组，每组包括序号间隔1的M/2个数据接口，即分为奇数组和偶数组，每组数据接口末尾的数据接口与下一组数据接口的首个数据接口序号连续；第一组移位寄存器与奇数组数据接口依次对应连接，第二组移位寄存器与偶数组数据接口依次对应连接。

另外，若移位寄存器与像素数据接口均有12个但只分为两组时，如附图2所示，上方第一行序号为1至6的移位寄存器为第一组，下方第二行移位寄存器序号为7至12的移位寄存器为第二组，像素数据接口分为奇数组和偶数组，奇数组包括列序号为奇数的像素数据接口，即包含序号为1、3、5……9、11的像素数据接口，偶数组包括列序号为偶数的像素数据接口，即包含序号为2、4、6……10、12的像素数据接口，其中，两组移位寄存器与像素数据接口对应连接时，第一组最后一个像素数据接口的序号连续，所以第二组移位寄存器与像素数据接口连接时，像素数据接口倒序排列，即序号为7的移位寄存器与序号为12的数据接口连接，序号为8的移位寄存器与序号为10的数据接口连接，序号为12的移位寄存器与序号为2的数据接口连接，中间序号的移位寄存器与像素数据接口同样按照如附图2所示的上述规律依次连接。

应用上述数据传输电路，通过改变现有电路中移位寄存器与像素数据接口的连接关系，来改变数据传输数据写入像素的顺序，平均所有列像素延迟后，延迟效果居中，使显示面板左右两侧延迟相当，提高显示品质从而解决现有技术中数据传输电路由于传输延迟引起的显示装置显示不均的问题。

本申请实施例还提供一种新型数据传输电路中移位寄存器与像素数据接口的连接方式，连接方式如下：

移位寄存器与像素数据接口的连接次序为：第一个移位寄存器与物理顺序连接的像素数据接口中位于中心位置的像素数据接口连接；移位寄存器以第一个移位寄存器为起始，顺序与中心位置的像素数据接口两边的像素数据接口连接，连接顺序为与距离中心位置先近后远的像素数据口接依次连接。

例如，若移位寄存器与像素数据接口均有11个时，移位寄存器与像素数据接口的序号为1～11，连接关系如附图3所示，第一个移位寄存器1与位于显示面板中心的像素数据接口6连接，接着，连接距离像素数据接口6最近的像素数据接口5和像素数据接口7，在此实施例中先将移位寄存器2与像素数据接口5连接，再将移位寄存器3与像素数据接口7连接，(也可先将移位寄存器2与像素数据接口7连接，再将移位寄存器3与像素数据接口5连接，对于中心像素数据接口两边的像素数据接口连接的先后顺序，本申请不做限制)，基于上述连接规则，移位寄存器4与像素数据接口8连接，移位寄存器5与像素数据接口4连接……移位寄存器10与像素数据接口1连接，移位寄存器11与像素数据接口11连接。

在本申请实施例中对数据传输电路中移位寄存器及像素数据接口的数量不做限制，并且，对移位寄存器及像素数据接口的数量不做限制。

在上述串行数据传输电路的移位寄存器与像素数据接口之间路还包括与移位寄存器数量相等的第一锁存器；如附图3所示，具体的，各第一锁存器连接于移位寄存器与像素数据接口之间，用于锁存和转发数据。

具体的，若移位寄存器与像素数据接口均有44个时，如附图4所示，下方一行序号为1至22的移位寄存器为第一组，第一行移位寄存器上方序号为23至44的移位寄存器为第二组，像素数据接口分为奇数组和偶数组，奇数组包括列序号为奇数的像素数据接口，即包含序号为1、3、5……41、43的像素数据接口，偶数组包括列序号为偶数的像素数据接口，即包含序号为2、4、6……42、44的像素数据接口，其中，两组移位寄存器与像素数据接口对应连接时，第一组最后一个像素数据接口的序号连续，所以第二组移位寄存器与像素数据接口连接时，像素数据接口倒序排列，即序号为23的移位寄存器与序号为44的数据接口连接，序号为24的移位寄存器与序号为42的数据接口连接，序号为44的移位寄存器与序号为2的数据接口连接，中间序号的移位寄存器同按照如附图3所示的上述规律依次连接。

在移位寄存器与像素数据接口之间连接第一锁存器可使移位寄存器传输的数据首先锁存于第一锁存器中，再由第一锁存器写入像素中，连接第一锁存器首先将数据锁存使得通过像素数据接口写入每列像素的数据传输是连续的，即保证数据传输的连续性。

在串行数据传输电路中，除上述移位寄存器与像素数据接口还包括：数据转换模块，数据转换模块与移位寄存器连接，用于将传输的串行数据转换为并行数据并传输至移位寄存器，如附图4所示，数据转化模块接收两个信号，分别是SI数据信号以及SCLK时钟信号，其中，接收的SI数据信号传输相关模拟数据信号，例如，具体可传输0和1相间的模拟信号，来控制数据线的打开与关闭，而SCLK时钟信号控制数据传输的频率。

在串行数据传输电路中还包括有显示模式控制模块，如附图4所示，显示模式控制模块与数据转换模块连接，用于通过接收数据转换模块发送的不同数据来改变显示模式，数据转换模块首先将数据传输至显示模块控制模块，显示模式可以是全彩色模式，也可是黑白模式，本申请实施例对显示模式的种类不做限制。在串行数据传输电路中还包括：第二锁存器，行数据线控制模块，如附图4所示，第二锁存器连接与数据转换模块与行数据线控制模块之间，用于将数据转换模块传输的数据进行锁存并转发至行数据线控制模块，以保证数据传输的连续性，行数据线控制模块接收第二锁存器传输的数据，控制行数据线的打开与关闭。

以下介绍本申请实施例的信号时序图，如附图5所示，第一时序Mode段为显示模式信号接收段，第二时序V-driver段为行控制信号接收段，第三四时序段为像素数据信号接收段。

基于上述串行数据传输电路，本申请实施例还提供了一种显示装置，如附图6所示，显示装置包括：串行数据传输电路，以及显示面板；其中，显示面板包括若干条数据线，若干条数据线与若干个像素数据接口一一对应连接，每列像素对应一像素数据接口，即第一列像素P1～P4对应序号为1的像素数据接口，最后一列像素P173～P176对应序号为44的像素数据接口，其中，显示面板通过数据线，接收移位寄存器传输的不同数据来显示不同画面。

另外，本申请实施例还提供一种驱动串行数据传输电路的方法，具体的，通过接收时钟控制信号，来驱动串行数据传输电路进行数据传输。

当移位寄存器与像素数据接口分为两组时，驱动数据传输电路进行数据传输时，先将数据按数据接口顺序依次传输至第一组各数据接口，第一组数据接口全部接收完数据后，向第二组数据接口传输数据时，按照与数据接口序号排列相反的顺序依次进行传输，直至向所有数据接口都传输完数据。

当移位寄存器与像素数据接口分为三组时，驱动数据传输电路进行数据传输时，先将数据按数据接口顺序依次传输至第一组各数据接口，第一组数据接口全部接收完数据后，向第二组数据接口传输数据时，按照与数据接口序号排列相反的顺序依次进行传输，即保证每组数据接口最后一个数据接口与下一组数据接口的首个数据接口序号连续，第二组数据接口接收完数据后，向第三组数据接口传输数据，直至向所有数据接口都传输完数据。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (9)

1.一种串行数据传输电路，其特征在于，所述电路包括：

依次级联的多个移位寄存器，多个像素数据接口；

其中，所述移位寄存器与所述像素数据接口的连接次序不同于所述像素数据接口的物理顺序，所述连接次序为：

所述移位寄存器存在M个，序号为1至M，所述移位寄存器分为连续的N组，每组包括连续的M/N个移位寄存器；

所述像素数据接口存在M个，序号为1至M，所述像素数据接口分为N组，每组包括序号间隔N-1的M/N个数据接口，每组数据接口最后一个数据接口与下一组数据接口的首个数据接口序号连续；

所述移位寄存器与所述像素数据接口以相同组为单位一一对应连接。

2.如权利要求1所述的电路，其特征在于，所述移位寄存器与所述像素数据接口的连接次序为：

第一个所述移位寄存器与物理顺序连接的所述像素数据接口中位于中心位置的像素数据接口连接；

所述移位寄存器以所述第一个移位寄存器为起始，顺序与中心位置的像素数据接口两边的像素数据接口连接，连接顺序为与距离中心位置先近后远的像素数据口接依次连接。

3.如权利要求1所述的电路，其特征在于，所述移位寄存器分为2组，每组包括连续的M/2个移位寄存器；

所述像素数据接口分为2组，每组包括序号间隔1的M/2个数据接口，每组数据接口末尾的数据接口与下一组数据接口的首个数据接口序号连续；

第一组移位寄存器与第一组数据接口依次对应连接，第二组移位寄存器与第二组数据接口依次对应连接。

4.如权利要求1所述的电路，其特征在于，所述电路还包括：第一锁存器；各所述第一锁存器连接于所述移位寄存器与所述像素数据接口之间，用于锁存和转发数据。

5.如权利要求1所述的电路，其特征在于，所述移位寄存器与所述像素数据接口均以序号从小到大的顺序依次排列。

6.如权利要求1所述的电路，其特征在于，所述电路还包括：数据转换模块，所述数据转换模块与所述移位寄存器连接，用于将传输的串行数据转换为并行数据并传输至所述移位寄存器。

7.如权利要求6所述的电路，其特征在于，所述电路还包括：第二锁存器，所述第二锁存器与所述数据转换模块连接，用于将所述数据转换模块传输的数据进行锁存和转发。

8.一种显示装置，其特征在于，所述装置包括：如权利要求1-7任一项所述的串行数据传输电路，以及显示面板；其中，所述显示面板包括数据线，所述数据线与像素数据接口一一对应连接。

9.一种如权利要求1-7任一项所述的串行数据传输电路的驱动方法，其特征在于，所述方法包括：

接收时钟信号，驱动所述串行数据传输电路进行数据传输。

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