CN102456316A - 一种数据驱动电路及其显示装置 - Google Patents

Abstract

本发明公开了一种采用氧化物薄膜晶体管实现的数据驱动电路及显示装置，数据驱动电路包括：移位寄存器，用于接收移位同步信号并产生数据采样信号；采样锁存器，用于在移位寄存器产生的数据采样信号的控制下，接收串行输入的数字信号，将所述串行输入的数字信号转换成并行数字信号并进行存储；自举锁存器用于在锁存使能信号的控制下，根据自举效应将并行数字信号转换为与串行输入的数字信号相对应的数字信号；数字-模拟信号转换器，用于接收自举锁存器输出的数字信号并将其转换为模拟信号。本发明的锁存器电路没有用到反相器，高电平以及低电平均能够达到满幅度；并且单元电路中器件数量少，电路简单，节省版图面积。

Description

一种数据驱动电路及其显示装置

技术领域

本发明涉及一种显示装置，特别涉及一种数据驱动电路及采用该电路的显示装置。

背景技术

TFT(Thin Film Transistor，薄膜晶体管)技术是现在平板显示技术的主流。平板显示技术的主要市场包括：可移动显示(如手机、移动DVD、PSP等)、笔记本/监视器显示、电视显示等。在这些显示器件的设计中，优化显示效果、减少显示设备的成本、降低显示设备功耗是最主要的目标。全集成TFT面板设计是一种控制成本和降低功耗的重要技术，近年来受到密切地关注。所谓全集成TFT面板设计，主要是在显示面板的基底材料上集成栅极驱动电路、数据驱动电路以及其他外围电路的设计。采用全集成TFT面板设计后，外围驱动芯片的数量及其压封工序得以减少，从而TFT面板的成本得以降低。此外，质量轻、厚度薄且外观对称的窄边框面板得以实现，液晶模组更为紧凑，且显示器的机械和电学可靠性增强。

平板显示中应用较多的TFT技术包括有非晶硅(a-Si)、多晶硅(p-Si)以及氧化物TFT技术。非晶硅TFT的优势是均匀性好、成本低廉、工艺成熟；但是非晶硅TFT的迁移率较低，不适用于对速度要求较高的电路设计(例如数据驱动电路)。多晶硅TFT的迁移率能够满足电路设计的要求，但是其均匀性较差、工艺复杂、成本高昂。而氧化物TFT技术不仅迁移率高、性能稳定、均匀性好，而且工艺简单、成本低廉。氧化物TFT技术有望用于超高分辨率、3D显示、大屏幕显示以及以OLED为代表的新型显示等场合，从而突破传统硅基TFT技术的发展限制。因此，氧化物TFT技术成为研究的热点，其被认为是下一代的TFT技术。

氧化物TFT技术使得高性能的全集成TFT面板的实现成为可能。数据驱动电路是全集成TFT面板设计技术中较困难的部分。集成氧化物TFT数据驱动电路设计的挑战来自于：(1)现行的氧化物TFT一般为N型器件，难于实现P型TFT；(2)氧化物TFT的迁移率较之单晶硅的迁移率小2个甚至以上数量级；(3)氧化物TFT在长时间工作后可能发生器件性能的退化。因此，基于单晶硅CMOS技术发展起来的数据驱动电路设计方案并不能直接地用于氧化物TFT的数据驱动电路设计中。综上所述，集成氧化物TFT数据驱动电路的设计是一个具备较高应用价值、亟待解决的难题。

发明内容

本发明要解决的主要技术问题是，提供一种采用氧化物薄膜晶体管实现的数据驱动电路及显示装置。

根据本发明的一个方面，提供一种数据驱动电路，包括：移位寄存器，用于接收移位同步信号，并产生数据采样信号；采样锁存器，用于在移位寄存器产生的数据采样信号的控制下，接收串行输入的数字信号，将所述串行输入的数字信号转换成并行数字信号并进行存储；自举锁存器用于在锁存使能信号的控制下，根据自举效应将所述采样锁存器中存储的并行数字信号调整为与所述串行输入的数字信号振幅相同的数字信号；数字-模拟信号转换器，用于接收所述自举锁存器输出的数字信号并将其转换为模拟信号。

进一步地，所述自举锁存器包括控制模块和自举锁存模块，所述控制模块的第一输入端耦合到所述采样锁存器的输出端，所述控制模块的第二输入端耦合到所述锁存使能信号，所述控制模块的输出端耦合到所述锁存模块的输入端，所述自举锁存模块根据所述控制模块输出的控制信号，当所述串行输入的数字信号为第一电平时，所述自举锁存模块输出与所述串行输入的数字信号振幅相同的第一电平信号；当所述串行输入的数字信号为第二电平时，所述自举锁存模块根据自举效应输出与所述串行输入的数字信号振幅相同的第二电平信号。

进一步地，所述锁存使能信号包括同步使能信号、第一使能信号和第二使能信号，所述同步使能信号比所述第一使能信号超前一个相位，所述第一使能信号和所述第二使能信号存在部分交叠；所述自举锁存模块包括第三晶体管和第四晶体管；所述第三晶体管的控制极耦合到所述控制模块的输出端，第一电流导通极耦合到所述第一使能信号，第二电流导通极耦合到所述自举锁存器的输出端；所述第四晶体管的控制极耦合到所述同步使能信号，第一电流导通极耦合到所述自举锁存器的输出端以及所述第三晶体管的第二电流导通极，第二电流导通极耦合到第一电压源。

一种实施例中，所述控制模块包括第二晶体管和第五晶体管；所述第二晶体管的控制极耦合到所述同步使能信号，第一电流导通极耦合到所述第五晶体管的第二电流导通极以及所述第三晶体管的控制极，第二电流导通极耦合到所述采样锁存器的输出端；所述第五晶体管的控制极耦合到所述第二使能信号，第一电流导通极耦合到第一电压源。

另一种实施例中，所述控制模块包括第二晶体管、第五晶体管、耦合电容、第六晶体管、第七晶体管；所述第二晶体管的控制极耦合到所述同步使能信号，第一电流导通极耦合到所述第五晶体管的第二电流导通极以及所述第三晶体管的控制极，第二电流导通极耦合到所述采样锁存器的输出端；所述第五晶体管的控制极耦合到所述第二使能信号，第一电流导通极耦合到第一电压源；所述耦合电容的一端连接所述第一使能信号，另一端耦合到所述第六晶体管的控制极以及所述第七晶体管的第一电流导通极；所述第六晶体管的第一电流导通极耦合到第一电压源，第二电流导通极耦合到所述第五晶体管的第二电流导通极；所述第七晶体管的控制极耦合到所述第五晶体管的第二电流导通极，第二电流导通极耦合到第一电压源。

进一步地，所述采样锁存器包括第一晶体管和存储电容，所述第一晶体管的控制极耦合到所述移位寄存器输出的数据采样信号，第一电流导通极耦合到串行输入的数字信号，第二电流导通极耦合到所述存储电容的一端，所述存储电容的另一端耦合到第一电压源。

进一步地，所述移位寄存器包括至少一个移位寄存器单元电路，第一个移位寄存器单元电路的输入端耦合到所述移位同步信号，其余的每个移位寄存器单元电路的输入端耦合到其对应的上一级移位寄存器单元电路的输出端。

进一步地，所述移位寄存器单元电路包括正反馈模块和负反馈模块，所述正反馈模块用于接收输入信号，并通过控制端驱动移位寄存器的负载；所述负反馈用于下拉所述正反馈的控制端以及所述移位寄存器单元电路的输出端至第一电压源。

优选地，所述正反馈模块包括移位寄存单元第一晶体管、移位寄存单元第二晶体管、自举电容；所述移位寄存单元第一晶体管的控制极与其第二电流导通极均耦合到移位寄存器单元电路的输入端，其第一电流导通极耦合到所述移位寄存单元第二晶体管的控制极；所述移位寄存单元第二晶体管的第一电流导通极耦合到第一时钟信号，第二电流导通极耦合到移位寄存器单元电路的输出端；所述自举电容的一端连接到所述移位寄存单元第二晶体管的控制极，另一端连接到移位寄存器单元电路的输出端；所述负反馈模块包括移位寄存单元第三晶体管、移位寄存单元第四晶体管和移位寄存单元第五晶体管；所述移位寄存单元第三晶体管的控制极耦合到第二时钟信号，第一电流导通极耦合到所述移位寄存单元第二晶体管的控制极，第二电流导通极耦合到第一电压源；所述移位寄存单元第四晶体管的控制极耦合到第三时钟信号，第一电流导通极耦合到所述移位寄存单元第二晶体管的第二电流导通极，第二电流导通极耦合到第一电压源；所述移位寄存单元第五晶体管的控制极耦合到所述第一时钟信号，第一电流导通极耦合到移位寄存器单元电路的输出端，第二电流导通极耦合到所述移位寄存单元第一晶体管的第一电流导通极。

根据本发明的另一个方面，提供了一种显示装置，包括：面板，所述面板包括由多个像素构成的二维像素阵列，以及与每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线；栅极驱动电路，用于给所述栅极扫描线提供扫描信号；以及上述的数据驱动电路，用于给所述数据线提供图像信号。

本发明的有益效果在于：通过移位寄存器、采样锁存器及自举锁存器将输入的串行数据传输到数字-模拟信号转换器上，其中自举锁存器将采样锁存器的信号转换为与输入的数字信号振幅相同的数字信号，使得输出信号的振幅相对于输入信号无幅度损失，输出信号的高电平即低电平均能够达到满幅度，得以实现数据驱动电路。一种实施例中采用自举原理来设计和实现了该数据驱动电路，电路中仅采用N型TFT器件以及电容构成，不需要P型TFT，故其适用于采用氧化物薄膜晶体管来实现。并且，由于得益于自举原理，这种数据驱动电路中的锁存器电路不仅结构简单，占用版图面积小；而且相比于传统的基于反相器的锁存器电路，这种锁存器没有静态功耗、电路速度快，在实现全集成TFT面板设计上具有显著优势。这种锁存器电路的设计，避免了TFT的长时间直流偏置，电路的稳定性较高、寿命较长。

附图说明

图1为本发明实施例的显示装置的结构；

图2为本发明实施例的TFT LCD面板的时序图；

图3为本发明实施例的数据驱动电路的原理性框图；

图4为本发明实施例的移位寄存器的原理性框图；

图5(a)为图4所示移位寄存器中某一移位寄存器单元电路的原理图；

图5(b)为图5(a)所示移位寄存器单元电路的实际电路图；

图6为本发明实施例的两级锁存器的原理图，其中图6(a)为该两级锁存器的原理框图，图6(b)为一种实施例中图6(a)所示两级锁存器中某一个锁存器单元的电路图，图6(c)为另一种实施例中图6(a)所示锁存器中某一个锁存器单元的电路图；

图7为图6(b)所示锁存器单元的工作时序图；

图8为现有技术中一种TFT锁存器的原理图，其中图8(a)为该锁存器的电路图，图8(b)为该锁存器中反相器的一种电路图，图8(c)为该锁存器中反相器的另一种电路图。

具体实施方式

下面通过具体实施方式结合附图对本发明作进一步详细说明。

如图1所示，显示装置10包括面板11、栅极驱动电路12、数据驱动电路13。面板11包括由多个二维像素单元14构成的二维像素阵列、以及与每个像素单元相连的第一方向(例如横向)的多条栅极扫描线和第二方向(例如纵向)的多条数据线。像素单元14包括像素TFT、液晶电容C_LC和存储电容C_S。栅极驱动电路12输出栅极扫描信号，通过栅极扫描线完成对像素阵列的逐行扫描；数据驱动电路13输出数据信号，通过数据线传输到对应的像素单元内以实现图像灰度。一些实施例中，显示装置10可以是液晶显示器、有机发光显示器、电子纸显示器等，而对应的面板11可以是液晶显示面板(TFT LCD)、有机发光显示面板(TFT OLED)、电子纸显示面板(E-paper)等。这里以TFT LCD面板为例做说明，其他类型的面板依此类推。

图2所描述的是TFT LCD面板的工作时序图。如图2所示，在一帧时间内，栅极驱动电路产生栅极扫描信号V_G ¹、V_G ²、......、V_G ^N-1、V_G ^N......等；在栅极扫描信号作用下，与该信号对应的栅极线上的像素TFT被开启，因此像素的电容被充电到对应于一定灰度等级的电压。例如，当V_G ^N的脉冲电压来临时，第N条栅极线上的第J条数据线上的像素被充电到电压V_D-N ^J；其中，J对应于数据线中的某一条。根据相邻的行、列之间像素电压极性的不同，显示面板的驱动方式可以有帧翻转、行翻转、列翻转和点翻转等。图2所示意是点翻转的情形，即相邻行列像素的电压极性相反、同一像素在前后两帧的极性相反。本发明所揭示的数据驱动方案能够用于各种翻转方式，这里只是以点翻转为例以方便说明。

本发明数据驱动电路各实施例的设计思想是：首先在移位寄存器产生的数据采样信号的控制下，通过采样锁存器将串行输入的数字信号转换为并行的信号，然后自举锁存器在数据同步使能信号控制下，将并行的信号同步地输出到DAC，由DAC将数字信号转换为模拟信号以供像素阵列实现图像灰度；其中，在实现锁存器时，利用自举原理来设计，而不是采用传统的基于反相器的设计方法，从而显著地降低功耗、提高速度。本发明实施例的数据驱动电路由N型TFT器件以及电容构成。

首先对一些术语进行说明。晶体管可以是场效应晶体管(FET)或者双极型晶体管(BJT)，且晶体管具有控制极、第一电流导通极和第二电流导通极。当晶体管为双极型晶体管时，其控制极是指双极型晶体管的基极，第一、二电流导通极分别指双极型晶体管的集电极和发射极。当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一、二电流导通极分别指场效应晶体管的漏极和源极。显示装置中的晶体管通常为薄膜晶体管(TFT)，此时，晶体管的控制极指的是薄膜晶体管的栅极，第一电流导通极指的是薄膜晶体管的漏极，第二电流导通极指的是薄膜晶体管的源极。所述第一电压源为地电压。所述第一电平为低电平(例如地电平)，第二电平为高电平。

图3所示为本发明数据驱动电路的原理性框图，包括：移位寄存器(SR)、两级锁存器和数字-模拟信号转换器(DAC)，其中两级锁存器包括采样锁存器(1st latch)和自举锁存器(2nd latch)。移位寄存器接收列同步信号Hsy，产生数据采样信号；在数据采样信号的控制下，串行的数据信号转换成并行信号，存储在采样锁存器中；在数据同步使能信号控制下，采样锁存器中存储的数字信号并行且同步地转存到自举锁存器；在DAC的作用下，数字信号转换为模拟信号，例如，以6bit的DAC为例，每六列数字信号转化为一个模拟信号输出；从DAC转换得到的模拟信号被输送到面板上，成为面板像素的编程信号。

以下结合图4-图8给出更为具体的实施例以对本发明实施例的移位寄存器、锁存器以及DAC进行详细说明。

图4示例性地描述了本发明一种实施例中移位寄存器的框图；该移位寄存器是由结构相同的移位寄存器单元电路串联构成，每一个移位寄存器单元电路具有一个输入端子V_I、一个输出端子V_O、一个地电平端子V_L和三个时钟控制信号端子V_A、V_C、V_D。整个移位寄存器由四相时钟CLK1、CLK2、CLK3、CLK4控制，共用一个地电平(即V_L)，具有一个移位寄存脉冲起始信号STV(该起始信号STV对应图3所示的列同步信号Hsy，耦合到第一个移位寄存器单元电路的输入)，N路移位寄存输出信号V_O(SR[1])、V_O(SR[2])、V_O(SR[3])、V_O(SR[4])、……、V_O(SR[n])、……，其中，N由数据线的路数以及数据驱动电路的结构决定。可以理解，图4所示控制移位寄存器的四相时钟还可以改为其它类型时钟控制，只要可以实现提供时钟控制移位寄存功能。

图5是图4所示移位寄存器中第n个移位寄存器单元电路的原理及电路图。对于第n个移位寄存器单元电路，其输出为V_O(SR[n])，其输入V_I(SR[n])即是第n-1个移位寄存器单元电路的输出V_O(SR[n-1])。如图5(a)所示，该移位寄存器单元电路包括自举正反馈模块51和负反馈模块52。如图5(b)所示，为本发明实施例的移位寄存器单元电路的实际电路，其中，自举正反馈模块51包括移位寄存单元第一晶体管T_SR1、移位寄存单元第二晶体管_TSR2和自举电容C_SRS，负反馈模块52包括移位寄存第三晶体管T_SR3、移位寄存第四晶体管T_SR4和移位寄存第五晶体管T_SR5。该移位寄存器单元电路的工作过程包括移位寄存正反馈过程和移位寄存负反馈过程，具体如下。

(1)移位寄存正反馈过程：

当V_A为低电平，V_I为高电平，V_C和V_D为低电平时，Q点电压V_Q被预先充电到高电压，晶体管T_SR2开启，V_O为低电平；

当V_I变为低电平，V_A变为高电平时，V_O被拉到高电平，由于自举效应，V_Q随着V_O的增加而增加，因此，晶体管T_SR2保持着较强的驱动能力。最终V_O被拉到和V_A电平相等的高电平状态；

当V_A变为低电平，V_C和V_D仍然保持为低电平时，V_O由于V_A变为低电平而通过晶体管T_SR2也被拉低到低电平。虽然V_Q随着V_A、V_O的变低而降低，但是V_Q仍然保持为较高电位状态。最终，V_O通过晶体管T_SR2被拉低到同V_A的低电平相等的低电平状态。

(2)移位寄存负反馈过程：

在晶体管T_SR3的作用下，V_Q被拉到低电平，因此正反馈的条件不再满足，V_O不再因为V_A成为高电平而上升、且不再因为V_A成为低电平而下降；

在晶体管T_SR4的作用下，V_O被拉到低电平，因此在整帧的时间内，V_O上不会有噪声电压的累积；

在晶体管T_SR5的作用下，Q点和由V_O与电容C_LATCH交接的点被连接到一起，因此晶体管T_SR2的栅极-源极被短接，V_A的电压跳变不会带来晶体管T_SR2的栅极-源极电压的上升，从而正反馈的条件被破坏。

数据驱动电路中，移位寄存器除了如本发明实施例提供的所示电路(即图4和图5所描述的电路)外，还可以替换为现有能够实现移位寄存功能的电路，其具体电路为本领域技术人员所熟知，在此不作详细说明。

关于锁存器，目前已有很多实现方案。图8所示为现有的一种锁存器方案，如图8(a)所示，该锁存器分两级，即第一级锁存器81和第二级锁存器82。第一级锁存器81包括采样管T1、存储电容C1、两级反相器INV1及INV2。第一级锁存器在移位寄存器的输出信号SR的作用下，采样数字信号B0，并将电压存储在存储电容C1上，然后通过两级反相器INV1及INV2同相地输出。第二级锁存器82包括晶体管T2、存储电容C2、两级反相器INV3及INV4。第二级锁存器82在栅极同步信号LE脉冲控制下，将第一级锁存器81获得的电压转存到存储电容C2上，然后通过两级反相器INV3及INV4，输出端口被驱动到与输入同相位的电压状态。

图8(a)所示的反相器可以由图8(b)所示电路实现，或者可以由图8(c)所示电路实现。图8(b)的反相器是由下拉TFT管T_D和二极管连接形式的负载管T_U1构成。图8(b)的反相器的问题在于：由于负载管T_U1的连接形式，实际输出的高电平比输入信号的高电平值低一个阈值电压。图8(c)的反相器是在图8(b)的反相器的基础上，加上了一个用于产生自举效应的TFT管T_U2。相比于图8(b)的反相器，图8(c)的反相器的输出高电平能够达到满幅度、无阈值电压损失。

然而，不论采用哪种反相器，图8所示的锁存器存在如下一些问题：

(1)TFT数量太多，占用的版图面积较大。

(2)这几种反相器的输出电平从原理上均无法达到满幅度(V_H或V_L)。虽然采用自举反相器以后，高电平从理论上能够达到满幅度V_H，但是低电平仍然不能够完全达到V_L(通常指地电平)。

(3)反相器中输出高电平的时候，无静态功耗；而输出为低电平的时候，仍然存在静态功耗。

(4)两级级联的反相器结构中，至少有两个TFT处于较长时间的直流偏压。因此这些TFT器件在较长的工作时间后可能发生性能退化。

(5)该电路在逻辑上有冗余的部分，例如，第一级锁存器中电平逻辑的恢复并非必要；又如，第一级和第二级锁存器所需要动作的时间从逻辑上而言并不需要长时间工作，只需要在脉冲时间内发生翻转即可。也就是说，用静态的电路来设计这个电路并不是最优设计。

因此，图8所示现有技术的锁存器的设计，是基于反相器逻辑的，这种设计方法不适用于集成TFT电路的场合。

图6示意性地描述了本发明一种实施例的两级锁存器的实现。如图6(a)所示为本发明实施例的两级锁存器，分为采样锁存器61和自举锁存器62。采样锁存器61接收串行输入的数字信号V_I，在移位寄存器的输出信号V_O(SR[1])、V_O(SR[2])、……、V_O(SR[n])等的作用下，该串行输入的数字信号V_I被并行地分时采样并锁存在采样锁存器61中；自举锁存器62接收并行输入的采样信号V_S1、V_S2、......、V_Sn，在锁存同步信号LE的控制下，该并行输入采样信号被同步地传递到输出端V_L1、V_L2......、V_Ln上。此外，采样锁存和自举锁存器公用地电平信号V_L，而各个自举锁存器公用两条信号线，这两条信号线相同且其中一条信号线比另一条信号线滞后。为使图6(a)结构清晰，公用的地电平信号V_L和这两条信号线均未在图6(a)中示出。一种实施例中，公用的两条信号线分别由移位寄存器的第一列输出V_O(SR[1])和第二列输出V_O(SR[2])提供，这是为了不增加信号线的数量以便于管理各信号线。可以理解，此时采样锁存器61可以从移位寄存器第三列输出即V_O(SR[3])开始进行采样，而自举锁存器62接收的采样信号为V_S1、V_S2、......、V_Sn-2，其输出端相应地为V_L1、V_L2......、V_Ln-2；其他实施例中，如不担心增加信号线带来的管理问题，也可以由外围提供两条信号线。

图6(b)是一种实施例中图6(a)所示两级锁存器的某一个锁存器单元的电路图，此处以第n个锁存器单元为例，第n个锁存器单元包括第n列上的采样锁存器以及与该采样锁存器相对应的自举锁存器，如图6(a)上由虚线椭圆框选中者63所示。如图6(b)所示，采样锁存器61包括锁存器第一晶体管T_L1、锁存器电容C_LS；自举锁存器包括锁存器第二晶体管T_L2、锁存器第三晶体管T_L3、锁存器第四晶体管T_L4和锁存器第五晶体管T_L5。采样锁存器的输入耦合到串行输入信号V_I、移位寄存器的输出信号V_O(SR[n])和地电平V_L上。采样锁存器61的输出耦合到自举锁存器62的输入，并形成节点A。自举锁存器的输入端还耦合到锁存同步信号LE、移位寄存器的第一个输出信号V_O(SR[1])(以下称第一移位寄存器信号)、移位寄存器的第二个输出信号V_O(SR[2])(以下称第二移位寄存器信号)和地电平信号V_L。如前述，采用第一移位寄存器信号V_O(SR[1])和第二移位寄存器信号V_O(SR[2])是为了不增加信号线的数量以便于管理各信号线，其他实施例中还可将二者替换为实现相同功能的信号线。

图7是图6(b)所示锁存器单元的工作时序图，这里自举锁存器公用的两条信号线以第一移位寄存器信号V_O(SR[1])和第二移位寄存器信号V_O(SR[2])为例进行说明；如前述，这两条信号线还可以是由外围提供的具有与第一移位寄存器信号V_O(SR[1])和第二移位寄存器信号V_O(SR[2])相同功能的信号线。其中，锁存同步信号LE的脉冲信号先于第一移位寄存器信号V_O(SR[1])，第一移位寄存器信号V_O(SR[1])和第二移位寄存器信号V_O(SR[2])的脉冲信号存在交叠，锁存器的输出信号在第一移位寄存器的信号跳变为高电平的时刻跳变为有效锁存电压。如图7所示，锁存器单元的工作分为以下4个阶段：

(1)第一阶段(t1)

该阶段分时采样输入电压V_I，并将信号电压存储在电容C_LS上的过程，因此，可以认为是一个“预充电”阶段。

在第一阶段，第n级移位寄存器输出信号V_O(SR[n])为高电平时，锁存同步信号LE、第一移位寄存器信号V_O(SR[1])、第二移位寄存器信号V_O(SR[2])均为低电平。因此，锁存器第一晶体管T_L1被打开，锁存器第二晶体管T_L2、锁存器第三晶体管T_L3、锁存器第四晶体管T_L4和锁存器第五晶体管T_L5为关闭状态。因此，根据V_I的电压状态，电容C_LS被充电或者放电。从而，数据线上的电压V_I被采样锁存到电容C_LS上。

为保证数据线上的电压V_I以较快速度、较高幅度地将C_LS充电到高电位，移位寄存器输出信号V_O(SR[n])的高电平V_HS一般满足：

V_HS＞V_I                (1)

在第一级锁存的结束时刻，存储电容C_LS上的电压等于V_I，因此存储电容C_LS上存储的电荷量Q1为：

Q₁＝C_S×(V_I-V_L)        (2)

(2)第二阶段(t2)

该阶段又称为“电荷再分配”阶段，是根据分时采样所得的存储电容上电压，通过“电荷再分配”的机制，对自举锁存器电路中的驱动晶体管的栅-源极实现电压编程的过程。

在第二阶段，锁存同步信号LE为高电平，第n级移位寄存器输出信号V_O(SR[n])、第一移位寄存器信号V_O(SR[1])和第二移位寄存器信号V_O(SR[2])均为低电平。因此，锁存器第二晶体管T_L2和锁存器第四晶体管T_L4被打开，锁存器第一晶体管T_L1和锁存器第五晶体管T_L5为关闭状态。由于第四晶体管T_L4被打开，锁存器第三晶体管T_L3的源极电位被拉到地电平V_L。锁存器第三晶体管T_L3的栅极电位取决于“电荷再分配”的结果。因此，锁存器第三晶体管T_L3被开启或者被关闭取决于“电荷再分配”的结果。

锁存器第三晶体管T_L3的栅极电位可以根据电荷守恒原理计算。“电荷再分配”后，存储电容C_LS和第三晶体管T_L3的栅极电容(C_TL3)上总存储电荷为Q2，其满足(式中V_B为B点电压)：

Q₂＝(C_LS+C_TL3)×(V_B-V_L)                    (3)

根据电荷守恒定律，Q1＝Q2，因此，可以计算出B点的电压V_B和T_L3的栅极-源极上的电压V_GS3：

$V_B=\frac{C_{\mathrm{LS}}(V_I-V_L)}{C_{\mathrm{LS}}+C_{\mathrm{TL}3}}+V_L---\left(4\right)$

$V_{\mathrm{GS}3}=\frac{C_S(V_I-V_L)}{C_{\mathrm{LS}}+C_{\mathrm{TL}3}}---\left(5\right)$

由于C_LS＞＞C_TL3，V_B约等于V_I。因此，T_L3的栅极电位几乎被拉到同C_LS上存储的相同电位上。当输入V_I为高电平时，T_L3的栅极-源极电压V_GS3升为高电平。当输入V_I为低电平时，T_L3的栅-源电极电压V_GS3为0。但是，实际上C_TL3不可能远小于C_LS。故从V_I到V_B总是存在一定的电压损失。

(3)第三阶段(t3)

该阶段是一个“求值”阶段，是根据“电荷再分配”所得的锁存器第三晶体管T_L3的栅极-源极电压V_GS3，利用自举效应，对自举锁存器电路的负载电容C_DAC实现驱动的过程。

在第三阶段，第一移位寄存器信号V_O(SR[1])变为高电平，第n级移位寄存器输出信号V_O(SR[n])、第二移位寄存器信号V_O(SR[2])和锁存同步信号LE为低电平。因此，第二阶段锁存器输出到负载电容C_DAC上的电压值取决于锁存器第三晶体管T_L3的栅极-源极电压V_GS3。

当锁存器第三晶体管T_L3的栅极-源极电压V_GS3为低电平时，即使T_L3的漏极电压变为高电平，T_L3仍然为关闭状态。因此，锁存器输出保持为低电平V_L。

当锁存器第三晶体管T_L3的栅极-源极上的电压V_GS3为高电平时，由于第一移位寄存器信号V_O(SR[1])变为高电平，T_L3为开启状态。因此，锁存器输出电位V_O升高。同时，与锁存器第三晶体管T_L3连接的其他晶体管均处于关闭状态。所以，处于悬浮状态的锁存器第三晶体管T_L3的栅极电压随着输出信号V_O的电位的上升而上升。最终，输出信号V_O的电位能够上升到第一移位寄存器信号V_O(SR[1])的高电平。

可以理解，发生自举的原因有两个：(1)锁存器第三晶体管T_L3的栅极-漏极之间预先存储着一定的电压，当锁存器第三晶体管T_L3的栅极悬浮时，漏极电压上升会导致该锁存器第三晶体管T_L3的栅极电压上升；(2)由于锁存器第三晶体管T_L3的栅极-漏极之间预先存储着一定的电压，由于V_O的电压为充电上升状态，也导致了第三晶体管T_L3的栅极电压上升。

当自举效应发生作用时，第三晶体管T_L3的栅极-源极上的电压V_GS3并不能保持。定义自举效率(η)为自举后第三晶体管T_L3的栅极-源极电压V_GS3′与自举前的电压V_GS3的比率。由于T_L3的栅极寄生电容C_P3的影响，η＜100％。

$\mathrm{\η}=\frac{{V^{\′}}_{\mathrm{GS}3}}{V_{\mathrm{GS}3}}\×100\%=\frac{C_{\mathrm{GS}3}}{C_{\mathrm{GS}3}+C_{P3}}---\left(6\right)$

因此，在设计电路参数时，需要采用公式(6)进行计算，也就是说，T_L3的尺寸要满足一定的关系，才能保证自举效率较高，例如典型值是η≥70％。

由于自举效应，输入电压V_I在采样锁存器时的电压损失也能够在自举锁存器中得到完全的恢复。根据以上锁存原理的分析可知，自举锁存器的输出能够无损失地输出相应的高电平以及低电平，克服了基于反相器原理的锁存器中的缺点。

(4)第四阶段(t4)

该阶段为“保持”阶段，即，自举锁存器的输出电压至少要在一个栅极扫描脉冲时间内保持为一稳定电压。

第二移位寄存器信号V_O(SR[2])变成高电平，第一移位寄存器信号V_O(SR[1])仍然保持为高电平，其余信号为低电平。因此，T_L3的栅极电位下拉到低电平。从而，T_L3被关断，输出保持着锁存得到的电平值，如图7中右下角的虚线椭圆所示。

其中，第一移位寄存器信号V_O(SR[1])和第二移位寄存器信号V_O(SR[2])的高电平时间存在交叠，这主要是保证T_L3在V_O(SR[1])的低电平到来前必须关断，否则V_O(SR[1])的低电平会传输到锁存器的输出电容上，造成锁存器输出电压的损失。

图6(c)是另一种实施例中图6(a)所示锁存器的第n个锁存器单元的电路图，相比于图6(b)所示实施例，图6(c)的电路增加了交叉耦合连接的C_P、T_L6和T_L7。这里仍使用图7所示的工作时序图进行说明。为保证一定的驱动能力，T_L3的尺寸应该取较大的数值。同时，由于现行TFT工艺的特点(现在主流的TFT一般采用底栅倒堆叠结构bottom gate inverter staggered structure)，T_L3的栅-漏极、栅-源极间存在较大的寄生电容。因此，有可能V_I输入虽然是低电平，然而，在V_O(SR[1])跳变为高电平时，由于T_L3的栅漏极之间存在的电容C_GD3的影响，T_L3的栅极因为耦合了一个较高电压而误开启。交叉耦合连接的C_P、T_L6和T_L7正是为了抑制T_L3的误开启事故。若输入V_I为高电平，则T_L7被打开，因此T_L6的栅极电位被拉低，T_L6不会影响自举锁存器的锁存动作；若输入V_I为低电平，则T_L7关断，V_O(SR[1])的跳变电压通过C_P被耦合到T_L6的栅极，因此T_L6开启，从而保持T_L3为关断状态。从图6(b)所示实施例或图6(c)所示实施例，可以看出，当串行输入的数字信号为第一电平时，自举锁存器输出与串行输入的数字信号振幅相同的第一电平信号；当串行输入的数字信号为第二电平时，自举锁存器根据自举效应输出与串行输入的数字信号振幅相同的第二电平信号。

应理解，本发明实施例中锁存器虽然只有两级，但只要是利用如上实施例的自举原理来实现，还可以有更多级数的锁存器；从节省版图面积等方面来考虑，可以采用两级锁存器。从上面对本发明实施例的锁存器的描述可知，本发明实施例的锁存器具有至少如下优点：

(1)该锁存器的实现仅用到N型TFT器件以及电容，适合于氧化物TFT实现全集成TFT面板；

(2)器件数量少，电路简单，节省版图面积；

(3)没有用到反相器，无静态功耗，因此整体功耗较低；

(4)由于没有使用反相器，因此不会出现输出信号的振幅相对于输入信号的振幅产生衰减，无幅度损失，输出信号的高电平以及低电平均能够达到满幅度；

(5)该锁存器电路中，没有TFT处于长时间的直流偏置，因此器件性能退化少，电路寿命能够有效地得到延长。

关于DAC的实现，可采用现有能够实现DAC功能的电路，其具体电路为本领域技术人员所熟知，在此不作详细说明。在DAC的作用下，从两级锁存器得到的数字信号被转化为模拟信号输出到面板上对应的像素中。

上述实施例只是本发明的举例，尽管为说明目的公开了本发明的最佳实施例和附图，但是本领域的技术人员可以理解：在不脱离本发明及所附的权利要求的精神和范围内，各种替换、变化和修改都是可能的。因此，本发明不应局限于最佳实施例和附图所公开的内容。

Claims (10)

1.一种数据驱动电路，其特征在于，包括：

移位寄存器，用于接收移位同步信号，并产生数据采样信号；

采样锁存器，用于在移位寄存器产生的数据采样信号的控制下，接收串行输入的数字信号，将所述串行输入的数字信号转换成并行数字信号并进行存储；

自举锁存器，用于在锁存使能信号的控制下，根据自举效应将所述采样锁存器中存储的并行数字信号转换为与所述串行输入的数字信号振幅相同的数字信号；

数字-模拟信号转换器，用于接收所述自举锁存器输出的数字信号并将其转换为模拟信号。

2.如权利要求1所述的数据驱动电路，其特征在于，所述自举锁存器包括控制模块和自举锁存模块，所述控制模块的第一输入端耦合到所述采样锁存器的输出端，所述控制模块的第二输入端耦合到所述锁存使能信号，所述控制模块的输出端耦合到所述锁存模块的输入端，所述自举锁存模块根据所述控制模块输出的控制信号，当所述串行输入的数字信号为第一电平时，所述自举锁存模块输出与所述串行输入的数字信号振幅相同的第一电平信号；当所述串行输入的数字信号为第二电平时，所述自举锁存模块根据自举效应输出与所述串行输入的数字信号振幅相同的第二电平信号。

3.如权利要求2所述的数据驱动电路，其特征在于，所述锁存使能信号包括同步使能信号、第一使能信号和第二使能信号，所述同步使能信号超前于所述第一使能信号，所述第一使能信号和所述第二使能信号存在部分交叠；

所述自举锁存模块包括第三晶体管和第四晶体管；所述第三晶体管的控制极耦合到所述控制模块的输出端，第一电流导通极耦合到所述第一使能信号，第二电流导通极耦合到所述自举锁存器的输出端；所述第四晶体管的控制极耦合到所述同步使能信号，第一电流导通极耦合到所述自举锁存器的输出端以及所述第三晶体管的第二电流导通极，第二电流导通极耦合到第一电压源。

4.如权利要求3所述的数据驱动电路，其特征在于，所述控制模块包括第二晶体管和第五晶体管；所述第二晶体管的控制极耦合到所述同步使能信号，第一电流导通极耦合到所述第五晶体管的第二电流导通极以及所述第三晶体管的控制极，第二电流导通极耦合到所述采样锁存器的输出端；所述第五晶体管的控制极耦合到所述第二使能信号，第一电流导通极耦合到第一电压源。

5.如权利要求3所述的数据驱动电路，其特征在于，所述控制模块包括第二晶体管、第五晶体管、耦合电容、第六晶体管、第七晶体管；所述第二晶体管的控制极耦合到所述同步使能信号，第一电流导通极耦合到所述第五晶体管的第二电流导通极以及所述第三晶体管的控制极，第二电流导通极耦合到所述采样锁存器的输出端；所述第五晶体管的控制极耦合到所述第二使能信号，第一电流导通极耦合到第一电压源；所述耦合电容的一端连接所述第一使能信号，另一端耦合到所述第六晶体管的控制极以及所述第七晶体管的第一电流导通极；所述第六晶体管的第一电流导通极耦合到第一电压源，第二电流导通极耦合到所述第五晶体管的第二电流导通极；所述第七晶体管的控制极耦合到所述第五晶体管的第二电流导通极，第二电流导通极耦合到第一电压源。

6.如权利要求1-5任一项所述的数据驱动电路，其特征在于，所述采样锁存器包括第一晶体管和存储电容，所述第一晶体管的控制极耦合到所述移位寄存器输出的数据采样信号，第一电流导通极耦合到串行输入的数字信号，第二电流导通极耦合到所述存储电容的一端，所述存储电容的另一端耦合到第一电压源。

7.如权利要求1-6任一项所述的数据驱动电路，其特征在于，所述移位寄存器包括至少一个移位寄存器单元电路，第一个移位寄存器单元电路的输入端耦合到所述移位同步信号，其余的每个移位寄存器单元电路的输入端耦合到其对应的上一级移位寄存器单元电路的输出端。

8.如权利要求7所述的数据驱动电路，其特征在于，所述移位寄存器单元电路包括正反馈模块和负反馈模块，所述正反馈模块用于接收输入信号，并通过控制端驱动移位寄存器的负载；所述负反馈用于下拉所述正反馈的控制端以及所述移位寄存器单元电路的输出端至第一电压源。

9.如权利要求8所述的数据驱动电路，其特征在于，所述正反馈模块包括移位寄存单元第一晶体管、移位寄存单元第二晶体管、自举电容；所述移位寄存单元第一晶体管的控制极与其第二电流导通极均耦合到移位寄存器单元电路的输入端，其第一电流导通极耦合到所述移位寄存单元第二晶体管的控制极；所述移位寄存单元第二晶体管的第一电流导通极耦合到第一时钟信号，第二电流导通极耦合到移位寄存器单元电路的输出端；所述自举电容的一端连接到所述移位寄存单元第二晶体管的控制极，另一端连接到移位寄存器单元电路的输出端；所述负反馈模块包括移位寄存单元第三晶体管、移位寄存单元第四晶体管和移位寄存单元第五晶体管；所述移位寄存单元第三晶体管的控制极耦合到第二时钟信号，第一电流导通极耦合到所述移位寄存单元第二晶体管的控制极，第二电流导通极耦合到第一电压源；所述移位寄存单元第四晶体管的控制极耦合到第三时钟信号，第一电流导通极耦合到所述移位寄存单元第二晶体管的第二电流导通极，第二电流导通极耦合到第一电压源；所述移位寄存单元第五晶体管的控制极耦合到所述第一时钟信号，第一电流导通极耦合到移位寄存器单元电路的输出端，第二电流导通极耦合到所述移位寄存单元第一晶体管的第一电流导通极。

10.一种显示装置，包括：面板，所述面板包括由多个像素构成的二维像素阵列，以及与每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线；栅极驱动电路，用于给所述栅极扫描线提供扫描信号；其特征在于还包括：如权利要求1-9任一项所述的数据驱动电路，用于给所述数据线提供图像信号。

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