JP5400651B2

JP5400651B2 - 物理層回路

Info

Publication number: JP5400651B2
Application number: JP2010027724A
Authority: JP
Inventors: 勝春千葉
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-02-10
Filing date: 2010-02-10
Publication date: 2014-01-29
Anticipated expiration: 2030-02-10
Also published as: JP2011166502A; US8589606B2; US20110194652A1

Description

本発明は、差動シリアル通信装置の物理層回路に関する。

ハードディスクやＤＶＤなどのデータ転送が高速化する背景において、従来のパラレル転送方式では転送速度が限界に達しつつあるため、差動シリアル転送方式が普及し始めている（特許文献１、非特許文献１）。

非特許文献１を参照して、差動シリアル転送方式を用いた通信装置（以下差動シリアル通信装置という）の受信部の物理層（ＰＨＹ）の構成を説明する。

図１１は、非特許文献１の５９頁における図２９に対して、説明の便宜のために一部の機能ブロックと信号に対して符号を付与したものである。

図１１に示すように、差動シリアル通信装置の受信部の物理層は、正極性端子１１と負極性端子１２から構成された差動入力端子と、レシーバー回路１４と、リカバリ変換回路１６（図中「Ｄａｔａｅｘｔｒａｃｔｉｏｎｂｌｏｃｋ」）と、検出回路２０（図中「ＯＯＢｓｉｎｇｎａｌｄｅｔｅｃｔｏｒ」）を備える。

正極性端子１１と負極性端子１２は、それぞれシリアルケーブルと接続されており、通信相手が送信してきた差動シリアル信号を受信してレシーバー回路１４と検出回路２０に入力する。以下、正極性端子１１と負極性端子１２からの入力を夫々正極性入力Ｓ０１と負極性入力Ｓ０２と呼ぶ。

レシーバー回路１４は、アナログの差動コンパレータ回路であり、差動入力端子からの入力をシングルのシリアルデータに変換してリカバリ変換回路１６に出力する。具体的には、差動入力端子に差動シリアル信号の入力が無いときに、すなわち正極性入力Ｓ０１と負極性入力Ｓ０２の電位が同電位であるときにシリアルデータＳ１にロウレベルを出力し、差動入力端子に差動シリアル信号の入力があるときに正極性入力Ｓ０１と同様のハイレベルまたはロウレベルをシリアルデータＳ１に出力する。

リカバリ変換回路１６は、シリアルデータＳ１からクロック信号を分離して受信再生クロック（図中「Ｒｅｃｏｖｅｒｅｄｃｌｏｃｋ」。以下再生クロックＣＬＫという）を得ると共に、シングルのシリアルデータＳ１を所定のビット数（ビット幅）単位のパラレルデータＰに変換する。

正極性入力Ｓ０１と負極性入力Ｓ０２は、検出回路２０にも入力される。検出回路２０は、アナログの差動コンパレータ回路を有し、該差動コンパレータ回路により正極性入力Ｓ０１と負極性入力Ｓ０２の振幅を所定の閾値と比較する。例えば、検出回路２０は、正極性入力Ｓ０１と負極性入力Ｓ０２との比較した結果として、検出回路の内部信号として検出信号（内部信号Ｄ０）を生成する。この検出信号Ｄ０がハイであることは、通信相手からの差動シリアル信号が差動入力端子に入力されていることを示し、該検出信号がロウであることは、通信相手からの差動シリアル信号が差動入力端子に入力されていないことを示す。以下、差動シリアル信号が差動入力端子に入力されている状態と入力されていない状態をそれぞれ「入力有り状態」と「入力無し状態」という。

また、検出回路２０は、検出信号Ｄ０を利用して、第１の信号Ｄ１と第２の信号Ｄ２を作成し、上位層に出力する。ここで、第１の信号Ｄ１は、リセットあるいは初期化に利用する信号であり、第２の信号Ｄ２はシステムのパワーダウン状態から通常動作状態への復帰を示すための信号である。検出回路２０は、検出信号Ｄ０に基づいて、正極性入力Ｓ０１と負極性入力Ｓ０２から、通信相手がデータ送信の開始に先立って送信する接続認識用のデータパターン（以下接続認識信号という）を検出すると、ハイレベルとなる第２の信号Ｄ２を上位層に出力する。

特開２００６−５４７４２号公報

ＩｎｆｏｒｍａｔｉｏｎＴｅｃｈｎｏｌｏｇｙ−ＡＴＡｔｔａｃｈｍｅｎｔｗｉｔｈＰａｃｋｅｔＩｎｔｅｒｆａｃｅ−７Ｖｏｌｕｍｅ３ − ＳｅｒｉａｌＴｒａｎｓｐｏｒｔＰｒｏｔｏｃｏｌｓａｎｄＰｈｙｓｉｃａｌＩｎｔｅｒｃｏｎｎｅｃｔ (ＡＴＡ／ＡＴＡＰＩ−７Ｖ３) Ｒｅｖｉｓｉｏｎ４ｂ２１Ａｐｒｉｌ２００４，インターネット＜ｈｔｔｐ：／／ｗｗｗ．ｔ１３．ｏｒｇ／Ｄｏｃｕｍｅｎｔｓ／ＵｐｌｏａｄｅｄＤｏｃｕｍｅｎｔｓ／ｄｏｃｓ２００７／Ｄ１５３２ｖ３ｒ４ｂ−ＡＴ＿Ａｔｔａｃｈｍｅｎｔ＿ｗｉｔｈ＿Ｐａｃｋｅｔ＿Ｉｎｔｅｒｆａｃｅ＿−＿７＿Ｖｏｌｕｍｅ＿３．ｐｄｆ＞，ページ５９，Ｆｉｇｕｒｅ２９

差動シリアル通信装置の受信部の物理層の仕様として、レシーバー回路１４とリカバリ変換回路１６の電源のオン／オフの制御について特に定めが無いが、検出回路２０の内部信号Ｄ０と、検出回路２０から上位層に出力される第１の信号Ｄ１、第２の信号Ｄ２を、レシーバー回路１４とリカバリ変換回路１６の電源のオン／オフの制御に用いることが行われている。具体的には、第２の信号Ｄ２がハイレベルになったときに、レシーバー回路１４と１６の電源をオンし、その後、検出回路２０内で内部信号の検出信号Ｄ０がロウレベルになったときに、レシーバー回路１４とリカバリ変換回路１６の電源をオフする。これは、入力無し状態においてノイズを切断するためである。この場合、検出回路２０は、スケルチ回路としても機能する。

図１２は、検出回路２０がスケルチ回路としても機能する場合に、図１１に示す物理層回路の受信部における各信号の遷移例を示すタイミングチャートである。

＜時刻Ｔ０＞
差動入力端子に接続されたシリアルケーブルは切断状態にある。これは、上述した入力無し状態であり、このとき、正極性入力Ｓ０１と負極性入力Ｓ０２が同電位であり、検出信号Ｄ０、第２の信号Ｄ２、シリアルデータＳ１、パラレルデータＰの全ビット、再生クロックＣＬＫがロウレベルになっている。また、レシーバー回路１４とリカバリ変換回路１６の電源はオフされている。

＜時刻Ｔ１＞
シリアルケーブルが接続状態になり、すなわち、上述した入力有り状態になる。このとき、差動入力端子に接続認識信号が入力され、検出回路２０により検出される。従って、ハイレベルの第２の信号Ｄ２が上位層に出力される。なお、レシーバー回路１４とリカバリ変換回路１６の電源がオフされたままであるため、シリアルデータＳ１と、パラレルデータＰの全ビット、再生クロックＣＬＫが、ロウレベルのままである。

＜時刻Ｔ２＞
ハイレベルの第２の信号Ｄ２を受信した上位層は、レシーバー回路１４とリカバリ変換回路１６の電源をオンする。これにより、レシーバー回路１４とリカバリ変換回路１６が動作を開始し、再生クロックＣＬＫの出力が開始される。なお、接続認識信号の後に続くデータ信号がまだ入力されていないため、シリアルデータＳ１、パラレルデータＰの全ビットは、ロウレベルである。また、接続認識信号が検出されないため、第２の信号Ｄ２はロウレベルになる。

＜時刻Ｔ３＞
差動入力端子に、接続認識信号に続く通常のデータ信号が入力される。このデータ信号は、レシーバー回路１４によりシリアルデータＳ１に変換されて、さらにリカバリ変換回路１６によりパラレルデータＰに変換される。また、パラレルデータＰに同期した再生クロックＣＬＫも出力される。これ以降、差動入力端子にデータ信号の入力が無くなる時刻Ｔ４まで、検出回路２０の内部では、ハイレベルの検出信号Ｄ０が出力され続ける。なお、これらのデータ信号が認識接続用信号ではないため、第２の信号Ｄ２はロウレベルのままである。

＜時刻Ｔ４＞
データ信号の入力が無くなり、シリアルケーブルが切断される。そのため、正極性入力Ｓ０１とＳ０２が同電位になり、検出信号Ｄ０、シリアルデータＳ１、パラレルデータＰの全ビットがロウレベルになる。

＜時刻Ｔ５＞
上位層は、検出信号Ｄ０がロウレベルになったことによりレシーバー回路１４とリカバリ変換回路１６の電源をオフする。これにより、再生クロックＣＬＫの出力も無くなる。

差動シリアル方式によるデータ転送は、低消費電力が要求されるノートＰＣ（ＰＣ：パーソナルコンピュータ）などの携帯機器にも適用されており、差動シリアル通信装置の消費電力をいかに抑制することが大きな課題となっている。上述した説明から分かるように、差動シリアル通信装置の受信部の物理層において、消費電力が比較的に大きいアナログのコンパレータを備えたレシーバー回路１４や、検出回路２０がある。入力無し状態においてレシーバー回路１４とリカバリ変換回路１６の電源をオフすることによりある程度電力の消費を抑制することできるが、より一層の低消費電力が要求されている。

本発明の一つの態様は、差動シリアル通信装置の物理層回路である。この物理層回路は、差動入力端子と、変換部と、第１の検出回路と、第２の検出回路と、制御回路を備える。

差動入力端子は、通信相手からの差動シリアル信号を受信して出力する。

変換部は、差動入力端子と接続され、該差動入力端子の出力を所定のビット数単位のパラレルデータに変換する。変換部の電源のオン／オフは、上位層からの電源制御信号により制御される。

第１の検出回路は、差動入力端子と接続され、該差動入力端子の出力から、通信の開始を示す接続認識信号を検出する。該第１の検出回路は、接続認識信号を検出したときに変換部の電源をオンする電源制御信号を上位層に出せるための第１の制御信号を出力する。

第２の検出回路は、変換部と接続され、変換部が得た所定のビット数単位のパラレルデータが、差動入力端子による差動シリアル信号の受信の有無のいずれを示すビット構成を有するかを検出することによって差動入力端子による前記差動シリアル信号の受信の有無を検出する。該第２の検出回路は、上記受信がないことを検出したときに変換部の電源をオフする電源制御信号を上位層に出せるための第２の制御信号を出力する。

制御部は、第２の検出回路により上記受信があることを検出したときに第１の検出回路の電源をオフし、第２の検出回路により上記受信が無いことを検出したときに第１の検出回路の電源をオンする。

なお、上記態様の回路を方法や、装置、システムなどに置き換えて表現したものや、該回路を備えた通信装置なども、本発明の態様としては有効である。

本発明にかかる技術によれば、差動シリアル通信装置の電力消費をより抑制することができる。

本発明の第１の実施の形態にかかる物理層回路を示す図である。図１に示す物理層回路における第２の検出回路と制御回路を示す図である。図１に示す物理層回路における各信号の遷移例を示すタイミングチャートである。本発明の第２の実施の形態にかかる物理層回路を示す図である。図４に示す物理層回路における各信号の遷移例を示すタイミングチャートである。第２の検出回路の他の構成例を示す例である（その１）。第２の検出回路の他の構成例を示す例である（その２）。第２の検出回路の他の構成例を示す例である（その３）。第２の検出回路の他の構成例を示す例である（その４）。第２の検出回路の他の構成例を示す例である（その５）。通常のシリアル通信装置の物理層回路を示す図である。図１１に示す物理層回路における各信号の遷移例を示すタイミングチャートである。

以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、本発明と関連する部分を除き、適宜、省略、及び簡略化がなされている。

＜第１の実施の形態＞
図１は、本発明の第１の実施の形態にかかる物理層回路１００を示す。物理層回路１００は、差動シリアル通信装置の受信部の物理層であり、正極性端子１１１と負極性端子１１２から構成された差動入力端子１１０と、レシーバー回路１２０と、リカバリ変換回路１２２と、第１の検出回路１３０と、第２の検出回路１３２と、制御回路１３４を備える。

正極性端子１１１と負極性端子１１２は、それぞれシリアルケーブルと接続されており、通信相手が送信してきた差動シリアル信号を受信してレシーバー回路１２０とリカバリ変換回路１２２に出力する。正極性端子１１１と負極性端子１１２からの入力は夫々正極性入力Ｓ０１と負極性入力Ｓ０２である。

レシーバー回路１２０は、図１１に示すレシーバー回路１４と同様のアナログの差動コンパレータ回路であり、差動入力端子１１０からの入力をシングルのシリアルデータＳ１に変換してリカバリ変換回路１２２に出力する。レシーバー回路１２０は、差動入力端子１１０に差動シリアル信号の入力が無いときに、すなわち正極性入力Ｓ０１と負極性入力Ｓ０２の電位が同電位であるときにシリアルデータＳ１にロウレベルを出力し、差動入力端子１１０に差動シリアル信号の入力があるときに正極性入力Ｓ０１と同様のハイレベルまたはロウレベルをシリアルデータＳ１に出力する。

リカバリ変換回路１２２は、図１１に示すリカバリ変換回路１６と同様の回路であり、シリアルデータＳ１からクロック信号を分離して受信再生クロック再生クロックＣＬＫを
得ると共に、シリアルデータＳ１を所定のビット数（ビット幅）単位のパラレルデータＰに変換する。

すなわち、レシーバー回路１２０とリカバリ変換回路１２２は、請求項でいう「変換部」の機能を備える。また、レシーバー回路１２０とリカバリ変換回路１２２には、上位層からの電源制御信号ｃｔｒ０が入力され、電源制御信号ｃｔｒ０により電源のオン／オフが制御される。

正極性入力Ｓ０１と負極性入力Ｓ０２は、第１の検出回路１３０にも出力される。第１の検出回路１３０は、図１１に示す検出回路２０と同様に、アナログの差動コンパレータ回路を有し、該差動コンパレータ回路により正極性入力Ｓ０１と負極性入力Ｓ０２の振幅を所定の閾値と比較すると共に、正極性入力Ｓ０１と負極性入力Ｓ０２から、通信相手がデータ送信の開始に先立って送信する接続認識信号の検出も行い、該接続認識信号を検出すると、ハイレベルとなる第１の制御信号ｃｔｒ１を上位層に出力する。

なお、第１の検出回路１３０は、正極性入力Ｓ０１と負極性入力Ｓ０２の振幅を所定の閾値とを比較して比較結果を得るが、比較結果を示す検出信号（図示せず）を内部信号として持つ。この検出信号は、図１１における検出回路２０が得る検出信号Ｄ０と同様に、ハイであることが「入力有り状態」を示し、ロウであることが「入力無し状態」を示す。

第２の検出回路１３２は、リカバリ変換回路１２２に接続され、リカバリ変換回路１２２からのパラレルデータＰが入力される。第２の検出回路１３２は、パラレルデータＰのビット構成に基づいて、差動入力端子１１０に差動シリアル信号の入力の有無を検出する。第２の検出回路１３２の具体的な構成については後述するが、第２の検出回路１３２は、差動入力端子１１０に差動シリアル信号の入力が無いことを検出すると、レシーバー回路１２０とリカバリ変換回路１２２の電源をオフする電源制御信号ｃｔｒ０を上位層に出させるための第２の制御信号ｃｔｒ２を上位層に出力する。

第２の制御信号ｃｔｒ２は、制御回路１３４にも出力される。制御回路１３４は、第２の制御信号ｃｔｒ２に応じて、第１の検出回路１３０の電源をオンまたはオフする第３の制御信号ｃｔｒ３を第１の検出回路１３０に出力する。

図２は、図１に示す物理層回路１００における第２の検出回路１３２と制御回路１３４を示す。図示のように、本実施の形態において、第２の検出回路１３２は、パラレルデータＰを入力とするＮＯＲゲートであり、パラレルデータＰの各ビットの否定論理和を第２の制御信号ｃｔｒ２として出力する。例えば、パラレルデータＰのビット幅が８ビットである場合、パラレルデータＰは８ビットずつ第２の検出回路１３２に入力され、この８ビット全てがロウレベルである場合にのみ第２の制御信号ｃｔｒ２がハイレベルとなる。

制御回路１３４は、第２の制御信号ｃｔｒ２を入力とするインバータであり、第２の制御信号ｃｔｒ２の反転信号を第３の制御信号ｃｔｒ３として第１の検出回路１３０に出力する。パラレルデータＰの全てのビットがロウレベルであるときにのみ第２の制御信号ｃｔｒ２がハイレベルになるため、第３の制御信号ｃｔｒ３は、パラレルデータＰの全てのビットがロウである場合にのみロウレベルになる。

図３は、図１に示す物理層回路１００における各信号の遷移例を示すタイミングチャートである。時間順に説明する。

＜時刻Ｔ０＞
差動入力端子に接続されたシリアルケーブルは切断状態にある。このとき、上位層からの電源制御信号ｃｔｒ０がハイレベルであり、レシーバー回路１２０とリカバリ変換回路１２２の電源はオフされている。また、正極性入力Ｓ０１と負極性入力Ｓ０２が同電位であり、第１の検出回路１３０の内部信号となる検出信号、第１の制御信号ｃｔｒ１、シリアルデータＳ１、パラレルデータＰの全ピット、再生クロックＣＬＫがロウレベルになっている。

パラレルデータＰの全ビットがロウレベルであるため、第２の制御信号ｃｔｒ２がハイレベルであり、第３の制御信号ｃｔｒ３がロウレベルである。

＜時刻Ｔ１＞
シリアルケーブルが接続され、差動入力端子１１０に接続認識信号が入力される。そのため、第１の検出回路１３０は、ハイレベルの第１の制御信号ｃｔｒ１を上位層に出力する。なお、レシーバー回路１２０とリカバリ変換回路１２２の電源がオフされたままであるため、シリアルデータＳ１と、パラレルデータＰの全ビット、再生クロックＣＬＫもロウレベルのままであり、第２の制御信号ｃｔｒ２は引き続きハイレベルであり、第３の制御信号ｃｔｒ３は、ロウレベルのままである。

＜時刻Ｔ２＞
ハイレベルの第１の制御信号ｃｔｒ１を受信した上位層は、電源制御信号ｃｔｒ０をロウレベルにしてレシーバー回路１２０とリカバリ変換回路１２２の電源をオンする。これにより、レシーバー回路１２０とリカバリ変換回路１２２が動作を開始し、再生クロックＣＬＫの出力が開始される。なお、接続認識信号の後に続くデータ信号がまだ入力されていないため、シリアルデータＳ１、パラレルデータＰの全ビットは、ロウレベルである。そのため、第２の制御信号ｃｔｒ２と第３の制御信号ｃｔｒ３はそれぞれハイレベルとロウレベルのままである。また、認識接続信号が検出されないため、第１の制御信号ｃｔｒ１は、ロウレベルになる。

＜時刻Ｔ３＞
差動入力端子１１０に、接続認識信号に続く通常のデータ信号が入力される。このデータ信号は、レシーバー回路１２０によりシリアルデータＳ１に変換されて、さらにリカバリ変換回路１２２によりパラレルデータＰに変換される。また、パラレルデータＰに同期した再生クロックＣＬＫも出力される。なお、これらのデータ信号が認識接続用信号ではないため、第１の制御信号ｃｔｒ１は、ロウレベルのままである。

差動入力端子１１０に入力されるデータ信号は、８Ｂ１０Ｂで符号化されており、それを変換して得たシリアルデータＳ１は、ロウレベルとハイレベル間で絶えず変化する。そのため、このようなシリアルデータＳ１をさらに変換して得たパラレルデータＰは、ビット幅単位の全ビット中のハイレベルとロウレベルの個数は均等化しており、全ビットがロウレベルに成りえない。したがって、第２の制御信号ｃｔｒ２はロウレベルになり、第３の制御信号ｃｔｒ３はハイレベルになる。

第３の制御信号ｃｔｒ３がハイレベルになることにより、第１の検出回路１３０の電源はオフされる。

＜時刻Ｔ４＞
データ信号の入力が無くなり、シリアルケーブルが切断される。そのため、正極性入力Ｓ０１とＳ０２が同電位になり、シリアルデータＳ１、パラレルデータＰの全ビットがロウレベルになる。

パラレルデータＰの全ビットがロウレベルになると、第２の制御信号ｃｔｒ２はハイレベルになり、第３の制御信号ｃｔｒ３はロウレベルになる。第３の制御信号ｃｔｒ３がロウレベルになることにより、第１の検出回路１３０は、電源がオンされ、再び動作を開始する。

＜時刻Ｔ５＞
上位層が、ハイレベルの第２の制御信号ｃｔｒ２を受信したことにより電源制御信号ｃｔｒ０をハイレベルにして、レシーバー回路１２０とリカバリ変換回路１２２の電源をオフする。これにより、再生クロックＣＬＫの出力も無くなる。

このように、本実施の形態の物理層回路１００は、第１の検出回路１３０により接続認識信号が検出されると、レシーバー回路１２０とリカバリ変換回路１２２の電源がオンされるため、接続認識信号の後に続くデータの受信が可能になる。また、第２の検出回路１３２により入力無し状態が検出されると、レシーバー回路１２０とリカバリ変換回路１２２の電源がオフされるため、スケルチ機能を果たすことができる。これについて、図１１に示す物理層回路と同様である。

本実施の形態の物理層回路１００は、さらに、接続認識信号が検出された後に第２の検出回路１３２により入力有り状態か入力無し状態かの検出を行い、入力有り状態のときに第１の検出回路１３０の電源をオフし、入力無し状態のときに第１の検出回路１３０の電源をオンする。このように、通常のデータ通信が行われている期間（例えば図３に示す時刻Ｔ３から時刻Ｔ４までの期間）内に、第１の検出回路１３０信号検出回路の電源をオフすることにより、第１の検出回路１３０による電力の消費を削減することができる。

なお、図１１に示す物理層回路に対して、本実施の形態の物理層回路１００では、第２の検出回路１３２と制御回路１３４が追加されているが、第２の検出回路１３２と制御回路１３４は、ＣＭＯＳ回路で構成された論理ゲートであり、通常のデータ通信が行われている状態で動作しても、アナログコンパレータを備える第１の検出回路１３０より消費電力が非常に少ない。

例えば、実測により、第１の検出回路１３０の動作時の消費電力が１０ｍＷであるのに対して、第２の検出回路１３２と制御回路１３４の動作時の消費電力が１０μＷ程度である。

さらに、シリアルケーブルが切断されている時、レシーバー回路１２０とリカバリ変換回路１２２が停止している状態で、第２の検出回路１３２の入力であるパラレルデータＰは変化しない。そのため、ＣＭＯＳ回路で構成された第２の検出回路１３２と制御回路１３４の消費電力は０μＷであり、図１１に示す物理層回路と比べて、シリアルケーブルが切断されているときの消費電力の増大が無い。

＜第２の実施の形態＞
図４は、本発明の第２の実施の形態にかかる物理層回路２００を示す。物理層回路２００は、物理層回路１００における制御回路１３４の代わりに制御回路２１０が設けられた点を除き、物理層回路１００と同様であるため、ここで制御回路２１０についてのみ説明する。他の機能ブロックについては、図１に用いられた符号と同じ符号を付与すると共に、説明を省略する。

制御回路２１０は、上位層からの電源制御信号ｃｔｒ０を入力とするインバータであり、電源制御信号ｃｔｒ０の反転信号を第３の制御信号ｃｔｒ３として第１の検出回路１３０に出力する。

図５は、図４に示す物理層回路２００における各信号の遷移例を示すタイミングチャートである。時間順に説明する。

＜時刻Ｔ０＞
差動入力端子に接続されたシリアルケーブルは切断状態にある。このとき、上位層からの電源制御信号ｃｔｒ０がハイレベルであり、レシーバー回路１２０とリカバリ変換回路１２２の電源はオフされている。そのため、第３の制御信号ｃｔｒ３はロウレベルである。また、正極性入力Ｓ０１と負極性入力Ｓ０２が同電位であり、第１の検出回路１３０の内部信号となる検出信号、第１の制御信号ｃｔｒ１、シリアルデータＳ１、パラレルデータＰの全ピット、再生クロックＣＬＫがロウレベルになっている。

パラレルデータＰの全ビットがロウレベルであるため、第２の制御信号ｃｔｒ２がハイレベルである。

＜時刻Ｔ１＞
シリアルケーブルが接続され、差動入力端子１１０に接続認識信号が入力される。そのため、第１の検出回路１３０は、ハイレベルの第１の制御信号ｃｔｒ１を上位層に出力する。なお、レシーバー回路１２０とリカバリ変換回路１２２の電源がオフされたままであるため、シリアルデータＳ１と、パラレルデータＰの全ビット、再生クロックＣＬＫもロウレベルのままであり、第２の制御信号ｃｔｒ２は引き続きハイレベルである。なお、第３の制御信号ｃｔｒ３は、ロウレベルのままである。

＜時刻Ｔ２＞
ハイレベルの第１の制御信号ｃｔｒ１を受信した上位層は、電源制御信号ｃｔｒ０をロウレベルにしてレシーバー回路１２０とリカバリ変換回路１２２の電源をオンする。これにより、レシーバー回路１２０とリカバリ変換回路１２２が動作を開始し、再生クロックＣＬＫの出力が開始される。また、電源制御信号ｃｔｒ０がロウレベルになったため、第３の制御信号ｃｔｒ３はハイレベルになる。これにより、第１の検出回路１３０の電源がオフされる。

なお、接続認識信号の後に続くデータ信号がまだ入力されていないため、シリアルデータＳ１、パラレルデータＰの全ビットは、ロウレベルである。そのため、第２の制御信号ｃｔｒ２はハイレベルのままである。また、認識接続信号が検出されないため、第１の制御信号ｃｔｒ１は、ロウレベルになる。

差動入力端子１１０に入力されるデータ信号は、８Ｂ１０Ｂで符号化されており、それを変換して得たシリアルデータＳ１は、ロウレベルとハイレベル間で絶えず変化する。そのため、このようなシリアルデータＳ１をさらに変換して得たパラレルデータＰは、ビット幅単位の全ビット中のハイレベルとロウレベルの個数は均等化しており、全ビットがロウレベルに成りえない。したがって、第２の制御信号ｃｔｒ２はロウレベルになる。

パラレルデータＰの全ビットがロウレベルになると、第２の制御信号ｃｔｒ２はハイレベルになる。

＜時刻Ｔ５＞
上位層が、ハイレベルの第２の制御信号ｃｔｒ２を受信したことにより電源制御信号ｃｔｒ０をハイレベルにして、レシーバー回路１２０とリカバリ変換回路１２２の電源をオフする。これにより、再生クロックＣＬＫの出力も無くなる。
また、電源制御信号ｃｔｒ０がハイレベルになったことにより、第３の制御信号ｃｔｒ３はロウレベルになる。これにより、第１の検出回路１３０は、電源がオンされ、動作を開始する。

本実施の形態の物理層回路２００は、物理層回路１００と同様の効果を得ることができる。また、物理層回路１００では、第１の検出回路１３０の電源オフの期間は、通常のデータ通信が行われている期間（図３と図５に示す時刻Ｔ３から時刻Ｔ４までの期間）である。それに対して、物理層回路２００では、第１の検出回路１３０の電源オフの期間は、上位層が接続を認識した時刻（図３と図５に示す時刻Ｔ２）から、上位層が切断を認識した時刻（図３と図５に示す時刻Ｔ５）までの期間である。すなわち、物理層回路２００は、第１の検出回路１３０の電源をより長時間オフすることができ、ひいては物理層回路乃至通信装置の電力消費をより削減することができる。

＜他の実施の形態＞
以下、本発明の実施の形態としての物理層回路において、図２に示す第２の検出回路１３２の別の構成を説明する。

図６は、第２の検出回路１３２の別の構成例を示す。この第２の検出回路１３２は、パラレルデータＰの各ビットが入力されるＮＯＲゲート１５２と、パラレルデータＰの各ビットが入力されるＡＮＤゲート１５４と、ＮＯＲゲート１５２とＡＮＤゲート１５４の出力が入力されるＯＲゲート１５６を備える。

ＮＯＲゲート１５２は、パラレルデータＰの全ビットがロウレベルであるときにのみハイレベルの信号Ｃ１を出力する。ＡＮＤゲート１５４は、パラレルデータＰの全ビットがハイレベルであるときにのみハイレベルの信号Ｃ２を出力する。ＯＲゲート１５６は、信号Ｃ１とＣ２のいずれか一方または両方がハイレベルであるときにハイレベルを出力する。ＯＲゲート１５６の出力は、第２の制御信号ｃｔｒ２である。

すなわち、図６に示す第２の検出回路１３２によれば、パラレルデータＰの全ビットがロウレベルである場合と、パラレルデータＰの全ビットがハイレベルである場合において、第２の制御信号ｃｔｒ２がハイレベルになり、他の場合においては第２の制御信号ｃｔｒ２がロウレベルになる。

前述したように、通常のデータ通信が行われているときに、パラレルデータＰの全ビットがロウレベルであることがあり得ない。同様に、パラレルデータＰの全ビットがハイレベルであることもあり得ない。パラレルデータＰの全ビットがロウビットである場合に加え、パラレルデータＰの全ビットがハイレベルである場合も通常のデータ通信が行われる期間以外として検出することによって、検出の精度を高めることができる。

図７も、第２の検出回路１３２の別の構成例を示す。この第２の検出回路１３２は、パラレルデータＰのロウレベルのビットをカウントするロウレベルカウンタである。ロウレベルカウンタ１３２は、パラレルデータＰの全ビットのうちに、ロウレベルのビットが占める割合が所定の閾値以上になったときにハイレベルを出力し、それ以外のときにロウレベルを出力する。ロウレベルカウンタ１３２の出力は、第２の制御信号ｃｔｒ２である。

前述したように、通常のデータ通信が行われているときに、パラレルデータＰの全ビット中のハイレベルとロウレベルの個数が均等化している。そのため、パラレルデータＰの全ビットがロウレベルであることを検出することにより、通常のデータ通信が行われていないことを検出することができる。しかし、ＬＳＩ内外におけるノイズの発生により、通常のデータ通信が行われていないときに、パラレルデータＰの全ビットがロウレベルにならない可能性がある。そのため、図７に示すようにロウレベルカウンタにより第２の検出回路１３２を構成すれば、ノイズの耐性を強化できる。

さらに、ロウレベルカウンタ１３２がハイレベルを出力するかロウレベルを出力するかの上記閾値をパラメータ化して可変できるようにすることで、ノイズ耐性量の調整が可能となる。

図８も、第２の検出回路１３２の別の構成例を示す。この第２の検出回路１３２は、パラレルデータＰの各ビットが入力されるロウレベルカウンタ１６２と、パラレルデータＰの各ビットが入力されるＡＮＤゲート１６４と、ロウレベルカウンタ１６２とＡＮＤゲート１６４の出力が入力されるＯＲゲート１６６を備える。

ロウレベルカウンタ１６２は、図７に示すロウレベルカウンタ１３２と同様に、パラレルデータＰの全ビットのうちに、ロウレベルのビットが占める割合が所定の閾値以上になったときにハイレベルを出力し、それ以外のときにロウレベルを出力する。ロウレベルカウンタ１６２の出力する信号Ｃ１は、ＯＲゲート１６６に入力される。

ＡＮＤゲート１６４は、パラレルデータＰの全ビットがハイレベルであるときにのみハイレベルの信号Ｃ２を出力する。ＯＲゲート１６６は、信号Ｃ１とＣ２のいずれか一方または両方がハイレベルであるときにハイレベルを出力する。ＯＲゲート１６６の出力は、第２の制御信号ｃｔｒ２である。

図８に示す第２の検出回路１３２は、図７に示すロウレベルカウンタ１３２により構成された第２の検出回路と同様にノイズの耐性を強化できると共に、パラレルデータＰの全ビットがハイレベルである場合も通常のデータ通信が行われる期間以外として検出することによって、検出の精度を高めることができる。

図９も、第２の検出回路１３２の別の構成例を示す。この第２の検出回路１３２は、ロウレベルカウンタ１７２と、ハイレベルカウンタ１７４と、ＯＲゲート１７６を備える。

ロウレベルカウンタ１７２は、図７に示すロウレベルカウンタ１３２と同様に、パラレルデータＰの全ビットのうちに、ロウレベルのビットが占める割合が所定の閾値以上になったときにハイレベルを出力し、それ以外のときにロウレベルを出力する。ロウレベルカウンタ１７２の出力する信号Ｃ１は、ＯＲゲート１７６に入力される。

ハイレベルカウンタ１７４は、パラレルデータＰのハイレベルのビットをカウントするカウンタであり、パラレルデータＰの全ビットのうちに、ハイレベルのビットが占める割合が所定の閾値以上になったときに信号Ｃ２にハイレベルを出力し、それ以外のときに信号Ｃ２にロウレベルを出力する。

ＯＲゲート１７６は、信号Ｃ１とＣ２が入力され、それらの論理和を第２の制御信号ｃｔｒ２として出力する。

前述したように、通常のデータ通信が行われているときに、パラレルデータＰの全ビット中のハイレベルとロウレベルの個数が均等化している。そのため、パラレルデータＰの全ビットがロウレベルであることを検出することにより、通常のデータ通信が行われていないことを検出することができる。しかし、ＬＳＩ内外におけるノイズの発生により、通常のデータ通信が行われていないときに、パラレルデータＰの全ビットがロウレベルにならない可能性がある。従って、図７に示すようにロウレベルカウンタ１３２により第２の検出回路を構成することにより、ノイズ耐性を強化することができる。

図９に示す第２の検出回路１３２は、ロウレベルカウンタ１７２に加え、ハイレベルカウンタ１７４によりパラレルデータＰの全ビットのうちにハイレベルのビットが占める割合が所定の閾値以上である場合も通常のデータ通信が行われる期間以外として検出することによって、検出の精度を高めることができる。

図１０も、第２の検出回路１３２の別の構成例を示す。この第２の検出回路１３２は、ＮＯＲゲート１８２と、ハイレベルカウンタ１８４と、ＯＲゲート１８６を備える。

ＮＯＲゲート１８２は、パラレルデータＰの各ビットが入力され、パラレルデータＰの各ビットがロウレベルである場合のみ信号Ｃ１にハイレベルを出力する。

ハイレベルカウンタ１８４は、パラレルデータＰのハイレベルのビットをカウントするカウンタであり、パラレルデータＰの全ビットのうちに、ハイレベルのビットが占める割合が所定の閾値以上になったときに信号Ｃ２にハイレベルを出力し、それ以外のときに信号Ｃ２にロウレベルを出力する。

ＯＲゲート１８６は、信号Ｃ１とＣ２が入力され、それらの論理和を第２の制御信号ｃｔｒ２として出力する。

図１０に示す第２の検出回路１３２は、図２に示す第２の検出回路１３２を構成するＮＯＲゲートと、図９に示す第２の検出回路１３２を構成するハイレベルカウンタ１７４の組合せであり、ここで効果の説明を省略する。

以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、上述した各実施の形態に対してさまざまな変更、増減を行ってもよい。これらの変更、増減が行われた変形例も本発明の範囲にあることは当業者に理解されるところである。

１１正極性端子１２負極性端子
１４レシーバー回路１６リカバリ変換回路
２０検出回路１００物理層回路
１１０差動入力端子１１１正極性端子
１１２負極性端子１２０レシーバー回路
１２２リカバリ変換回路１３０第１の検出回路
１３２第２の検出回路１３４制御回路
１５２ＮＯＲゲート１５４ＡＮＤゲート
１５６ＯＲゲート１６２ロウレベルカウンタ
１６４ＡＮＤゲート１６６ＯＲゲート
１７２ロウレベルカウンタ１７４ハイレベルカウンタ
１７６ＯＲゲート１８２ＮＯＲゲート
１８４ハイレベルカウンタ１８６ＯＲゲート
２００物理層回路２１０制御回路
ｃｔｒ０電源制御信号ｃｔｒ１第１の制御信号
ｃｔｒ２第２の制御信号ｃｔｒ３第３の制御信号
ＣＬＫ再生クロックＤ０検出信号
Ｄ１第１の信号Ｄ２第２の信号
ＰパラレルデータＳ０１正極性入力
Ｓ０２負極性入力Ｓ１シリアルデータ

Claims

差動シリアル通信装置の物理層回路であって、
通信相手からの差動シリアル信号を受信して出力する差動入力端子と、
前記差動入力端子と接続され、該差動入力端子の出力を所定のビット数単位のパラレルデータに変換する変換部であって、上位層からの電源制御信号により電源のオンとオフが制御される前記変換部と、
前記差動入力端子と接続され、該差動入力端子の出力から、通信の開始時に前記通信相手が最初に送信する接続認識信号を検出する第１の検出回路であって、前記接続認識信号を検出したときに前記変換部の電源をオンする前記電源制御信号を前記上位層に出させるための第１の制御信号を出力する前記第１の検出回路と、
前記変換部と接続され、前記変換部が得た前記所定のビット数単位のパラレルデータが、前記差動入力端子による、前記通信相手が前記接続認識信号の後に送信するデータ信号の受信の有無のいずれを示すビット構成を有するかを検出することによって前記差動入力端子による前記受信の有無を検出する第２の検出回路であって、前記受信がある状態から無い状態になったことを検出したときに前記変換部の電源をオフする前記電源制御信号を前記上位層に出させるための第２の制御信号を出力する前記第２の検出回路と、
前記第２の検出回路により前記受信があることを検出したときに前記第１の検出回路の電源をオフし、前記第２の検出回路により前記受信がある状態から無い状態になったことを検出したときに前記第１の検出回路の電源をオンする制御回路とを備えたことを特徴とする物理層回路。
前記第２の検出回路と前記制御回路は、ＣＭＯＳ回路により構成されたことを特徴とする請求項１に記載の物理層回路。
前記第２の検出回路は、前記変換部が得た前記パラレルデータの前記所定のビット数単位の全ビットのうちに、ロウレベルのビットが占める割合が所定の閾値以上になったときに、前記第２の制御信号をアクティブにし、
他のときに、前記第２の制御信号を非アクティブにすることを特徴とする請求項１または２に記載の物理層回路。
前記第２の検出回路は、前記変換部が得た前記パラレルデータの前記所定のビット数単位の全ビットがロウレベルであるときに、前記第２の制御信号をアクティブにすることを特徴とする請求項３に記載の物理層回路。
前記第２の検出回路は、さらに、前記変換部が得た前記パラレルデータの前記所定のビット数単位の全ビットのうちに、ハイレベルのビットが占める割合が所定の閾値以上になったときに、前記第２の制御信号をアクティブにすることを特徴とする請求項３または４に記載の物理層回路。
前記第２の検出回路は、さらに、前記変換部が得た前記パラレルデータの前記所定のビット数単位の全ビットがハイレベルであるときに、前記第２の制御信号をアクティブにすることを特徴とする請求項３または４に記載の物理層回路。
前記制御回路は、前記第２の検出回路からの前記第２の制御信号が入力され、
前記第２の制御信号がアクティブになったときに、前記第１の検出回路の電源をオンし、
前記第２の制御信号が非アクティブになったときに、前記第１の検出回路の電源をオフすることを特徴とする請求項３から６のいずれか１項に記載の物理層回路。
前記制御回路は、前記上位層からの前記電源制御信号が入力され、
前記電源制御信号が前記変換部の電源をオフする信号であるときに前記第１の検出回路の電源をオンし、
前記電源制御信号が前記変換部の電源をオンする信号であるときに前記第１の検出回路の電源をオフすることを特徴とする請求項３から６のいずれか１項に記載の物理層回路。