TWI573022B - 傳輸器電路、接收器電路及傳輸／接收系統 - Google Patents

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TWI573022B TW102122033A TW102122033A TWI573022B TW I573022 B TWI573022 B TW I573022B TW 102122033 A TW102122033 A TW 102122033A TW 102122033 A TW102122033 A TW 102122033A TW I573022 B TWI573022 B TW I573022B
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Description

傳輸器電路、接收器電路及傳輸/接收系統 相關申請案的交叉參考
本申請案主張2012年11月22日申請之韓國專利申請案第10-2012-0132965號的優先權，該案以全文引用之方式併入本文中。
本發明之例示性實施例係關於一種資料傳輸/接收技術。
各種積體電路晶片並不單獨操作，而是操作以藉由周邊晶片來發送/接收資料。舉例而言，記憶體晶片(諸如DRAM及快閃記憶體)藉由記憶體控制器來發送/接收資料，且CPU亦藉由主板上之各種晶片來發送/接收資料。
圖1為說明相關技術中之傳輸器電路110與接收器電路120之間的資料傳輸方法的圖式。
參考圖1，傳輸器電路110傳輸資料DATA1及DATA2連同時脈CLK及CLKB至接收器電路120。接著，接收器電路120與時脈CLK及CLKB同步地接收資料DATA1及DATA2。為穩定地發送/接收高頻(高速)資料，與資料同步之時脈係本質的，且大多數高速傳輸/接收系統使用如圖1中所說明之資料傳輸方法。
某一傳輸系統傳輸資料而無時脈，且對應之接收系統使用時脈資料恢復電路(諸如時脈產生器)來恢復在自傳輸系統傳輸之資料中所 包括的時脈，該時脈資料恢復電路消耗大量電流且執行不穩定操作。
本發明之各種實施例係針對一種可以較少之電流消耗及穩定之高速操作經由一條線來一同傳輸/接收時脈及資料的技術。
在一實施例中，一傳輸/接收系統可包括：一傳輸線；一傳輸器電路，其經組態以傳輸時脈至傳輸線及根據資料之邏輯位準來調整該時脈之振幅；及一接收器電路，其經組態以接收被傳送至傳輸線之時脈且經由偵測該時脈之振幅來恢復資料。
在一實施例中，傳輸器電路可包括：第一驅動器，其經組態以驅動傳輸線上之時脈；及第二驅動器，其經組態以驅動該傳輸線上之該時脈，且在資料為第一位準的情況中該第二驅動器被啟動且在資料為第二位準的情況中該第二驅動器被撤銷啟動。
在一實施例中，一接收器電路可包括：一時脈接收單元，其經組態以經由偵測經由傳輸線接收之信號的邏輯高位準及邏輯低位準來恢復時脈；及一資料接收單元，其經組態以經由偵測經由傳輸線接收之信號的振幅來恢復資料。
在另一實施例中，一傳輸/接收系統可包括：第一傳輸線；第二傳輸線；第一傳輸單元，其經組態以傳輸正時脈至第一傳輸線且根據第一資料之邏輯位準來調整正時脈之振幅；第二傳輸單元，其經組態以傳輸負時脈至第二傳輸線且根據第二資料之邏輯位準來調整負時脈之振幅；及一接收器電路，其經組態以接收被傳送至第一傳輸線及第二傳輸線之第一時脈及第二時脈、經由偵測所接收之正時脈的振幅來恢復第一資料且經由偵測所接收之負時脈的振幅來恢復第二資料。
在另一實施例中，一接收器電路可包括：一時脈接收單元，其經組態以經由比較經由第一傳輸線接收之信號與經由第二傳輸線接收之信號來恢復第一時脈及第二時脈；及一資料接收單元，其經組態以 經由偵測經由第一傳輸線接收之信號的振幅來恢復第一資料且經由偵測經由第二傳輸線接收之信號的振幅來恢復第二資料。
在另一實施例中，一傳輸/接收系統可包括：一傳輸器電路，其經組態以產生峰值振幅根據待傳輸之資料之邏輯位準而變化的時脈且傳輸該時脈作為信號；及一接收器電路，其經組態以基於自傳輸器電路接收之信號的邏輯位準來恢復時脈且基於所接收之信號的振幅來恢復資料。
根據本發明之實施例，由於藉由資料來調變之時脈係經由一條傳輸線而傳輸，所以可減少傳輸資料所需之線的數目，且可達成穩定之高速操作。
另外，不必使用基於可涉及複雜電路及大量電流之時脈產生器的時脈資料恢復電路。
110‧‧‧傳輸器電路
120‧‧‧接收器電路
210‧‧‧傳輸器電路
220‧‧‧接收器電路
310‧‧‧第一驅動器
320‧‧‧第二驅動器
410‧‧‧時脈接收單元
420‧‧‧資料接收單元
421‧‧‧差動緩衝器
422‧‧‧鎖存器
430‧‧‧奇數資料接收單元
431‧‧‧差動緩衝器
432‧‧‧鎖存器
610‧‧‧傳輸器電路
620‧‧‧接收器電路
710‧‧‧第一驅動器
720‧‧‧第二驅動器
730‧‧‧第三驅動器
740‧‧‧第四驅動器
810‧‧‧時脈接收單元
820‧‧‧第一偶數資料接收單元
821‧‧‧差動緩衝器
822‧‧‧鎖存器
830‧‧‧第一奇數資料接收單元
831‧‧‧差動緩衝器
832‧‧‧鎖存器
840‧‧‧第二偶數資料接收單元
841‧‧‧差動緩衝器
842‧‧‧鎖存器
850‧‧‧第二奇數資料接收單元
851‧‧‧差動緩衝器
852‧‧‧鎖存器
LINE‧‧‧傳輸線
LINE1‧‧‧第一傳輸線
LINE2‧‧‧第二傳輸線
圖1為說明相關技術中之傳輸器電路110與接收器電路120之間的資料傳輸方法的圖式。
圖2為說明根據本發明之一實施例之傳輸/接收系統之組態的圖式。
圖3為說明根據本發明之一實施例之圖2中所示之傳輸器電路210的組態的圖式。
圖4為說明根據本發明之一實施例之圖2中所示之接收器電路220的組態的圖式。
圖5為解釋圖2至圖4中所說明之傳輸器電路210及接收器電路220之操作的圖式。
圖6為說明根據本發明之另一實施例之傳輸/接收系統之組態的圖式。
圖7為說明根據本發明之一實施例之圖6中所示之傳輸器電路610 的組態的圖式。
圖8為說明根據本發明之一實施例之圖6中所示之接收器電路620的組態的圖式。
圖9為解釋圖6至圖8中所說明之傳輸器電路610及接收器電路620之操作的圖式。
下文將參考隨附圖式來更詳細地描述各種例示性實施例。然而，本發明可以不同形式體現，且不應解釋為限於本文中所闡述之實施例。相反，提供此等實施例以使得本發明將為透徹的及完整的，且將向熟習此項技術者完整地傳達本發明之範疇。貫穿該揭示內容，參考數字直接對應於各圖及本發明之實施例中之類似編號的部分。另外，單數形式可包括複數形式，只要其在句子中未被特定地提及。
圖式未必係按比例繪製，且在一些例子中，比例可能已被誇示以便清楚地說明實施例之特徵。
圖2為說明根據本發明之一實施例之傳輸/接收系統之組態的圖式。
參考圖2，傳輸/接收系統包括傳輸器電路210、接收器電路220及傳輸線LINE。傳輸器電路210及接收器電路220可配置於不同積體電路晶片中或同一晶片中，此可根據設計而變化。
傳輸器電路210經由傳輸線LINE傳輸時脈CLK至接收器電路220。由傳輸器電路210傳輸之時脈CLK的振幅取決於資料DATA之值。當待傳輸之資料DATA為「1」時，傳輸器電路210傳輸具有相對較大之振幅的時脈CLK。另一方面，當待傳輸之資料DATA為「0」時，傳輸器電路210傳輸具有相對較小之振幅的時脈CLK。亦即，傳輸器電路210傳輸時脈CLK，該時脈CLK之振幅取決於待傳輸之資料DATA的值而變化。
接收器電路220經由傳輸線LINE接收自傳輸器210傳輸之信號或時脈CLK，且若所接收之信號的邏輯位準為「1」，則接收器電路220將所接收之信號識別為具有值「1」之時脈CLK，而若所接收之信號的邏輯位準為「0」，則接收器電路220將所接收之信號識別為具有值「0」之時脈CLK。另外，接收器電路220基於所接收之信號的振幅而將自傳輸器210發送之資料DATA識別為「0」或「1」。
圖3為說明根據本發明之一實施例之圖2中所示之傳輸器電路210的組態的圖式。
參考圖3，傳輸器電路210包括第一驅動器310及第二驅動器320。
第一驅動器310接收並驅動傳輸線LINE上之時脈CLK。用於上拉驅動傳輸線LINE之第一上拉電壓V_PU1及用於下拉驅動傳輸線LINE之第一下拉電壓V_PD1被供應至第一驅動器310。
第二驅動器320亦驅動傳輸線LINE上之時脈CLK。然而，當待傳輸之資料DATA具有值「1」時，第二驅動器320被啟動，且當待傳輸之資料DATA具有值「0」時，第二驅動器320被撤銷啟動。亦即，若待傳輸之資料DATA具有值「1」，則第二驅動器320驅動傳輸線LINE上之時脈CLK，但若待傳輸之資料DATA具有值「0」，則第二驅動器320不驅動傳輸線LINE上之時脈CLK。用於上拉驅動傳輸線LINE之第二上拉電壓V_PU2及用於下拉驅動傳輸線LINE之第二下拉電壓V_PD2被供應至第二驅動器320。第二上拉電壓V_PU2高於第一上拉電壓V_PU1，且第二下拉電壓V_PD2低於第一下拉電壓V_PD1。
若輸入至傳輸器電路210之資料DATA的值為「0」，則僅第一驅動器310驅動傳輸線LINE上之時脈CLK。另一方面，若資料DATA之值為「1」，則第一驅動器310及第二驅動器320同時驅動傳輸線LINE上之時脈CLK。因此，傳輸線LINE上被驅動之時脈CLK的振幅取決於 資料DATA之值而改變。
儘管圖3說明供應至第一驅動器310及第二驅動器320之上拉電壓V_PU1及V_PU2以及下拉電壓V_PD1及V_PD2係彼此不同，但可將相同之上拉電壓及相同之下拉電壓(亦即，V_PU1=V_PU2及V_PD1=V_PD2)供應至第一驅動器310及第二驅動器320。即使第一驅動器310及第二驅動器320使用相同之上拉電壓及相同之下拉電壓，傳輸線LINE上被驅動之時脈CLK的振幅仍可取決於資料DATA之值而改變，此係因為當僅第一驅動器310驅動時脈CLK時與當第一驅動器310與第二驅動器320兩者驅動時脈CLK時在時脈CLK上之驅動力方面存在差異。
圖4為說明根據本發明之一實施例之圖2中所示之接收器電路220的組態的圖式。
參考圖4，接收器電路220包括恢復時脈CLK之時脈接收單元410及恢復資料DATA之資料接收單元420及430。資料接收單元包括偶數資料接收單元420及奇數資料接收單元430。
時脈接收單元410經由比較經由傳輸線LINE自傳輸器210傳輸之信號與第一參考電壓VREF1來恢復時脈CLK。若所接收之信號的電壓位準高於第一參考電壓VREF1之電壓位準，則時脈接收單元410將時脈CLK之值恢復至「1」，且若所接收之信號的電壓位準低於第一參考電壓VREF1之電壓位準，則時脈接收單元410將時脈CLK之值恢復至「0」。此處，第一參考電壓VREF1為用於判定所接收之信號之邏輯位準為「1」或是為「0」的參考電壓。
偶數資料接收單元420自所接收之信號恢復偶數資料E_DATA。該偶數資料E_DATA與時脈CLK之為邏輯位準「1」的週期同步。偶數資料接收單元420藉由比較所接收之信號的位準與第二參考電壓VREF2之位準及藉由與時脈CLK同步地對比較結果進行取樣而恢復偶 數資料E_DATA。偶數資料接收單元420可包括一差動緩衝器421及一鎖存器422。差動緩衝器421比較所接收之信號與第二參考電壓VREF2，且在所接收之信號高於第二參考電壓VREF2的情況中輸出具有邏輯值「1」之信號，且在所接收之信號低於第二參考電壓VREF2的情況中輸出具有邏輯值「0」之信號。另外，鎖存器422與時脈CLK之位準「1」同步地鎖存差動緩衝器421之輸出。被鎖存於鎖存器422中之信號變成偶數資料E_DATA。此處，第二參考電壓VREF2為高於第一參考電壓VREF1之參考電壓。第二參考電壓VREF2之值被設定於具有邏輯位準「1」之時脈CLK的相對較大之振幅與相對較小之振幅之間。如上文結合圖2所描述，當待傳輸之資料DATA為「1」時，傳輸器電路210傳輸具有相對較大之振幅的時脈CLK，且當待傳輸之資料DATA為「0」時，傳輸器電路210傳輸具有相對較小之振幅的時脈CLK。
奇數資料接收單元430自所接收之信號恢復奇數資料O_DATA。該奇數資料O_DATA與時脈CLK之為邏輯位準「0」的週期同步。奇數資料接收單元430藉由比較所接收之信號的位準與第三參考電壓VREF3之位準及藉由與時脈CLK之反轉信號CLKB同步地對比較結果進行取樣而恢復奇數資料O_DATA。奇數資料接收單元430可包括一差動緩衝器431及一鎖存器432。差動緩衝器431比較所接收之信號與第三參考電壓VREF3，且在所接收之信號低於第三參考電壓VREF3的情況中輸出邏輯值為「1」之信號，且在所接收之信號高於第三參考電壓VREF3的情況中輸出邏輯值為「0」之信號。另外，鎖存器432與信號CLKB之位準「1」或時脈CLK之位準「0」同步地鎖存差動緩衝器431之輸出。被鎖存於鎖存器432中之信號變成奇數資料O_DATA。此處，第三參考電壓VREF3為低於第一參考電壓VREF1之參考電壓。第三參考電壓VREF3之絕對值被設定於具有邏輯位準「1」之時脈 CLK的相對較大之振幅與相對較小之振幅之間。
圖5為解釋圖2至圖4中所說明之傳輸器電路210及接收器電路220之操作的圖式。
自傳輸器電路210傳輸之信號的位準展示於圖5之(a)中，且由接收器電路220恢復之時脈CLK及資料DATA的位準展示於圖5之(b)中。 在圖5之(b)中，由「E」指示之資料表示由偶數資料接收單元420恢復之偶數資料E_DATA，且由「O」指示之資料表示由奇數資料接收單元430恢復之奇數資料O_DATA。
參考圖5，傳輸器電路210根據資料DATA之位準來調整時脈CLK之振幅，且接收器電路220使用自傳輸器電路210傳輸之信號的邏輯值來恢復時脈CLK，且使用自傳輸器電路210傳輸之信號的振幅來恢復資料DATA。
圖6為說明根據本發明之另一實施例之傳輸/接收系統之組態的圖式。參考圖6，將描述使用差動類型之時脈或時脈CLK及CLKB的傳輸/接收系統。
參考圖6，該傳輸/接收系統包括一傳輸器電路610及一接收器電路620。傳輸器電路610及接收器電路620可配置於不同積體電路晶片中或同一晶片中，此可根據設計而變化。
傳輸器電路610經由第一傳輸線LINE1傳輸正時脈CLK至接收器電路620，且經由第二傳輸線LINE2傳輸負時脈CLKB。待傳輸之時脈CLK及CLKB的振幅分別取決於資料DATA1及DATA2之值。當待傳輸之第一資料DATA1為「1」時，傳輸器電路610在第一傳輸線LINE1上傳輸具有相對較大之振幅的正時脈CLK。另一方面，當待傳輸之第一資料DATA1為「0」時，傳輸器電路610在第一傳輸線LINE1上傳輸具有相對較小之振幅的正時脈CLK。另外，當待傳輸之第二資料DATA2為「1」時，傳輸器電路610在第二傳輸線LINE2上傳輸具有相對較大 之振幅的負時脈CLKB。另一方面，當待傳輸之第二資料DATA2為「0」時，傳輸器電路610在第二傳輸線LINE2上傳輸具有相對較小之振幅的負時脈CLKB。亦即，傳輸器電路610傳輸時脈CLK及CLKB，該等時脈CLK及CLKB之振幅取決於待分別在傳輸線LINE1及LINE2上傳輸之資料DATA1及DATA2的值而改變。
接收器電路620經由傳輸線LINE1及LINE2接收自傳輸器610傳輸之信號或時脈CLK及CLKB，且若第一傳輸線LINE1之信號的邏輯位準為「1」，則接收器電路620將第一傳輸線LINE1上之信號識別為具有邏輯值「1」之正時脈CLK，而若第一傳輸線LINE1之信號的邏輯位準為「0」，則接收器電路620將第一傳輸線LINE1上之信號辨識為具有邏輯值「0」之正時脈CLK。另外，接收器電路620基於第一傳輸線LINE1上之信號的振幅而將自傳輸器210發送之第一資料DATA1識別為「0」或「1」。另外，若第二傳輸線LINE2之信號的邏輯位準為「1」，則接收器電路620將第二傳輸線LINE2上之信號辨識為具有邏輯值「1」之負時脈CLKB，而若第二傳輸線LINE2之信號的邏輯位準為「0」，則接收器電路620將第二傳輸線LINE2上之信號辨識為具有邏輯值「0」之負時脈CLKB。另外，接收器電路620基於第二傳輸線LINE2上之信號的振幅而將自傳輸器210發送之第二資料DATA2辨識為「0」或「1」。
圖7為說明根據本發明之另一實施例之圖6中之傳輸器電路610的組態的圖式。
參考圖7，傳輸器電路610包括第一驅動器710、第二驅動器720、第三驅動器730及第四驅動器740。
第一驅動器710接收並驅動第一傳輸線LINE1上之正時脈CLK。用於上拉驅動第一傳輸線LINE1之第一上拉電壓V_PU1及用於下拉驅動第一傳輸線LINE1之第一下拉電壓V_PD1被供應至第一驅動器 710。
第二驅動器720亦驅動第一傳輸線LINE1上之正時脈CLK。然而，當待傳輸之第一資料DATA1具有值「1」時，第二驅動器720被啟動，且當待傳輸之第一資料DATA1具有值「0」時，第二驅動器720被撤銷啟動。亦即，若待傳輸之第一資料DATA1具有值「1」，則第二驅動器720驅動第一傳輸線LINE1上之正時脈CLK，但若待傳輸之第一資料DATA1具有值「0」，則第二驅動器720不驅動第一傳輸線LINE1上之正時脈CLK。用於上拉驅動第一傳輸線LINE1之第二上拉電壓V_PU2及用於下拉驅動第一傳輸線LINE1之第二下拉電壓V_PD2被供應至第二驅動器720。第二上拉電壓V_PU2高於第一上拉電壓V_PU1，且第二下拉電壓V_PD2低於第一下拉電壓V_PD1。
第三驅動器730接收並驅動第二傳輸線LINE2上之負時脈CLKB。用於上拉驅動第二傳輸線LINE2之第一上拉電壓V_PU1及用於下拉驅動第二傳輸線LINE2之第一下拉電壓V_PD1被供應至第三驅動器730。
第四驅動器740亦驅動第二傳輸線LINE2上之負時脈CLKB。然而，當待傳輸之第二資料DATA2具有值「1」時，第四驅動器740被啟動，且當待傳輸之第二資料DATA2具有值「0」時，第四驅動器740被撤銷啟動。亦即，若待傳輸之第二資料DATA2具有值「1」，則第四驅動器740驅動第二傳輸線LINE2上之負時脈CLKB，但若第二資料DATA2具有值「0」，則第四驅動器740不驅動第二傳輸線LINE2上之負時脈CLKB。用於上拉驅動第二傳輸線LINE2之第二上拉電壓V_PU2及用於下拉驅動第二傳輸線LINE2之第二下拉電壓V_PD2被供應至第四驅動器740。第二上拉電壓V_PU2高於第一上拉電壓V_PU1，且第二下拉電壓V_PD2低於第一下拉電壓V_PD1。
圖7之傳輸器電路610與圖3之傳輸器電路210的唯一不同點在於 兩種時脈CLK及CLKB係根據兩種資料DATA1及DATA2而傳輸，且以與圖3之傳輸器電路210相同之原理操作。因此，可將相同之上拉電壓及相同之下拉電壓供應至驅動器710至740，如上文參考圖3所描述。亦即，可滿足V_PU1=V_PU2及V_PD1=V_PD2。
若輸入至傳輸器電路610之第一資料DATA1的值為「0」，則僅第一驅動器710驅動第一傳輸線LINE1上之正時脈CLK。另一方面，若第一資料DATA1之值為「1」，則第一驅動器710及第二驅動器720同時驅動第一傳輸線LINE1上之正時脈CLK。因此，第一傳輸線LINE1上被驅動之正時脈CLK的振幅可取決於第一資料DATA1之值而改變。
若輸入至傳輸器電路610之第二資料DATA2的值為「0」，則僅第三驅動器730驅動第二傳輸線LINE2上之負時脈CLKB，而若第二資料DATA2之值為「1」，則第三驅動器730及第四驅動器740同時驅動第二傳輸線LINE2上之負時脈CLKB。因此，第二傳輸線LINE2上被驅動之負時脈CLKB的振幅取決於第二資料DATA2之值而改變。
圖8為說明根據本發明之另一實施例之圖6中所示之接收器電路620的組態的圖式。
參考圖8，接收器電路620包括恢復時脈CLK及CLKB之時脈接收單元810及恢復資料DATA1及DATA2之資料接收單元820至850。資料接收單元包括第一偶數資料接收單元820、第一奇數資料接收單元830、第二偶數資料接收單元840及第二奇數資料接收單元850。
時脈接收單元810經由比較經由第一傳輸線LINE1接收之信號的位準與經由第二傳輸線LINE2接收之信號的位準來恢復正時脈CLK及負時脈CLKB。若第一傳輸線LINE1之信號高於第二傳輸線LINE2之信號，則時脈接收單元810輸出具有邏輯值「1」之正時脈CLK及具有邏輯值「0」之負時脈CLKB，且若第二傳輸線LINE2之信號高於第一傳輸線LINE1之信號，則時脈接收單元810輸出具有邏輯值「0」之正時 脈CLK及具有邏輯值「1」之負時脈CLKB。時脈接收單元810可為具有差動輸入-差動輸出之差動緩衝器。
第一偶數資料接收單元820自經由第一傳輸線LINE1接收之信號來恢復第一偶數資料E_DATA1。第一偶數資料E_DATA1與正時脈CLK之為邏輯位準「1」的週期同步。第一偶數資料接收單元820藉由比較經由第一傳輸線LINE1接收之信號的位準與第二參考電壓VREF2之位準及藉由與正時脈CLK同步地對比較結果進行取樣而恢復第一偶數資料E_DATA1。第一偶數資料接收單元820可包括一差動緩衝器821及一鎖存器822。差動緩衝器821比較經由第一傳輸線LINE1接收之信號與第二參考電壓VREF2，且在經由第一傳輸線LINE1接收之信號高於第二參考電壓VREF2的情況中輸出邏輯值為「1」之信號，且在經由第一傳輸線LINE1接收之信號低於第二參考電壓VREF2的情況中輸出邏輯值為「0」之信號。另外，鎖存器822與正時脈CLK之位準「1」同步地鎖存差動緩衝器821之輸出。被鎖存於鎖存器822中之信號變成第一偶數資料E_DATA1。第二參考電壓VREF2之值被設定於邏輯位準為「1」之正時脈CLK的相對較大之振幅與相對較小之振幅之間。如上文結合圖6所描述，當待傳輸之第一資料DATA1為「1」時，傳輸器電路610傳輸具有相對較大之振幅的正時脈CLK。另一方面，當待傳輸之第一資料DATA1為「0」時，傳輸器電路610傳輸具有相對較小之振幅的正時脈CLK。
第一奇數資料接收單元830自經由第一傳輸線LINE1接收之信號來恢復第一奇數資料O_DATA1。第一奇數資料O_DATA1與負時脈CLKB之為邏輯位準「1」的週期同步。第一奇數資料接收單元830藉由比較經由第一傳輸線LINE1接收之信號的位準與第三參考電壓VREF3之位準及藉由與負時脈CLKB同步地對比較結果進行取樣而恢復第一奇數資料O_DATA1。第一奇數資料接收單元830可包括一差動 緩衝器831及一鎖存器832。差動緩衝器831比較經由第一傳輸線LINE1接收之信號與第三參考電壓VREF3，且在經由第一傳輸線LINE1接收之信號低於第三參考電壓VREF3的情況中輸出具有邏輯值「1」之信號，且在經由第一傳輸線LINE1接收之信號高於第三參考電壓VREF3的情況中輸出具有邏輯值「0」之信號。另外，鎖存器832與負時脈CLKB之位準「1」同步地鎖存差動緩衝器831之輸出。被鎖存於鎖存器832中之信號變成第一奇數資料O_DATA1。此處，第三參考電壓VREF3為低於第一參考電壓VREF1之參考電壓。第三參考電壓VREF3之絕對值被設定於邏輯位準為「1」之正時脈CLK或負時脈CLKB的相對較大之振幅與相對較小之振幅之間。
第二偶數資料接收單元840自經由第二傳輸線LINE2接收之信號來恢復第二偶數資料E_DATA2。第二偶數資料E_DATA2與正時脈CLK之為邏輯位準「1」的週期同步。第二偶數資料接收單元840藉由比較經由第二傳輸線LINE2接收之信號的位準與第三參考電壓VREF3之位準及藉由與正時脈CLK同步地對比較結果進行取樣而恢復第二偶數資料E_DATA2。第二偶數資料接收單元840可包括一差動緩衝器841及一鎖存器842。差動緩衝器841比較經由第二傳輸線LINE2接收之信號與第三參考電壓VREF3，且在經由第二傳輸線LINE2接收之信號低於第三參考電壓VREF3的情況中輸出具有邏輯值「1」之信號，且在經由第二傳輸線LINE2接收之信號高於第三參考電壓VREF3的情況中輸出具有邏輯值「0」之信號。另外，鎖存器842與正時脈CLK之位準「1」同步地鎖存差動緩衝器841之輸出。被鎖存於鎖存器842中之信號變成第二偶數資料E_DATA2。
第二奇數資料接收單元850自經由第二傳輸線LINE2接收之信號來恢復第二奇數資料O_DATA2。第二奇數資料O_DATA2與負時脈CLKB之為邏輯位準「1」的週期同步。第二奇數資料接收單元850藉 由比較經由第二傳輸線LINE2接收之信號的位準與第二參考電壓VREF2之位準及藉由與負時脈CLKB同步地對比較結果進行取樣而恢復第二奇數資料O_DATA2。第二奇數資料接收單元850可包括一差動緩衝器851及一鎖存器852。差動緩衝器851比較經由第二傳輸線LINE2接收之信號與第二參考電壓VREF2，且在經由第二傳輸線LINE2接收之信號高於第二參考電壓VREF2的情況中輸出具有邏輯值「1」之信號，且在經由第二傳輸線LINE2接收之信號低於第二參考電壓VREF2的情況中輸出具有邏輯值「0」之信號。另外，鎖存器852與負時脈CLKB之位準「1」同步地鎖存差動緩衝器851之輸出。被鎖存於鎖存器852中之信號變成第二奇數資料O_DATA2。
圖9為解釋圖6至圖8中所說明之傳輸器電路610及接收器電路620之操作的圖式。
傳輸線LINE1及LINE2上之信號的位準展示於圖9之(a)中，且接收器電路620使用傳輸線LINE1及LINE2之信號位準所恢復之時脈CLK及CLKB以及資料DATA1及DATA2的位準展示於圖9之(b)中。在圖9之(b)中，由「E」指示之資料表示偶數資料E_DATA1及E_DATA2，且由「O」指示之資料表示奇數資料O_DATA1及O_DATA2。
參考圖9，傳輸器電路610分別根據第一資料DATA1及第二資料DATA2之位準來調整正時脈CLK及負時脈CLKB之振幅，且接收器電路620使用自傳輸器電路610傳輸之信號的邏輯值來恢復正時脈CLK及負時脈CLKB，且使用自傳輸器電路610傳輸之信號的振幅來恢復第一資料DATA1及第二資料DATA2。
在上述實施例中，例示了傳輸器電路在資料為「1」的情況中增加所傳輸之時脈的振幅，且在資料為「0」的情況中減小時脈之振幅。然而，相反情況亦係可能的。
另外，本發明之範疇可擴展至2個以上之待傳輸之資料的狀況。 舉例而言，複數條(例如，8)傳輸線被提供於傳輸器電路與接收器電路之間亦可為可能的。在兩條傳輸線中使用根據實施例之上述傳輸方法，且在6條其餘傳輸線中使用與相關技術中之資料傳輸方法相同的資料傳輸方法。
另外，在當不存在待傳輸之資料時的週期中，可在傳輸線上將信號值固定至「0」，且可根據待傳輸之資料傳輸具有恆定振幅的時脈至傳輸線，其中該時脈充當具有邏輯值「1」或「0」之資料以及該時脈自身。
雖然已出於說明性目的描述了各種實施例，但熟習此項技術者應顯而易見，可在不脫離如在以下申請專利範圍中所界定之本發明之精神及範疇的情況中做出各種改變及修改。
210‧‧‧傳輸器電路
220‧‧‧接收器電路
LINE‧‧‧傳輸線

Claims (13)

  1. 一種傳輸/接收系統，其包含：一傳輸線；一傳輸器電路，其經組態以傳輸一時脈至該傳輸線及根據資料之一邏輯位準來調整該時脈之一振幅；及一接收器電路，其經組態以接收被傳送至該傳輸線之該時脈且經由偵測該時脈之該振幅來恢復該資料，其中該接收器電路包含：一時脈接收單元，其經組態以藉由比較經由該傳輸線接收之一信號的一位準與一第一參考電壓之一位準來恢復該時脈；一偶數資料接收單元，其經組態以藉由比較經由該傳輸線接收之該信號之該位準與一第二參考電壓之一位準及藉由與由該時脈接收單元恢復之該時脈同步地對比較結果進行取樣而恢復偶數資料；及一奇數資料接收單元，其經組態以藉由比較經由該傳輸線接收之該信號之該位準與一第三參考電壓之一位準及藉由與藉由反轉由該時脈接收單元恢復之該時脈而獲得的一信號同步地對該比較結果進行取樣而恢復奇數資料。
  2. 如請求項1之傳輸/接收系統，其中該傳輸器電路包含：一第一驅動器，其經組態以驅動該傳輸線上之該時脈；及一第二驅動器，其經組態以驅動該傳輸線上之該時脈，且在該資料為一第一位準的情況中啟動該第二驅動器且在該資料為一第二位準的情況中撤銷啟動該第二驅動器。
  3. 如請求項1之傳輸/接收系統，其中該第二參考電壓高於該第一參 考電壓，且該第三參考電壓低於該第一參考電壓。
  4. 如請求項1之傳輸/接收系統，其中該傳輸器電路及該接收器電路提供於不同晶片中。
  5. 一種傳輸器電路，其包含：一第一驅動器，其經組態以驅動一傳輸線上之一時脈；及一第二驅動器，其經組態以驅動該傳輸線上之該時脈，且在資料為一第一位準的情況中啟動該第二驅動器且在該資料為一第二位準的情況中撤銷啟動該第二驅動器，其中該第一驅動器操作以接收一第一上拉電壓及一第一下拉電壓；且該第二驅動器操作以接收高於該第一上拉電壓之一第二上拉電壓及低於該第一下拉電壓之一第二下拉電壓。
  6. 一種接收器電路，其包含：一時脈接收單元，其經組態以經由偵測經由一傳輸線接收之一信號的邏輯高位準及邏輯低位準來恢復一時脈；及一資料接收單元，其經組態以經由偵測經由該傳輸線接收之該信號的一振幅來恢復資料，其中該資料接收單元包含：一偶數資料接收單元，其經組態以藉由比較經由該傳輸線接收之該信號與一第二參考電壓及藉由與由該時脈接收單元恢復之該時脈同步地對比較結果進行取樣而恢復偶數資料；及一奇數資料接收單元，其經組態以藉由比較經由該傳輸線接收之該信號與一第三參考電壓及藉由與藉由反轉由該時脈接收單元恢復之該時脈而獲得的一信號同步地對該比較結果進行取樣而恢復奇數資料。
  7. 如請求項6之接收器電路，其中該時脈接收單元藉由比較經由該 傳輸線接收之一信號的一邏輯位準與一第一參考電壓之一邏輯位準來恢復該時脈。
  8. 如請求項7之接收器電路，其中該第二參考電壓高於該第一參考電壓，且該第三參考電壓低於該第一參考電壓。
  9. 如請求項7之接收器電路，其中該偶數資料接收單元包括：一第一差動緩衝器，其經組態以比較經由該傳輸線接收之該信號與該第二參考電壓且輸出一第一比較結果；及一第一鎖存器，其經組態以與該恢復之時脈同步地鎖存該第一差動緩衝器之一輸出信號，且該奇數資料接收單元包括：一第二差動緩衝器，其經組態以比較經由該傳輸線接收之該信號與該第三參考電壓且輸出一第二比較結果；及一第二鎖存器，其經組態以與該恢復之時脈之該反轉信號同步地鎖存該第二差動緩衝器之一輸出信號。
  10. 一種傳輸/接收系統，其包含：一第一傳輸線；一第二傳輸線；一第一傳輸單元，其經組態以傳輸一正時脈至該第一傳輸線且根據第一資料之一邏輯位準來調整該正時脈之一振幅；一第二傳輸單元，其經組態以傳輸一負時脈至該第二傳輸線且根據第二資料之一邏輯位準來調整該負時脈之一振幅；及一接收器電路，其經組態以接收被傳送至該第一傳輸線及該第二傳輸線之該第一時脈及該第二時脈、經由偵測該所接收之正時脈之該振幅來恢復該第一資料且經由偵測該所接收之負時脈之該振幅來恢復該第二資料，其中該第一傳輸單元包括： 一第一驅動器，其經組態以驅動該第一傳輸線上之該正時脈；及一第二驅動器，其經組態以驅動該第一傳輸線上之該正時脈，且在該第一資料為一第一位準的情況中啟動該第二驅動器且在該第一資料為一第二位準的情況中撤銷啟動該第二驅動器，且該第二傳輸單元包括：一第三驅動器，其經組態以驅動該第二傳輸線上之該負時脈；及一第四驅動器，其經組態以驅動該第二傳輸線上之該負時脈，且在該第二資料為該第一位準的情況中啟動該第二驅動器且在該第二資料為該第二位準的情況中撤銷啟動該第二驅動器。
  11. 如請求項10之傳輸/接收系統，其中該接收器電路包含：一時脈接收單元，其經組態以藉由比較經由該第一傳輸線接收之一信號的一位準與經由該第二傳輸線接收之一信號的位準來恢復該正時脈及該負時脈；一第一偶數資料接收單元，其經組態以藉由比較經由該第一傳輸線接收之該信號之該位準與一第一參考電壓之一位準及藉由與由該時脈接收單元恢復之該正時脈同步地對比較結果進行取樣而恢復第一偶數資料；一第一奇數資料接收單元，其經組態以藉由比較經由該第一傳輸線接收之該信號之該位準與一第二參考電壓之一位準及藉由與由該時脈接收單元恢復之該負時脈同步地對該比較結果進行取樣而恢復第一奇數資料；一第二偶數資料接收單元，其經組態以藉由比較經由該第二 傳輸線接收之該信號之該位準與該第二參考電壓之該位準及藉由與由該時脈接收單元恢復之該正時脈同步地對該比較結果進行取樣而恢復第二偶數資料；及一第二奇數資料接收單元，其經組態以藉由比較經由該第二傳輸線接收之該信號之該位準與該第一參考電壓之該位準及藉由與由該時脈接收單元恢復之該負時脈同步地對該比較結果進行取樣而恢復第二奇數資料。
  12. 如請求項11之傳輸/接收系統，其中該第一參考電壓之該位準高於為判定邏輯高位準及邏輯低位準之一基礎之一電壓的一位準，且該第二參考電壓之該位準低於為判定邏輯高位準及邏輯低位準之該基礎之該電壓的該位準。
  13. 如請求項10之傳輸/接收系統，其中該第一傳輸單元及該第二傳輸單元提供於一第一晶片中，且該接收器電路提供於一第二晶片中。
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