CN103841068A - 发送器电路、接收器电路和发送/接收系统 - Google Patents

Abstract

一种发送/接收系统可以包括：传输线；发送器电路，被配置为发送时钟至传输线以及根据数据的逻辑电平来调整时钟的幅值；以及接收器电路，被配置为接收被传送至传输线的时钟以及经由检测时钟的幅值来恢复数据。

Description

发送器电路、接收器电路和发送/接收系统

相关申请的交叉引用

本申请要求2012年11月22日提交的韩国专利申请No.10-2012-0132965的优先权，其全部内容通过引用并入本文中。

技术领域

本发明的示例性实施例涉及数据发送/接收技术。

背景技术

各种集成电路芯片并不是单独操作，而是利用外围芯片来操作以发送/接收数据。举例而言，存储器芯片（诸如DRAM和快闪存储器）利用存储器控制器来发送/接收数据，CPU也利用主板上的各种芯片来发送/接收数据。

图1是示出现有技术中的发送器电路110与接收器电路120之间的数据发送方法的图。

参见图1，发送器电路110连同时钟CLK和CLKB一起发送数据DATA1和DATA2至接收器电路120。接着，接收器电路120与时钟CLK和CLKB同步地接收数据DATA1和DATA2。为了稳定地发送/接收高频（高速）数据，与数据同步的时钟是必要的，并且大多数高速发送/接收系统使用如图1中所示的数据发送方法。

一些发送系统在没有时钟的情况下发送数据，对应的接收系统利用时钟数据恢复电路（诸如时钟发生器）来恢复从发送系统发送的数据中所包括的时钟，所述时钟数据恢复电路消耗大量电流并且执行的操作不稳定。

发明内容

本发明的各种实施例针对一种可以在具有较少的电流消耗和稳定的高速操作的情况下经由一条线来一同发送/接收时钟和数据的技术。

在一个实施例中，一种发送/接收系统可以包括：传输线；发送器电路，被配置为发送时钟至传输线以及根据数据的逻辑电平来调整时钟的幅值；以及接收器电路，被配置为接收被传送至传输线的时钟以及经由检测时钟的幅值来恢复数据。

在一个实施例中，一种发送器电路可以包括：第一驱动器，被配置为驱动传输线上的时钟；以及第二驱动器，被配置为驱动传输线上的时钟，并且如果数据具有第一电平则被激活，而如果数据具有第二电平则被去激活。

在一个实施例中，一种接收器电路可以包括：时钟接收单元，被配置为通过检测经由传输线接收的信号的逻辑高和逻辑低来恢复时钟；以及数据接收单元，被配置为通过检测经由传输线接收的信号的幅值来恢复数据。

在另一个实施例中，一种发送/接收系统可以包括：第一传输线；第二传输线；第一发送单元，被配置为发送正时钟至第一传输线以及根据第一数据的逻辑电平来调整正时钟的幅值；第二发送单元，被配置为发送负时钟至第二传输线以及根据第二数据的逻辑电平来调整负时钟的幅值；以及接收器电路，被配置为接收被传送至第一传输线和第二传输线的第一时钟和第二时钟、经由检测接收的正时钟的幅值来恢复第一数据、以及经由检测接收的负时钟的幅值来恢复第二数据。

在另一个实施例中，一种接收器电路可以包括：时钟接收单元，被配置为通过将经由第一传输线接收的信号与经由第二传输线接收的信号进行比较来恢复第一时钟和第二时钟；以及数据接收单元，被配置为通过检测经由第一传输线接收的信号的幅值来恢复第一数据，以及通过检测经由第二传输线接收的信号的幅值来恢复第二数据。

在另一个实施例中，一种发送/接收系统可以包括：发送器电路，被配置为产生时钟并且发送时钟作为信号，所述时钟的峰值幅值根据要发送的数据的逻辑电平而变化；以及接收器电路，被配置为基于从发送器电路接收的信号的逻辑电平来恢复时钟，以及基于接收的信号的幅值来恢复数据。

根据本发明的实施例，由于通过数据而调制的时钟是经由一条传输线来发送的，所以可以减少发送数据所需的线的数目，并且可以实现稳定的高速操作。

另外，不必使用基于时钟发生器的时钟数据恢复电路，所述时钟发生器可能涉及复杂的电路和大量电流。

附图说明

图1是示出现有技术中的发送器电路110与接收器电路120之间的数据发送方法的图。

图2是示出根据本发明的一个实施例的发送/接收系统的配置的图。

图3是示出根据本发明的一个实施例的图2中所示的发送器电路210的配置的图。

图4是示出根据本发明的一个实施例的图2中所示的接收器电路220的配置的图。

图5是解释图2至图4中所示的发送器电路210和接收器电路220的操作的图。

图6是示出根据本发明的另一个实施例的发送/接收系统的配置的图。

图7是示出根据本发明的另一个实施例的图6中所示的发送器电路610的配置的图。

图8是示出根据本发明的另一个实施例的图6中所示的接收器电路620的配置的图。

图9是解释图6至图8中所示的发送器电路610和接收器电路620的操作的图。

具体实施方式

下面将参照附图更详细地描述各种示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分传达本发明的范围。在说明书中，附图标记直接对应于本发明的各个附图和实施例中的相似标记部分。此外，只要未在句中特意提及，单数形式可以表示多数形式。

附图并不一定按比例绘制，在某些情况下，为了清楚地示出实施例的特征，一些部分可能被夸大处理。

图2是示出根据本发明的一个实施例的发送/接收系统的配置的图。

参见图2，发送/接收系统包括发送器电路210、接收器电路220和传输线LINE。发送器电路210和接收器电路220可以布置在不同的集成电路芯片中或布置在同一芯片中，这可以根据设计而变化。

发送器电路210经由传输线LINE将时钟CLK发送至接收器电路220。由发送器电路210发送的时钟CLK的幅值取决于数据DATA的值。当要发送的数据DATA为“1”时，发送器电路210发送具有相对较大幅值的时钟CLK。另一方面，当要发送的数据DATA为“0”时，发送器电路210发送具有相对较小幅值的时钟CLK。即，发送器电路210发送时钟CLK，时钟CLK的幅值根据要发送的数据DATA的值而变化。

接收器电路220经由传输线LINE而接收从发送器210发送的信号或时钟CLK，如果接收的信号的逻辑电平为“1”，则接收器电路220将接收的信号识别为具有值“1”的时钟CLK，而如果接收的信号的逻辑电平为“0”，则接收器电路220将接收的信号识别为具有值“0”的时钟CLK。另外，接收器电路220基于接收的信号的幅值而将从发送器210发送的数据DATA识别为“0”或“1”。

图3是示出根据本发明的一个实施例的图2中所示的发送器电路210的配置的图。

参见图3，发送器电路210包括第一驱动器310和第二驱动器320。

第一驱动器310接收并驱动传输线LINE上的时钟CLK。用于上拉驱动传输线LINE的第一上拉电压V_PU1和用于下拉驱动传输线LINE的第一下拉电压V_PD1被供应至第一驱动器310。

第二驱动器320也驱动传输线LINE上的时钟CLK。然而，第二驱动器320在要发送的数据DATA具有值“1”时被激活，而在要发送的数据DATA具有值“0”时被去激活。即，如果要发送的数据DATA具有值“1”，则第二驱动器320驱动传输线LINE上的时钟CLK，而如果要发送的数据DATA具有值“0”，则第二驱动器320不驱动传输线LINE上的时钟CLK。用于上拉驱动传输线LINE的第二上拉电压V_PU2和用于下拉驱动传输线LINE的第二下拉电压V_PD2被供应至第二驱动器320。第二上拉电压V_PU2高于第一上拉电压V_PU1，第二下拉电压V_PD2低于第一下拉电压V_PD1。

如果输入至发送器电路210的数据DATA的值为“0”，则仅第一驱动器310驱动传输线LINE上的时钟CLK。另一方面，如果数据DATA的值为“1”，则第一驱动器310和第二驱动器320同时驱动传输线LINE上的时钟CLK。因此，传输线LINE上被驱动的时钟CLK的幅值根据数据DATA的值而改变。

尽管图3说明的是供应至第一驱动器310和第二驱动器320的上拉电压V_PU1和V_PU2以及下拉电压V_PD1和V_PD2彼此不同，但可以将相同的上拉电压和相同的下拉电压（即，V_PU1=V_PU2和V_PD1=V_PD2）供应至第一驱动器310和第二驱动器320。即使第一驱动器310和第二驱动器320使用相同的上拉电压和相同的下拉电压，传输线LINE上被驱动的时钟CLK的幅值也可以根据数据DATA的值而改变，这是因为仅第一驱动器310驱动时钟CLK时与第一驱动器310和第二驱动器320两者都驱动时钟CLK时在对时钟CLK的驱动力上存在差异。

图4是示出根据本发明的一个实施例的图2中所示的接收器电路220的配置的图。

参见图4，接收器电路220包括恢复时钟CLK的时钟接收单元410，以及恢复数据DATA的数据接收单元420和430。数据接收单元包括偶数据接收单元420和奇数据接收单元430。

时钟接收单元410通过将经由传输线LINE从发送器210发送的信号与第一参考电压VREF1进行比较来恢复时钟CLK。如果接收的信号的电压电平高于第一参考电压VREF1的电压电平，则时钟接收单元410将时钟CLK的值恢复至“1”，而如果接收的信号的电压电平低于第一参考电压VREF1的电压电平，则时钟接收单元410将时钟CLK的值恢复至“0”。这里，第一参考电压VREF1是用于确定接收的信号的逻辑电平是“1”还是“0”的参考电压。

偶数据接收单元420从接收的信号中恢复偶数据E_DATA。偶数据E_DATA与时钟CLK的逻辑电平“1”的周期同步。偶数据接收单元420通过将接收的信号的电平与第二参考电压VREF2的电平进行比较以及通过与时钟CLK同步地将比较结果采样来恢复偶数据E_DATA。偶数据接收单元420可以包括差动缓冲器421和锁存器422。差动缓冲器421将接收的信号与第二参考电压VREF2进行比较，如果接收的信号高于第二参考电压VREF2则输出具有逻辑值“1”的信号，而如果接收的信号低于第二参考电压VREF2则输出具有逻辑值“0”的信号。另外，锁存器422与时钟CLK的电平“1”同步地锁存差动缓冲器421的输出。锁存在锁存器422中的信号变成偶数据E_DATA。这里，第二参考电压VREF2是高于第一参考电压VREF1的参考电压。第二参考电压VREF2的值设定在具有逻辑电平“1”的时钟CLK的相对较大的幅值与相对较小的幅值之间。如上文结合图2所描述的，发送器电路210在要发送的数据DATA为“1”时发送具有相对较大幅值的时钟CLK，而在要发送的数据DATA为“0”时发送具有相对较小幅值的时钟CLK。

奇数据接收单元430从接收的信号中恢复奇数据O_DATA。奇数据O_DATA与时钟CLK的逻辑电平“0”的周期同步。奇数据接收单元430通过将接收的信号的电平与第三参考电压VREF3的电平进行比较以及通过与时钟CLK的反相信号CLKB同步地将比较结果采样来恢复奇数据O_DATA。奇数据接收单元430可以包括差动缓冲器431和锁存器432。差动缓冲器431将接收的信号与第三参考电压VREF3进行比较，如果接收的信号低于第三参考电压VREF3则输出逻辑值为“1”的信号，而如果接收的信号高于第三参考电压VREF3则输出逻辑值为“0”的信号。另外，锁存器432与信号CLKB的电平“1”或时钟CLK的电平“0”同步地锁存差动缓冲器431的输出。锁存在锁存器432中的信号变成奇数据O_DATA。这里，第三参考电压VREF3是低于第一参考电压VREF1的参考电压。第三参考电压VREF3的绝对值设定在具有逻辑电平“1”的时钟CLK的相对较大的幅值与相对较小的幅值之间。

图5是解释图2至图4中所示的发送器电路210和接收器电路220的操作的图。

图5的（a）示出了从发送器电路210发送的信号的电平，图5的（b）示出了由接收器电路220恢复的时钟CLK和数据DATA的电平。在图5的（b）中，由“E”指示的数据表示由偶数据接收单元420恢复的偶数据E_DATA，由“O”指示的数据表示由奇数据接收单元430恢复的奇数据O_DATA。

参见图5，发送器电路210根据数据DATA的电平来调整时钟CLK的幅值，接收器电路220利用从发送器电路210发送的信号的逻辑值来恢复时钟CLK，并且利用从发送器电路210发送的信号的幅值来恢复数据DATA。

图6是示出根据本发明的另一个实施例的发送/接收系统的配置的图。参见图6，将描述使用差动型的时钟、或时钟CLK和CLKB的发送/接收系统。

参见图6，发送/接收系统包括发送器电路610和接收器电路620。发送器电路610和接收器电路620可以布置在不同的集成电路芯片中或布置在同一芯片中，这可以根据设计而变化。

发送器电路610经由第一传输线LINE1而发送正时钟CLK至接收器电路620，以及经由第二传输线LINE2而发送负时钟CLKB。要发送的时钟CLK和CLKB的幅值分别取决于数据DATA1和DATA2的值。当要发送的第一数据DATA1为“1”时，发送器电路610在第一传输线LINE1上发送具有相对较大幅值的正时钟CLK。另一方面，当要发送的第一数据DATA1为“0”时，发送器电路610在第一传输线LINE1上发送具有相对较小幅值的正时钟CLK。另外，当要发送的第二数据DATA2为“1”时，发送器电路610在第二传输线LINE2上发送具有相对较大幅值的负时钟CLKB。另一方面，当要发送的第二数据DATA2为“0”时，发送器电路610在第二传输线LINE2上发送具有相对较小幅值的负时钟CLKB。即，发送器电路610发送时钟CLK和CLKB，时钟CLK和CLKB的幅值根据分别要在传输线LINE1和LINE2上发送的数据DATA1和DATA2的值而改变。

接收器电路620经由传输线LINE1和LINE2接收从发送器610发送的信号或时钟CLK和CLKB，如果第一传输线LINE1的信号的逻辑电平为“1”，则接收器电路620将第一传输线LINE1上的信号识别为具有逻辑值“1”的正时钟CLK，而如果第一传输线LINE1的信号的逻辑电平为“0”，则接收器电路620将第一传输线LINE1上的信号识别为具有逻辑值“0”的正时钟CLK。另外，接收器电路620基于第一传输线LINE1上的信号的幅值而将从发送器610发送的第一数据DATA1识别为“0”或“1”。另外，如果第二传输线LINE2的信号的逻辑电平为“1”，则接收器电路620将第二传输线LINE2上的信号识别为具有逻辑值“1”的负时钟CLKB，而如果第二传输线LINE2的信号的逻辑电平为“0”，则接收器电路620将第二传输线LINE2上的信号识别为具有逻辑值“0”的负时钟CLKB。另外，接收器电路620基于第二传输线LINE2上的信号的幅值而将从发送器610发送的第二数据DATA2识别为“0”或“1”。

图7是示出根据本发明的另一个实施例的图6中的发送器电路610的配置的图。

参见图7，发送器电路610包括第一驱动器710、第二驱动器720、第三驱动器730和第四驱动器740。

第一驱动器710接收并驱动第一传输线LINE1上的正时钟CLK。用于上拉驱动第一传输线LINE1的第一上拉电压V_PU1和用于下拉驱动第一传输线LINE1的第一下拉电压V_PD1被供应至第一驱动器710。

第二驱动器720也驱动第一传输线LINE1上的正时钟CLK。然而，第二驱动器720在要发送的第一数据DATA1具有值“1”时被激活，而在要发送的第一数据DATA1具有值“0”时被去激活。即，如果要发送的第一数据DATA1具有值“1”，则第二驱动器720驱动第一传输线LINE1上的正时钟CLK，而如果要发送的第一数据DATA1具有值“0”，则第二驱动器720不驱动第一传输线LINE1上的正时钟CLK。用于上拉驱动第一传输线LINE1的第二上拉电压V_PU2和用于下拉驱动第一传输线LINE1的第二下拉电压V_PD2被供应至第二驱动器720。第二上拉电压V_PU2高于第一上拉电压V_PU1，第二下拉电压V_PD2低于第一下拉电压V_PD1。

第三驱动器730接收并驱动第二传输线LINE2上的负时钟CLKB。用于上拉驱动第二传输线LINE2的第一上拉电压V_PU1和用于下拉驱动第二传输线LINE2的第一下拉电压V_PD1被供应至第三驱动器730。

第四驱动器740也驱动第二传输线LINE2上的负时钟CLKB。然而，第四驱动器740在要发送的第二数据DATA2具有值“1”时被激活，而在要发送的第二数据DATA2具有值“0”时被去激活。即，如果要发送的第二数据DATA2具有值“1”，则第四驱动器740驱动第二传输线LINE2上的负时钟CLKB，而如果第二数据DATA2具有值“0”，则第四驱动器740不驱动第二传输线LINE2上的负时钟CLKB。用于上拉驱动第二传输线LINE2的第二上拉电压V_PU2和用于下拉驱动第二传输线LINE2的第二下拉电压V_PD2被供应至第四驱动器740。第二上拉电压V_PU2高于第一上拉电压V_PU1，第二下拉电压V_PD2低于第一下拉电压V_PD1。

图7的发送器电路610与图3的发送器电路210的唯一的不同点在于根据两种数据DATA1和DATA2来发送两种时钟CLK和CLKB，而图7的发送器电路610以与图3的发送器电路210相同的原理来操作。因此，如上文结合图3所述的，可以将相同的上拉电压和相同的下拉电压供应至驱动器710至740。即，可以满足V_PU1=V_PU2，以及V_PD1=V_PD2。

如果输入至发送器电路610的第一数据DATA1的值为“0”，则仅第一驱动器710驱动第一传输线LINE1上的正时钟CLK。另一方面，如果第一数据DATA1的值为“1”，则第一驱动器710和第二驱动器720同时驱动第一传输线LINE1上的正时钟CLK。因此，第一传输线LINE1上被驱动的正时钟CLK的幅值可以根据第一数据DATA1的值而改变。

如果输入至发送器电路610的第二数据DATA2的值为“0”，则仅第三驱动器730驱动第二传输线LINE2上的负时钟CLKB，而如果第二数据DATA2的值为“1”，则第三驱动器730和第四驱动器740同时驱动第二传输线LINE2上的负时钟CLKB。因此，第二传输线LINE2上被驱动的负时钟CLKB的幅值根据第二数据DATA2的值而改变。

图8是示出根据本发明的另一个实施例的图6中所示的接收器电路620的配置的图。

参见图8，接收器电路620包括：恢复时钟CLK和CLKB的时钟接收单元810，以及恢复数据DATA1和DATA2的数据接收单元820至850。数据接收单元包括第一偶数据接收单元820、第一奇数据接收单元830、第二偶数据接收单元840和第二奇数据接收单元850。

时钟接收单元810通过将经由第一传输线LINE1接收的信号的电平与经由第二传输线LINE2接收的信号的电平进行比较来恢复正时钟CLK和负时钟CLKB。如果第一传输线LINE1的信号高于第二传输线LINE2的信号，则时钟接收单元810输出具有逻辑值“1”的正时钟CLK和具有逻辑值“0”的负时钟CLKB，而如果第二传输线LINE2的信号高于第一传输线LINE1的信号，则时钟接收单元810输出具有逻辑值“0”的正时钟CLK和具有逻辑值“1”的负时钟CLKB。时钟接收单元810可以是具有差动输入-差动输出的差动缓冲器。

第一偶数据接收单元820从经由第一传输线LINE1接收的信号来恢复第一偶数据E_DATA1。第一偶数据E_DATA1与正时钟CLK的逻辑电平“1”的周期同步。第一偶数据接收单元820通过将经由第一传输线LINE1接收的信号的电平与第二参考电压VREF2的电平进行比较以及通过与正时钟CLK同步地将比较结果采样来恢复第一偶数据E_DATA1。第一偶数据接收单元820可以包括差动缓冲器821和锁存器822。差动缓冲器821将经由第一传输线LINE1接收的信号与第二参考电压VREF2进行比较，如果经由第一传输线LINE1接收的信号高于第二参考电压VREF2则输出逻辑值为“1”的信号，而如果经由第一传输线LINE1接收的信号低于第二参考电压VREF2则输出逻辑值为“0”的信号。另外，锁存器822与正时钟CLK的电平“1”同步地锁存差动缓冲器821的输出。锁存在锁存器822中的信号变成第一偶数据E_DATA1。第二参考电压VREF2的值设定在逻辑电平为“1”的正时钟CLK的相对较大的幅值与相对较小的幅值之间。如上文结合图6所述，当要发送的第一数据DATA1为“1”时，发送器电路610发送具有相对较大幅值的正时钟CLK。另一方面，当要发送的第一数据DATA1为“0”时，发送器电路610发送具有相对较小幅值的正时钟CLK。

第一奇数据接收单元830从经由第一传输线LINE1接收的信号来恢复第一奇数据O_DATA1。第一奇数据O_DATA1与负时钟CLKB的逻辑电平“1”的周期同步。第一奇数据接收单元830通过将经由第一传输线LINE1接收的信号的电平与第三参考电压VREF3的电平进行比较以及通过与负时钟CLKB同步地将比较结果采样来恢复第一奇数据O_DATA1。第一奇数据接收单元830可以包括差动缓冲器831和锁存器832。差动缓冲器831将经由第一传输线LINE1接收的信号与第三参考电压VREF3进行比较，如果经由第一传输线LINE1接收的信号低于第三参考电压VREF3则输出具有逻辑值“1”的信号，而如果经由第一传输线LINE1接收的信号高于第三参考电压VREF3则输出具有逻辑值“0”的信号。另外，锁存器832与负时钟CLKB的电平“1”同步地锁存差动缓冲器831的输出。锁存在锁存器832中的信号变成第一奇数据O_DATA1。这里，第三参考电压VREF3是低于第一参考电压VREF1的参考电压。第三参考电压VREF3的绝对值设定在逻辑电平为“1”的正时钟CLK或负时钟CLKB的相对较大的幅值与相对较小的幅值之间。

第二偶数据接收单元840从经由第二传输线LINE2接收的信号来恢复第二偶数据E_DATA2。第二偶数据E_DATA2与正时钟CLK的逻辑电平“1”的周期同步。第二偶数据接收单元840通过将经由第二传输线LINE2接收的信号的电平与第三参考电压VREF3的电平进行比较以及通过与正时钟CLK同步地将比较结果采样来恢复第二偶数据E_DATA2。第二偶数据接收单元840可以包括差动缓冲器841和锁存器842。差动缓冲器841将经由第二传输线LINE2接收的信号与第三参考电压VREF3进行比较，如果经由第二传输线LINE2接收的信号低于第三参考电压VREF3则输出具有逻辑值“1”的信号，而如果经由第二传输线LINE2接收的信号高于第三参考电压VREF3则输出具有逻辑值“0”的信号。另外，锁存器842与正时钟CLK的电平“1”同步地锁存差动缓冲器841的输出。锁存在锁存器842中的信号变成第二偶数据E_DATA2。

第二奇数据接收单元850从经由第二传输线LINE2接收的信号来恢复第二奇数据O_DATA2。第二奇数据O_DATA2与负时钟CLKB的逻辑电平“1”的周期同步。第二奇数据接收单元850通过将经由第二传输线LINE2接收的信号的电平与第二参考电压VREF2的电平进行比较以及通过与负时钟CLKB同步地将比较结果采样来恢复第二奇数据O_DATA2。第二奇数据接收单元850可以包括差动缓冲器851和锁存器852。差动缓冲器851将经由第二传输线LINE2接收的信号与第二参考电压VREF2进行比较，如果经由第二传输线LINE2接收的信号高于第二参考电压VREF2则输出具有逻辑值“1”的信号，而如果经由第二传输线LINE2接收的信号低于第二参考电压VREF2则输出具有逻辑值“0”的信号。另外，锁存器852与负时钟CLKB的电平“1”同步地锁存差动缓冲器851的输出。锁存在锁存器852中的信号变成第二奇数据O_DATA2。

图9是解释图6至图8中所示的发送器电路610和接收器电路620的操作的图。

图9的（a）示出了传输线LINE1和LINE2上的信号的电平，图9的（b）示出了接收器电路620利用传输线LINE1和LINE2的信号电平而恢复的时钟CLK和CLKB以及数据DATA1和DATA2的电平。在图9的（b）中，由“E”指示的数据表示偶数据E_DATA1和E_DATA2，由“O”指示的数据表示奇数据O_DATA1和O_DATA2。

参见图9，发送器电路610分别根据第一数据DATA1和第二数据DATA2的电平来调整正时钟CLK和负时钟CLKB的幅值，接收器电路620利用从发送器电路610发送的信号的逻辑值来恢复正时钟CLK和负时钟CLKB，以及利用从发送器电路610发送的信号的幅值来恢复第一数据DATA1和第二数据DATA2。

在上述实施例中，示例了如果数据为“1”则发送器电路增加所发送时钟的幅值，而如果数据为“0”则减小所述时钟的幅值。然而，相反的情况也可以。

另外，本发明的范围可以扩展至要发送2个以上的数据的情况。举例而言，也可以在发送器电路与接收器电路之间提供多条（例如，8条）传输线。在2条传输线中使用上述根据实施例的发送方法，而在其余6条传输线中使用与现有技术相同的数据发送方法。

另外，可以在没有要发送的数据的周期中在传输线上将信号值固定至“0”，并且可以根据要发送的数据而将具有恒定幅值的时钟发送至传输线，其中时钟充当具有逻辑值“1”或“0”的数据以及时钟本身。

尽管已经出于说明的目的描述了各种实施例，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

通过以上实施例可以看出，本申请提供了以下的技术方案。

1.一种发送/接收系统，包括：

传输线；

发送器电路，所述发送器电路被配置为：将时钟发送至所述传输线，以及根据数据的逻辑电平来调整所述时钟的幅值；以及

接收器电路，所述接收器电路被配置为：接收被传送至所述传输线的时钟，以及经由检测所述时钟的幅值来恢复所述数据。

2.如技术方案1所述的发送/接收系统，其中，所述发送器电路包括：

第一驱动器，所述第一驱动器被配置为驱动所述传输线上的时钟；以及

第二驱动器，所述第二驱动器被配置为驱动所述传输线上的时钟，并且如果所述数据具有第一电平则被激活，而如果所述数据具有第二电平则被去激活。

3.如技术方案1所述的发送/接收系统，其中，所述接收器电路包括：

时钟接收单元，所述时钟接收单元被配置为：通过将经由所述传输线接收的信号的电平与第一参考电压的电平进行比较来恢复所述时钟；

偶数据接收单元，所述偶数据接收单元被配置为：通过将经由所述传输线接收的信号的电平与第二参考电压的电平进行比较以及通过与所述时钟接收单元所恢复的时钟同步地将比较结果采样来恢复偶数据；以及

奇数据接收单元，所述奇数据接收单元被配置为：通过将经由所述传输线接收的信号的电平与第三参考电压的电平进行比较以及通过与所述时钟接收单元所恢复的时钟反相而获得的信号同步地将比较结果采样来恢复奇数据。

4.如技术方案3所述的发送/接收系统，其中，所述第二参考电压高于所述第一参考电压，所述第三参考电压低于所述第一参考电压。

5.如技术方案1所述的发送/接收系统，其中，所述发送器电路和所述接收器电路设置在不同的芯片中。

6.一种发送器电路，包括：

第一驱动器，所述第一驱动器被配置为驱动传输线上的时钟；以及

第二驱动器，所述第二驱动器被配置为驱动所述传输线上的时钟，并且如果数据具有第一电平则被激活，而如果所述数据具有第二电平则被去激活。

7.如技术方案6所述的发送器电路，其中，所述第一驱动器操作为接收第一上拉电压和第一下拉电压；以及

所述第二驱动器操作为接收高于所述第一上拉电压的第二上拉电压以及低于所述第一下拉电压的第二下拉电压。

8.一种接收器电路，包括：

时钟接收单元，所述时钟接收单元被配置为：通过检测经由传输线接收的信号的逻辑高和逻辑低来恢复时钟；以及

数据接收单元，所述数据接收单元被配置为：通过检测经由所述传输线接收的信号的幅值来恢复数据。

9.如技术方案8所述的接收器电路，其中，所述时钟接收单元通过将经由所述传输线接收的信号的逻辑电平与第一参考电压的逻辑电平进行比较来恢复所述时钟。

10.如技术方案9所述的接收器电路，其中，所述数据接收单元包括：

偶数据接收单元，所述偶数据接收单元被配置为：通过将经由所述传输线接收的信号与第二参考电压进行比较以及通过与所述时钟接收单元所恢复的时钟同步地将比较结果采样来恢复偶数据；以及

奇数据接收单元，所述奇数据接收单元被配置为：通过将经由所述传输线接收的信号与第三参考电压进行比较以及通过与所述时钟接收单元所恢复的时钟反相而获得的信号同步地将比较结果采样来恢复奇数据。

11.如技术方案10所述的接收器电路，其中，所述第二参考电压高于所述第一参考电压，所述第三参考电压低于所述第一参考电压。

12.如技术方案10所述的接收器电路，其中，所述偶数据接收单元包括：

第一差动缓冲器，所述第一差动缓冲器被配置为：将经由所述传输线接收的信号与所述第二参考电压进行比较，以及输出第一比较结果；以及

第一锁存器，所述第一锁存器被配置为：与恢复的时钟同步地锁存所述第一差动缓冲器的输出信号，以及

所述奇数据接收单元包括：

第二差动缓冲器，所述第二差动缓冲器被配置为：将经由所述传输线接收的信号与所述第三参考电压进行比较，以及输出第二比较结果；以及

第二锁存器，所述第二锁存器被配置为：与恢复的时钟的反相信号同步地锁存所述第二差动缓冲器的输出信号。

13.一种发送/接收系统，包括：

第一传输线；

第二传输线；

第一发送单元，所述第一发送单元被配置为：将正时钟发送至所述第一传输线，以及根据第一数据的逻辑电平来调整所述正时钟的幅值；

第二发送单元，所述第二发送单元被配置为：将负时钟发送至所述第二传输线，以及根据第二数据的逻辑电平来调整所述负时钟的幅值；以及

接收器电路，所述接收器电路被配置为：接收被传送至所述第一传输线和所述第二传输线的第一时钟和第二时钟、经由检测接收的正时钟的幅值来恢复所述第一数据、以及经由检测接收的负时钟的幅值来恢复所述第二数据。

14.如技术方案13所述的发送/接收系统，其中，所述第一发送单元包括：

第一驱动器，所述第一驱动器被配置为驱动所述第一传输线上的正时钟；以及

第二驱动器，所述第二驱动器被配置为驱动所述第一传输线上的正时钟，并且如果所述第一数据具有第一电平则被激活，而如果所述第一数据具有第二电平则被去激活，以及

所述第二发送单元包括：

第三驱动器，所述第三驱动器被配置为驱动所述第二传输线上的负时钟；以及

第四驱动器，所述第四驱动器被配置为驱动所述第二传输线上的负时钟，并且如果所述第二数据具有所述第一电平则被激活，而如果所述第二数据具有所述第二电平则被去激活。

15.如技术方案13所述的发送/接收系统，其中，所述接收器电路包括：

时钟接收单元，所述时钟接收单元被配置为：通过将经由所述第一传输线接收的信号的电平与经由所述第二传输线接收的信号的电平进行比较来恢复所述正时钟和所述负时钟；

第一偶数据接收单元，所述第一偶数据接收单元被配置为：通过将经由所述第一传输线接收的信号的电平与第一参考电压的电平进行比较以及通过与所述时钟接收单元所恢复的正时钟同步地将比较结果采样来恢复第一偶数据；

第一奇数据接收单元，所述第一奇数据接收单元被配置为：通过将经由所述第一传输线接收的信号的电平与第二参考电压的电平进行比较以及通过与所述时钟接收单元所恢复的负时钟同步地将比较结果采样来恢复第一奇数据；

第二偶数据接收单元，所述第二偶数据接收单元被配置为：通过将经由所述第二传输线接收的信号的电平与所述第二参考电压的电平进行比较以及通过与所述时钟接收单元所恢复的正时钟同步地将比较结果采样来恢复第二偶数据；以及

第二奇数据接收单元，所述第二奇数据接收单元被配置为：通过将经由所述第二传输线接收的信号的电平与所述第一参考电压的电平进行比较以及通过与所述时钟接收单元所恢复的负时钟同步地将比较结果采样来恢复第二奇数据。

16.如技术方案15所述的发送/接收系统，其中，所述第一参考电压的电平高于作为确定逻辑高和逻辑低的基础的电压的电平，所述第二参考电压的电平低于作为确定逻辑高和逻辑低的基础的电压的电平。

17.如技术方案13所述的发送/接收系统，其中，所述第一发送单元和所述第二发送单元设置在第一芯片中，所述接收器电路设置在第二芯片中。

Claims (10)

1.一种发送/接收系统，包括：

传输线；

发送器电路，所述发送器电路被配置为：将时钟发送至所述传输线，以及根据数据的逻辑电平来调整所述时钟的幅值；以及

接收器电路，所述接收器电路被配置为：接收被传送至所述传输线的时钟，以及经由检测所述时钟的幅值来恢复所述数据。

2.如权利要求1所述的发送/接收系统，其中，所述发送器电路包括：

第一驱动器，所述第一驱动器被配置为驱动所述传输线上的时钟；以及

第二驱动器，所述第二驱动器被配置为驱动所述传输线上的时钟，并且如果所述数据具有第一电平则被激活，而如果所述数据具有第二电平则被去激活。

3.如权利要求1所述的发送/接收系统，其中，所述接收器电路包括：

时钟接收单元，所述时钟接收单元被配置为：通过将经由所述传输线接收的信号的电平与第一参考电压的电平进行比较来恢复所述时钟；

偶数据接收单元，所述偶数据接收单元被配置为：通过将经由所述传输线接收的信号的电平与第二参考电压的电平进行比较以及通过与所述时钟接收单元所恢复的时钟同步地将比较结果采样来恢复偶数据；以及

奇数据接收单元，所述奇数据接收单元被配置为：通过将经由所述传输线接收的信号的电平与第三参考电压的电平进行比较以及通过与所述时钟接收单元所恢复的时钟反相而获得的信号同步地将比较结果采样来恢复奇数据。

4.如权利要求3所述的发送/接收系统，其中，所述第二参考电压高于所述第一参考电压，所述第三参考电压低于所述第一参考电压。

5.如权利要求1所述的发送/接收系统，其中，所述发送器电路和所述接收器电路设置在不同的芯片中。

6.一种发送器电路，包括：

第一驱动器，所述第一驱动器被配置为驱动传输线上的时钟；以及

第二驱动器，所述第二驱动器被配置为驱动所述传输线上的时钟，并且如果数据具有第一电平则被激活，而如果所述数据具有第二电平则被去激活。

7.如权利要求6所述的发送器电路，其中，所述第一驱动器操作为接收第一上拉电压和第一下拉电压；以及

所述第二驱动器操作为接收高于所述第一上拉电压的第二上拉电压以及低于所述第一下拉电压的第二下拉电压。

8.一种接收器电路，包括：

时钟接收单元，所述时钟接收单元被配置为：通过检测经由传输线接收的信号的逻辑高和逻辑低来恢复时钟；以及

数据接收单元，所述数据接收单元被配置为：通过检测经由所述传输线接收的信号的幅值来恢复数据。

9.如权利要求8所述的接收器电路，其中，所述时钟接收单元通过将经由所述传输线接收的信号的逻辑电平与第一参考电压的逻辑电平进行比较来恢复所述时钟。

10.如权利要求9所述的接收器电路，其中，所述数据接收单元包括：

偶数据接收单元，所述偶数据接收单元被配置为：通过将经由所述传输线接收的信号与第二参考电压进行比较以及通过与所述时钟接收单元所恢复的时钟同步地将比较结果采样来恢复偶数据；以及

奇数据接收单元，所述奇数据接收单元被配置为：通过将经由所述传输线接收的信号与第三参考电压进行比较以及通过与所述时钟接收单元所恢复的时钟反相而获得的信号同步地将比较结果采样来恢复奇数据。

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