CN104115439A - 接收电路、通信系统、电子设备以及接收电路的控制方法 - Google Patents

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CN104115439A CN201380009112.7A CN201380009112A CN104115439A CN 104115439 A CN104115439 A CN 104115439A CN 201380009112 A CN201380009112 A CN 201380009112A CN 104115439 A CN104115439 A CN 104115439A
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Abstract

提供一种无需设置PLL电路等并考虑安装要因而能够实现高速的信号的接收的接收电路等。在基于获取时钟信号而决定的多个获取定时获取输入信号的第一接收电路(2301)具有：使变化为H电平或者L电平的输入信号延迟设定的延迟时间而输出的延迟电路(2341)、在各获取定时获取经延迟电路(2341)延迟后的输入信号的数据锁存电路(2361)、对被获取至数据锁存电路(2361)中的锁存信号进行检定的数据检定电路(2461)、设定有与数据检定电路(2461)的检定结果对应的检定结果值的数据检定结果寄存器(2481)。数据检定电路(2461)输出在各获取定时被获取至所述锁存电路中的锁存信号与期待值的比较结果。

Description

接收电路、通信系统、电子设备以及接收电路的控制方法
技术领域
本发明涉及接收电路、包含该接收电路而构成的通信系统、电子设备以及接收电路的控制方法等。
背景技术
以往，集成电路装置通过仅保证其输入输出特性，便能够在与其他集成电路装置连接作为以一方为传送侧、另一方为接收侧的通信系统而分别动作时，毫无问题地进行动作。然而，当集成电路装置间的接口信号的频率达到超过200MHz～400MHz的区域时，不同的信号间的定时的差将成为问题。特别是，时钟信号和与之同步传送的数据信号的定时的差、数据信号彼此的定时的差会导致无法准确地获取信号的情况。
因此，例如在SerDes(SERializer/DESerializer)等中，有时会采用将时钟信号以及数据信号基于某种算法而重叠于一个信号线路来进行发送、接收的方法。
另外，例如在专利文献1中公开有尽可能减少数据信号彼此的时滞的数据传送电路。具体地说，在该数据传送电路中，变更传送侧的驱动能力，以使在第一传送路以及第二传送路分别传送预先设定的信号时的接收定时与预先设定的目标定时的时间差为零或者最小。
在线技术文献
专利文献1：日本特开2010-74615号公报
发明内容
发明所要解决的课题
然而，在采用SerDes等的情况下或在专利文献1所公开的技术中，在接收侧需要PLL(Phase‐Locked Loop)电路，从而存在接收侧的电路规模变大的问题。另外，在专利文献1所公开的技术中，由于布线布局、布线长的差异等致使寄生电阻或寄生电容等针对每条传送路径而有所不同。因此，针对每条传送路径对时滞进行调整程度各异，由此存在无法高精度地调整时滞的问题。
另外，集成电路装置的特性需要考虑取决于制造工艺的工艺偏差、温度特性、测定偏差、测定装置的机差偏差、测定用的探针板的容量所产生的延迟、测定分辨率等。
图16中图示了对集成电路装置的特性造成影响的偏差要因与实测值的一个示例。
图17(A)、图17(B)中图示了图16的偏差要因对集成电路装置的特性造成的影响的说明图。图17(A)表示图16的偏差要因对传送侧的集成电路装置的特性造成的影响的说明图。图17(B)表示图16的偏差要因对接收侧的集成电路装置的特性造成的影响的说明图。
例如，关于上述的偏差要因，例如设定为按照0.18μm的制造工艺进行制造，并且作为实测值而给出图16所示的值。在这种情况下，集成电路装置的建立时间以及保持时间分别需要考虑将所有要因的偏差要因的值相加得出的0.68ns。
在此，使用上述的制造工艺，作为进行例如200MHz～400MHz的信号的发送、接收的集成电路装置的特性，设定为建立时间以及保持时间为0.8ns。
在传送侧，如图17(A)所示，1/2周期的定时允许值由保持时间(＝0.8ns)、偏差误差(B1＝0.68ns)、建立时间(＝0.8ns)规定。因此、1/2周期的定时允许值为2.28ns(≒219MHz)，无法保证400MHz的信号的发送。
另一方面，在接收侧，如图17(B)所示，由于上述的偏差误差成为来自传送侧的信号的偏差要因，因此未包含于建立时间以及保持时间各时间中。因此，在接收侧，建立时间以及保持时间分别为0.12ns(B2＝0.8ns-B1)，能够保证接收200MHz～400MHz的信号的集成电路装置的特性。
而且，除了上述的传送侧的定时的允许值、接收侧的定时的允许值之外，还需要考虑PCB(Printed Circuit Board)、COF(Chip On Film)、TCP(TapeCareer Package)等中的集成电路装置的安装要因。在COF、TCP中，在向设备安装时以弯曲的状态被安装。因此，即使想要考虑安装于COF、TCP上的情况，也会由于因弯曲而导致的电感的变动、各自的弯曲程度的差异等，而存在无法正确地估算偏差的问题。
本发明是为了解决上述的课题的至少一部分而形成的，能够作为以下的方式或形式来实现。
用于解决课题的方法
(1)本发明的第一方式中，在基于获取时钟信号而决定的多个获取定时获取输入信号的接收电路具有：延迟电路，其使变化为第一状态或者第二状态的所述输入信号延迟被设定的延迟时间而输出；锁存电路，其在各获取定时获取经所述延迟电路延迟后的所述输入信号；数据检定电路，其对被获取至所述锁存电路中的锁存信号进行检定；数据检定结果寄存器，其中设定有与所述数据检定电路的检定结果对应的检定结果值，所述数据检定电路对在各获取定时被获取至所述锁存电路中的所述锁存信号与期待值进行比较，并输出比较结果。
根据本方式，通过一边变更延迟电路的延迟时间，一边获取预定的输入信号，从而能够决定最佳的延迟时间。因此，通过在预定的获取定时获取以所决定的最佳的延迟时间被延迟的输入信号，从而即便是高速的信号也能够进行高精度的数据接收。由此，无需设置PLL电路，通过简单的结构便能够实现高精度的高速信号的接收。另外，能够考虑传送电路以及接收电路的定时的允许值、COF等中的安装要因、COF等的弯曲所引起的电感的变动、各自的弯曲程度的差异等，来调整输入信号的延迟时间。而且，由于能够针对每个输入信号实现单独的与偏差要因相对应的延迟时间的调整，因此能够在不受余裕少的其他数据信号的偏差要因影响的条件下，决定并调整最适于该数据信号的延迟时间。
(2)本发明的第二方式所涉及的接收电路中，在第一方式中，包括延迟值调整部，所述延迟值调整部基于所述检定结果值来调整所述延迟电路的延迟时间，使得与针对每个在所述延迟电路中被设定的不同的延迟时间而在各获取定时被获取的锁存信号对应的锁存数据与给定的第一图案一致。
根据本方式，只需变更延迟电路的延迟时间，便能够自主地决定延迟电路的最佳的延迟时间，并将延迟电路设定为该最佳的延迟时间。因此，除了上述的效果外，还能够大幅地简化从外部对接收电路的控制。
(3)本发明的第三方式所涉及的接收电路中，在第一方式中，包括延迟值调整部，所述延迟值调整部基于所述检定结果值来调整所述延迟电路的延迟时间，使得各获取定时成为所述第一状态或者所述第二状态连续的期间的中央。
根据本方式，能够提供可自主地调整延迟电路的延迟时间并可靠地获取输入信号的接收电路。
(4)在本发明的第四方式所涉及的接收电路中，在第一方式至第三方式的任一方式中，所述延迟电路对构成所述延迟电路的延迟元件的电流驱动能力及所述延迟电路的输出信号的信号路径上的延迟元件数量中的至少一方进行变更。
根据本方式，为了决定上述的最佳的延迟时间，能够将延迟电路的延迟时间以微少的单位进行变更，从而能够更高精度地决定最佳的延迟时间。
(5)本发明的第五方式所涉及的接收电路中，在第一方式至第四方式的任一方式中，在所述接收电路的动作起动后、使用所述输入信号的显示开始前以及使用所述输入信号的显示的回扫期间中的至少一个定时，所述数据检定电路进行对所述锁存信号的检定。
根据本方式，能够提供不会对显示造成影响、无需设置PLL电路等、考虑安装要因而能够接收高速的信号的接收电路。
(6)本发明的第六方式所涉及的接收电路中，在第一方式至第五方式的任一方式中，包括第一交点检测部，在基于所述检定结果值而判断为所述第一状态或者所述第二状态连续的期间比所述获取定时的周期长时，所述第一交点检测部对作为差动信号而被输入的所述输入信号的交点的偏差进行检测。
根据本方式，能够调整数据信号的交点，因此除了上述的效果外，还能够更准确地获取高速信号。
(7)本发明的第七方式所涉及的接收电路中，在第一方式至第六方式的任一方式中，包括第二交点检测部，在基于所述检定结果值而判断为按照所述获取时钟信号的下降沿、上升沿以及下降沿的顺序进行获取时所述第一状态或者所述第二状态连续的期间，与按照所述获取时钟信号的上升沿、下降沿以及上升沿的顺序进行获取时所述第一状态或者所述第二状态连续的期间不同时，所述第二交点检测部对作为差动信号而被输入的所述获取时钟信号的交点的偏差进行检测。
根据本方式，能够调整时钟信号的交点，因此除了上述的效果外，还能够更准确地获取高速信号。
(8)本发明的第八方式所涉及的接收电路中，在第七方式中，包括交点调整部，所述交点调整部在由所述第二交点检测部检测到所述获取时钟信号的交点的偏差时，调整所述获取时钟信号的交点。
根据本方式，无需对传送电路进行控制，便能够在接收电路内调整交点，因此能够以简单的结构更准确地获取高速信号。
(9)本发明的第九方式的通信系统具有第一方式至第八方式中任一方式所述的接收电路、将所述输入信号向所述接收电路发送的传送电路。
根据本方式，能够提供无需在接收电路侧设置PLL电路等，并考虑安装要因而能够实现高速的信号的接收的通信系统。
(10)本发明的第十方式的通信系统包括第六方式记载的接收电路、向所述接收电路发送所述输入信号的传送电路，所述传送电路在由所述第一交点检测部检测到所述输入信号的交点的偏差时，调整所述输入信号的交点。
根据本方式，能够提供无需在接收电路侧设置PLL电路等，并考虑安装要因而能够实现更高精度的高速的信号的接收的通信系统。
(11)本发明的第十一方式的通信系统具有第七方式记载的接收电路、向所述接收电路发送所述输入信号的传送电路，所述传送电路在由所述第二交点检测部检测到所述获取时钟信号的交点的偏差时，调整所述获取时钟信号的交点。
根据本方式，能够提供无需在接收电路侧设置PLL电路等，并考虑安装要因而能够实现更高精度的高速的信号接收的通信系统。
(12)本发明的第十二方式的电子设备具有第九方式至第十一方式中任一方式所述的通信系统。
根据本方式，能够提供低成本，并且通过高速信号的准确的接收而能够实现大容量并且高速的处理的电子设备。
(13)本发明的第十三方式为在基于获取时钟信号而被决定的多个获取定时获取输入信号的接收电路的控制方法，并包括：延迟控制步骤，使变化为第一状态或者第二状态的所述输入信号延迟被设定的延迟时间而输出；锁存步骤，在各获取定时获取在所述延迟控制步骤中被延迟的所述输入信号；数据检定步骤，对在所述锁存步骤中所获取的锁存信号进行检定；延迟值调整步骤，基于所述数据检定步骤的检定结果来调整所述延迟时间，在所述数据检定步骤中，对在各获取定时被获取的所述锁存信号与期待值进行比较。
根据本方式，通过一边变更延迟电路的延迟时间，一遍获取预定的输入信号，从而能够决定最佳的延迟时间。因此，通过在预定的获取定时获取以决定的最佳的延迟时间被延迟的输入信号，从而即便是高速的信号也能够进行高精度的数据接收。由此，无需设置PLL电路，通过简单的结构便能够实现高精度的高速信号的接收。另外，能够考虑传送电路以及接收电路的定时的允许值、COF等中的安装要因、COF等的弯曲所引起的电感的变动、各自的弯曲程度的差异等，来调整输入信号的延迟时间。而且，由于能够针对每个输入信号实现单独的与各信号间的偏差要因相对应的延迟的调整，因此能够在不受余裕较少的其他数据信号的偏差要因影响的条件下，决定并调整最适于该数据信号的延迟时间。
附图说明
图1为表示安装有第一实施方式的通信系统的显示模块的结构例的图。
图2为示意性表示图1的传送器与接收器的结构例的图。
图3为第一接收电路的详细的结构例的框图。
图4为表示图3的延迟电路的结构例的图。
图5为第一实施方式的第一接收电路的控制例的流程图。
图6为第一实施方式的第一接收电路的控制例的流程图。
图7(A)～图7(E)为第一接收电路的动作说明图。
图8为表示在图7(A)～图7(E)中被获取至数据锁存电路中的锁存信号的图。
图9为表示在数据信号的H电平的期间比获取时钟的1/2周期短的情况下，被获取至数据锁存电路中的锁存信号的一个示例的图。
图10为第二实施方式的第一接收电路的结构例的框图。
图11为表示图10的第一接收电路的详细结构例的图。
图12为图11的延迟值调整部的结构例的框图。
图13为第三实施方式的第一接收电路的结构例的框图。
图14为第四实施方式的第一接收电路的结构例的框图。
图15(A)为便携式的个人计算机的结构的立体图，图15(B)为移动电话机的结构的立体图。
图16为表示对集成电路装置的特性造成影响的偏差要因与实测值的一个示例的图。
图17(A)为图16的偏差要因对传送侧的集成电路装置的特性造成的影响的说明图，图17(B)为图16的偏差要因对接收侧的集成电路装置的特性造成的影响的说明图。
具体实施方式
以下，使用附图对本发明的实施方式进行详细说明。此外，以下进行说明的实施方式并不对权利要求书中所记载的本发明的内容进行不当限定。而且，以下说明的所有结构并非全部是用于解决本发明的课题所必要的技术特征。
〔第一实施方式〕
图1中图示了安装有本发明的第一实施方式的通信系统的显示模块的结构例。
显示模块10具有PCB20、面板基板30、COF40。在PCB20上安装有具有传送器100的显示控制器22、连接器24，并且形成有对显示控制器22所具有的连接部与连接器24所具有的连接部之间进行连接的布线26。在面板基板30上设置有形成排列为矩阵状的多个像素的像素区域32，并形成有用于向各像素供给驱动信号、电源电压的布线。COF40安装有连接于PCB20的连接器24的连接器42、具有接收器200的显示驱动器44，并形成有对连接器42所具有的连接部与显示驱动器44所具有的连接部之间进行连接的布线。另外，显示驱动器44的输出端子与被形成在面板基板30上的布线连接。
此外，在PCB20上，除了显示控制器22之外，还可以安装负责显示模块10的控制的CPU(Central Processing Unit)、存储器、其他的专用芯片。通过显示控制器22的传送器100、显示驱动器44的接收器200而构成了通信系统。
显示控制器22对从未图示的图像供给装置供给的显示数据进行给定的图像处理，并将与图像处理后的显示数据对应的数据信号、显示定时信号向显示驱动器44供给。显示驱动器44与显示定时信号同步，基于与数据信号对应的显示数据，而经由被形成在面板基板30上的布线对形成于像素区域32内的像素进行驱动。
与图像处理后的显示数据对应的数据信号通过显示控制器22的传送器100被发送，经由布线26、连接器24、42以及COF40的布线而由显示驱动器44的接收器200接收。传送器100将显示数据转换为串行数据后转换为作为差动信号的数据信号，向接收器200发送，并且将时钟信号转换为差动信号向接收器200发送。另外，传送器100对于显示定时信号也能够以同样的方式向接收器200发送。
接收器200针对每条信号线都具有延迟电路，通过一边变更该延迟电路的延迟时间，一边获取由传送器100发送的特定的信号，从而能够决定最佳的延迟时间。因此，通过在预定的获取定时获取以所决定的最佳的延迟时间被延迟的从传送器100发送的数据信号，从而即便是高速信号也能够进行高精度的数据接收。即，接收器200相对于预定的获取定时始终能够获取以最佳的延迟时间被延迟的数据信号，因此无需设置PLL电路，通过简单的结构便能够实现高精度的高速信号的接收。
图2中示意性地图示了图1的传送器100与接收器200的结构例。图2中为了方便说明，从传送器100经由数据以及显示定时信号用的八对差动信号线与时钟用的一对差动信号线而向接收器200发送数据信号以及时钟信号。
传送器100具有PLL电路110、时钟用传送电路120、第一传送电路1301～第八传送电路1308。时钟用传送电路120为时钟信号的发送用的传送电路。第一传送电路1301～第八传送电路1308为数据以及显示定时信号的发送用的传送电路。
PLL电路110基于未图示的基准时钟而生成发送时钟信号，并将该发送时钟信号向时钟用传送电路120、第一传送电路1301～第八传送电路1308供给。
时钟用传送电路120具有串并行(Parallel Serial：以下记做P/S)转换部122、差动传送器124。P/S转换部122与发送时钟信号同步，向在预定的图案数据中设置了发送时钟信号的串行数据进行转换。差动传送器124生成与来自P/S转换部122的串行数据对应的一对差动信号，并经由差动信号线CLKP、CLKN向接收器200输出。
时钟用传送电路120以及第一传送电路1301～第八传送电路1308分别具有相同的结构，以此尽可能缩小发送定时的时滞。因此，在传送器100中，将由显示数据、显示定时信号等构成的发送数据分为8组。第一传送电路1301～第八传送电路1308分别将各组的发送数据转换成串行数据，并经由一对差动信号线向接收器200发送数据信号。
第一传送电路(广义为传送电路)1301具有P/S转换部1321、差动传送器1341。P/S转换部1321与发送时钟信号同步，将发送数据SD1转换为串行数据。差动传送器1341生成与来自P/S转换部1321的串行数据对应的一对差动信号，并经由差动信号线SDP1、SDN1向接收器200输出。第二传送电路1302～第八传送电路1308对于发送数据SD2～SD8同样经由差动信号线SDP2、SDN2、…、SDP8、SDN8向接收器200发送。例如，第八传送电路1308具有P/S转换部1328、差动传送器1348。P/S转换部1328与发送时钟信号同步，将发送数据SD8转换为串行数据。差动传送器1348生成与来自P/S转换部1328的串行数据对应的一对差动信号，并经由差动信号线SDP8、SDN8向接收器200输出。
此外，在调整由差动传送器输出的一对差动信号的交点的情况下，各传送电路可以具有与差动传送器对应的交点调整部。即，时钟用传送电路120可以具有交点调整部126。第一传送电路1301可以具有与差动传送器1341对应的交点调整部1361。同样，第二传送电路1302～第八传送电路1308可以具有与差动传送器1341～1348对应的交点调整部1361～1368。各交点调整部通过来自安装于PCB20的未图示的CPU的控制而对对应的差动传送器的驱动部进行控制，以变更对一对差动信号的至少一方的信号进行驱动的电流驱动能力。由此，能够调整一对差动信号的交点。
接收器200具有时钟接收器210、多相时钟生成电路220、第一接收电路2301～第八接收电路2308。
时钟接收器210接收通过时钟用传送电路120的差动传送器124经由差动信号线CLKP、CLKN发送的差动信号。多相时钟生成电路220从由时钟接收器210接收的接收信号中提取时钟信号，并生成多相时钟信号。由多相时钟生成电路220生成的各相的时钟信号作为第一接收电路2301～第八接收电路2308各自的数据锁存电路的获取时钟信号而被供给。
第一接收电路(广义为接收电路)2301具有差动接收器2321、延迟电路2341、数据锁存电路(广义为锁存电路)2361。差动接收器2321接收通过第一传送电路1301的差动传送器1341经由差动信号线SDP1、SDN1发送的差动信号。延迟电路2341构成为能够调整延迟时间，当作为输入信号而输入来自差动接收器2321的数据信号时，在该时间点延迟所设定的延迟时间，向数据锁存电路2361输出。数据锁存电路2361在基于由多相时钟生成电路220生成的多相时钟信号中的一个时钟信号所决定的多个获取定时获取延迟电路2341的输出信号。获取定时例如为时钟信号的上升沿以及下降沿。与由数据锁存电路2361获取的锁存信号对应地输出接收数据RD1。
同样，第二接收电路2302～第八接收电路2308具有差动接收器2321～2328、延迟电路2341～2348、数据锁存电路2361～2368。各接收电路接收从对应的传送电路发送的差动信号，使之在延迟电路中延迟，并在数据锁存电路中被获取。例如，第八接收电路2308具有差动接收器2328、延迟电路2348、数据锁存电路2368。差动接收器2328接收通过第八传送电路1308的差动传送器1348经由差动信号线SDP8、SDN8发送的差动信号。延迟电路2348构成为能够调整延迟时间，当作为输入信号而输入来自差动接收器2328的数据信号时，在该时间点延迟所设定的延迟时间，并向数据锁存电路2368输出。数据锁存电路2368在基于由多相时钟生成电路220生成的多相时钟信号中的一个时钟信号所决定的多个获取定时获取延迟电路2348的输出信号。与由数据锁存电路2368获取的锁存信号对应地输出接收数据RD8。
从第一接收电路2301～第八接收电路2308输出的接收数据RD1～RD8例如转换为并行数据，在显示驱动器44中被用作为显示数据、显示定时信号。
以下对第一接收电路2301详细的结构例进行说明，省略对与第一接收电路2301具有相同结构的第二接收电路2302～第八接收电路2308的详细结构例的说明。
图3中图示了第一接收电路2301的详细结构例的框图。在图3中，对于与图2相同的部分标注相同的附图标记，并适当地省略说明。
第一接收电路2301除了图2的差动接收器2321、延迟电路2341以及数据锁存电路2361之外，还具有输入接口(Inter Face：以下记做I/F)部2381、延迟值设定寄存器2401。而且，第一接收电路2301具有数据检定使能寄存器2421、延迟值设定部2441、数据检定电路2461、数据检定结果寄存器2481、输出I/F部2501。此外，还可以利用一个I/F部实现输入I/F部2381的功能与输出I/F部2501的功能。
输入I/F部2381进行未图示的CPU访问延迟值设定寄存器2401以及数据检定使能寄存器2421时的输入接口处理。
延迟值设定寄存器2401为构成为能够由CPU经由输入I/F部2381访问的寄存器，并利用CPU而被设定与延迟值对应的设定值。
数据检定使能寄存器2421为被构成为能够由CPU经由输入I/F部2381访问的寄存器，且为通过由CPU访问而将数据检定处理设定为使能状态的寄存器。数据检定处理是对由第一传送电路1301发送并以预先决定的图案变化为H电平(第一状态)或者L电平(第二状态)的数据信号进行。
延迟值设定部2441基于被设定在延迟值设定寄存器2401中的设定值来设定延迟电路2341的延迟时间。
延迟电路2341使由差动接收器2321接收的数据信号延迟与被设定在延迟值设定寄存器2401中的设定值对应的延迟时间而输出。这样的延迟电路2341具有一个或者多个延迟元件，基于被设定在延迟值设定寄存器2401中的设定值而对延迟元件的电流驱动能力及该延迟电路2341的输出信号的信号路径上的延迟元件数量中的至少一方进行变更。
向数据锁存电路2361输入获取时钟信号，在基于该获取时钟信号而决定的多个获取定时获取经延迟电路2341延迟后的数据信号，并作为接收数据RD1输出。
数据检定电路2461对被获取至数据锁存电路2361中的锁存信号进行检定。数据检定电路2461对在给定期间内于各获取定时获取数据信号的锁存信号与预先决定的期待值进行比较，将比较结果与对应的设定值(延迟值)相关联，并作为检定结果值而输出。
数据检定结果寄存器2481被设定来自数据检定电路2461的检定结果值。数据检定结果寄存器2481为被构成为能够由CPU经由输出I/F部2501访问的寄存器，并利用CPU读取检定结果值。
输出I/F部2501进行CPU访问数据检定结果寄存器2481时的输出接口处理。
图4中图示了图3的延迟电路2341的结构例。
延迟电路2341具有多个第一延迟元件DL1、多个第二延迟元件DL2、输出选择部SEL。多个第一延迟元件DL1被级联连接，初段的第一延迟元件DL1的输入中输入有来自差动接收器2321的数据信号，各第一延迟元件DL1的输出连接于输出选择部SEL。另外，各第一延迟元件DL1的输出也经由各第二延迟元件DL2连接于输出选择部SEL。
第二延迟元件DL2经由具有相互不同的电阻值的多个电阻元件中的某一个连接于高电位侧电源，并能够调整输出信号的上升的延迟时间。另外，第二延迟元件DL2经由具有相互不同的电阻值的多个电阻元件中的某一个连接于低电位侧电源，并能够调整输出信号的下降的延迟时间。
延迟值设定部2441将与被设定在延迟值设定寄存器2401中的设定值相应的控制信号Dcnt向多个第二延迟元件DL2以及输出选择部SEL输出。各第二延迟元件DL2经由基于控制信号Dcnt而被选择的电阻元件连接于高电位侧电源以及低电位侧电源。输出选择部SEL基于控制信号Dcnt选择多个第一延迟元件DL1的输出以及多个第二延迟元件DL2的输出中的某一个，并将经由所选择的路径的信号作为输出信号向数据锁存电路2361输出。
因此，延迟电路2341能够基于被设定在延迟值设定寄存器2401中的设定值而对延迟元件的电流驱动能力及该延迟电路2341的输出信号的信号路径上的延迟元件数量中的至少一方进行选择。
在第一实施方式的第一接收电路2301中，CPU使延迟电路2341的延迟时间错开并反复设定。第一接收电路2301每次在获取所输入的数据信号后均进行数据检定，CPU基于这些数据检定结果运算最佳的延迟值。
图5以及图6中图示了第一实施方式的第一接收电路2301的控制例的流程图。图5表示对第一接收电路2301进行控制的CPU的控制例，图6表示图5的步骤S6的详细处理例。例如，未图示的存储器存储与图5以及图6所示的各步骤对应的程序，CPU执行与从该存储器读取的程序对应的处理。
首先，CPU访问数据检定使能寄存器2421，将数据检定处理设定为使能状态(步骤S1)。
接下来，CPU将与延迟值对应的设定值设定于延迟值设定寄存器2401中(步骤S2)。由此，在第一接收电路2301中，延迟值设定部2441基于在步骤S2中设定的设定值来设定延迟电路2341的延迟时间。随后，在给定的期间，第一传送电路1301向第一接收电路2301发送预定的数据信号，第一接收电路2301在使数据信号延迟所设定的延迟时间后取入至数据锁存电路2361中。在上述的期间内，优选以同一条件反复使数据信号延迟并取入至数据锁存电路2361中。
CPU在步骤S2以后待机至数据检定结果寄存器2481的读取定时(步骤S3：否)。然后，当到达读取定时时，CPU访问数据检定结果寄存器2481，读取作为数据检定结果寄存器2481的寄存器值的检定结果值(步骤S4)。
当对下一个延迟值进行数据检定时(步骤S5：是)，CPU将与下一个延迟值对应的设定值设定于延迟值设定寄存器2401中(步骤S2)。
在步骤S5中，在不进行下一个数据检定时(步骤S5：否)，CPU基于在步骤S4中读取的多个检定结果值来运算最佳的延迟值(步骤S6)。
在步骤S6中，如图6所示，CPU基于互相不同的延迟时间下的多个检定结果值，来辨别能否判定各获取定时上的多个锁存信号连续为H电平的期间的长度(步骤S10)。当辨别为能够判定时(步骤S10：是)，CPU基于检定结果值来运算最佳的延迟值(步骤S11，结束)。例如，如果在多个锁存信号从L电平变化为H电平后又回归L电平的情况下，能够判定连续的H电平的期间，则求出处于H电平的期间的中央附近的延迟值以作为最佳的延迟值。
当在步骤S10未辨别为能够判定时(步骤S10：否)，CPU基于检定结果值来辨别是否满足作为差动信号而被发送的数据信号的交点的偏差检测条件(步骤S12)。
当辨别为满足数据信号的交点的偏差检测条件时(步骤S12：时)，CPU检测数据信号的交点的偏差(步骤S13)。例如，当在步骤S13中检测到数据信号的交点的偏差时，优选为利用第一传送电路1301的交点调整部1361来调整交点。
当在步骤S12中未辨别为满足数据信号的交点的偏差检测条件时(步骤S12：否)，或者接在步骤S13之后，CPU执行步骤S14。在步骤S14中，CPU基于检定结果值来辨别是否满足作为差动信号而被发送的时钟信号的交点的偏差检测条件。
当辨别为满足时钟信号的交点的偏差检测条件时(步骤S14：是)，CPU检测时钟信号的交点的偏差(步骤S15)。例如，当在步骤S15中检测到时钟信号的交点的偏差时，优选为利用时钟用传送电路120的交点调整部126来调整交点。
当在步骤S14中未辨别为满足时钟信号的交点的偏差检测条件时(步骤S14：否)，或者接在步骤S15之后，CPU执行步骤S7。在步骤S7中，CPU访问数据检定使能寄存器2421，将数据检定处理设定为非使能状态。
然后，CPU将与在步骤S6中作为运算的结果所得到的延迟值对应的设定值设定于延迟值设定寄存器2401中(步骤S8)，并结束一系列的处理(结束)。
如上所述，第一接收电路2301使以特定的图案变化的数据信号延迟所设定的延迟时间而输出(延迟控制步骤)，并在各获取定时获取该被延迟的数据信号(锁存步骤)。然后，第一接收电路2301对所获取的锁存信号进行检定(数据检定步骤)，并基于该检定结果，由CPU调整延迟电路的延迟时间(延迟值调整步骤)。
由此，在第一接收电路2301中，延迟值设定部2441基于在步骤S8中设定的设定值来设定延迟电路2341的延迟时间。因此，能够可靠地获取从第一传送电路1301向第一接收电路2301发送的数据信号。
图7(A)～图7(E)中图示了第一接收电路2301的动作说明图。图7(A)～图7(E)表示相对于获取时钟信号CLK延迟时间不同的数据信号D的定时波形的一个示例。此外，图7(A)～图7(E)表示数据信号D为变化为H电平的脉冲信号，且数据信号D的H电平的期间比获取时钟信号CLK的1/2周期长的情况的例子。
图7(A)表示延迟时间DT1时的数据信号D以及获取时钟信号CLK的定时波形的一个示例。图7(B)表示延迟时间DT2(DT2＞DT1)时的数据信号D以及获取时钟信号CLK的定时波形的一个示例。图7(C)表示延迟时间DT3(DT3＞DT2)时的数据信号D以及获取时钟信号CLK的定时波形的一个示例。图7(D)表示延迟时间DT4(DT4＞DT3)时的数据信号D以及获取时钟信号CLK的定时波形的一个示例。图7(E)表示延迟时间DT5(DT5＞DT4)时的数据信号D以及获取时钟信号CLK的定时波形的一个示例。
在此，获取定时为，获取时钟信号CLK的上升沿以及下降沿。在延迟时间DT1时，在数据锁存电路2361中，在获取定时T1获取H电平，在获取定时T2获取L电平，在获取定时T3获取L电平。
然后，当变更延迟时间而成为延迟时间DT2时，在数据锁存电路2361中，在获取定时T1获取H电平，在获取定时T2获取H电平，在获取定时T3获取L电平。同样，若为延迟时间DT3，则在数据锁存电路2361中，在获取定时T1获取L电平，在获取定时T2获取H电平，在获取定时T3获取L电平。若为延迟时间DT4，则在数据锁存电路2361中，在获取定时T1获取L电平，在获取定时T2获取H电平，在获取定时T3获取H电平。若为延迟时间DT5，则在数据锁存电路2361中在获取定时T1获取L电平，在获取定时T2获取L电平，在获取定时T3获取H电平。
数据检定电路2461对在各获取定时获取的锁存信号进行检定。实际上在数据锁存电路2361中，在各获取定时，如图7(A)～图7(E)所示并非固定地获取H电平或者L电平。即，即便以同一延迟值且在同一获取定时获取信号，也会存在是H电平或是L电平的情况。数据检定电路2461在各获取定时将各获取定时上的锁存信号与期待值的比较结果作为数据检定结果而输出。例如，作为该数据检定的结果，在以同一条件反复获取数据信号的情况下，在各获取定时，能够检定与期待值全部一致的情况、与期待值全部不一致的情况、有与期待值一致也有不一致的情况。这样的数据检定电路2461的数据检定结果作为检定结果值而被设定于数据检定结果寄存器2481中。
图8中图示了在图7(A)～图7(E)中被获取至数据锁存电路2361中的锁存信号。
着眼于获取定时T1，当依次错开延迟时间DT1～DT5时，在数据锁存电路2361中将获取有H电平、H电平、L电平、L电平、L电平。着眼于获取定时T2，当依次错开延迟时间DT1～DT5时，在数据锁存电路2361中将获取有L电平、H电平、H电平、H电平、L电平。同样，着眼于获取定时T3，当依次错开延迟时间DT1～DT5时，在数据锁存电路2361中将获取有L电平、L电平、L电平、H电平、H电平。
因此，当着眼于获取定时T2时，将知晓数据信号D的H电平的期间，从而能够求出数据信号D的最佳的延迟值。在这种情况下，最佳的延迟时间DLx为延迟时间DT2与延迟时间DT4的中间值。因此，如果将与延迟时间DT2对应的延迟值设为d2、与延迟时间DT4对应的延迟值设为d4，则CPU在图5的步骤S11中例如通过运算求出(d2+d4)/2以作为最佳的延迟值dx。然后，CPU将与该延迟值dx对应的设定值设定于延迟值设定寄存器2401中。由此，第一接收电路2301能够可靠地获取来自第一传送电路1301的数据信号。
与此相对，在数据信号D的H电平的期间比获取时钟信号CLK的1/2周期短的情况下，CPU进行如下处理。
图9中图示了在数据信号D的H电平的期间比获取时钟信号CLK的1/2周期短的情况下，被获取至数据锁存电路2361中的锁存信号的一个示例。此外，在图9中，例如表示了针对延迟时间DT1～DT7的信号电平的一个示例。
在图9所示的示例中，依据延迟时间DT2、DT6下的各获取定时的信号电平的结果无法判定数据信号D的H电平的期间。在这种情况下，判断为意味着差动信号的交点发生偏差，因此CPU检测数据信号或者获取时钟信号的交点的偏差。
具体地说，在图6的步骤S12中，当判断为H电平或者L电平连续的期间比获取定时的周期长时，辨别为满足数据信号的交点的偏差检测条件。另外，在图6的步骤S14中，当判断为在按照获取时钟信号的下降沿、上升沿以及下降沿的顺序进行获取时H电平或者L电平连续的期间，与在按照获取时钟信号的上升沿、下降沿以及上升沿的顺序进行获取时H电平或者L电平连续的期间不同时，辨别为满足时钟信号的交点的偏差检测条件。
此外，由数据检定电路2461进行数据检定等的定时优选为，第一接收电路2301的动作起动后、使用数据信号的显示开始前以及使用数据信号的显示的回扫期间中的至少一个定时。如此一来，能够提供一种不会对显示造成影响、无需设置PLL电路等、考虑安装要因而能够接收高速信号的接收电路。
如上所述，根据第一实施方式，能够在错开来自各传送电路的数据信号的延迟时间，并且在对应的各接收电路中决定了最佳的延迟时间之后，以该最佳的延迟时间获取数据信号。由此，在接收电路中无需设置PLL电路，便能够获取高速的信号。另外，能够考虑传送电路以及接收电路的定时的允许值、COF等的安装要因、由COF等的弯曲引起的电感的变动、各自的弯曲程度的差异等，来调整数据信号的延迟时间。而且，能够针对每个数据信号而实现单独的与偏差要因对应的延迟时间的调整，因此能够在不受余裕较少的其他数据信号的偏差要因影响的条件下，决定并调整最适于该数据信号的延迟时间。
〔第二实施方式〕
在第一实施方式中，对于CPU访问第一接收电路2301来决定最佳的延迟时间的情况进行了说明，但是并不局限于此。在第二实施方式中，接收电路自主地决定最佳的延迟时间。
图10中图示了第二实施方式的第一接收电路的结构例的框图。在图10中，对于与图3相同的部分标注相同的附图标记，并适当省略说明。
第二实施方式的第一接收电路3001代替图2的第一接收电路2301而设置于接收器200中。在这种情况下，代替第二接收电路2302～第八接收电路2308个电路，设置与第一接收电路3001具有相同结构的第二接收电路2302～第八接收电路2308。
第一接收电路3001除了差动接收器2321、延迟电路2341以及数据锁存电路2361外，还具有I/F部3101、延迟值设定寄存器2401、数据检定使能寄存器2421、延迟值设定部3201。另外，第一接收电路3001具有数据检定电路3401、数据检定结果寄存器2481、延迟值调整部3601。
I/F部3101进行未图示的CPU访问延迟值设定寄存器2401以及数据检定使能寄存器2421时的输入接口处理。
延迟值设定部3201在数据检定处理为使能状态时，进行更新延迟值并变更延迟电路2341的延迟时间的控制。另外，延迟值设定部3201在数据检定处理为非使能状态时，对延迟电路2341进行设定以成为与被设定在延迟值设定寄存器2401中的设定值对应的延迟时间。
数据检定电路3401基于以多个延迟时间分别延迟且在数据锁存电路2361中于各获取定时反复被获取的信号进行数据检定。
延迟值调整部3601基于被设定在数据检定结果寄存器2481中的检定结果值来运算最佳的延迟值，并向延迟值设定部3201输出。延迟值调整部3601基于检定结果值，以使获取定时成为H电平或者L电平连续的期间的中央的方式将设定值设定在延迟值设定寄存器2401中。另外，延迟值调整部3601也可以基于检定结果值，以使与针对在延迟电路2341中被设定的互不相同的每个延迟时间而在各获取定时被获取的锁存信号相对应的锁存图案，与给定的第一图案相一致的方式，将设定值设定在延迟值设定寄存器2401中。
图11中图示了图10的第一接收电路3001的详细结构例。图11中，对与图10相同的部分标注相同的附图标记，并适当省略说明。
延迟值设定部3201具有条件设定寄存器3221、检定用延迟计数器3241、延迟检定寄存器3261、延迟切换器3281、定时控制电路3301。
条件设定寄存器3221经由I/F部3101通过CPU而被设定与进行数据检定时的诸多条件对应的设定值。进行数据检定时的诸多条件包括数据检定时的延迟时间的范围、延迟时间的更新单位等。
检定用延迟计数器3241为在数据检定被设定为使能状态的状态下更新延迟值的计数器。通过检定用延迟计数器3241而被更新的延迟值被设定于延迟检定寄存器3261中。
延迟切换器3281在数据检定处理被设定为使能状态时，基于被设定在延迟检定寄存器3261中的延迟值来设定延迟电路2341的延迟时间。另外，延迟切换器3281在数据检定处理被设定为非使能状态时，基于被设定在延迟值设定寄存器2401中的延迟值来设定延迟电路2341的延迟时间。
定时控制电路3301对构成延迟值设定部3201的各部进行控制。这样的定时控制电路3301在从延迟值调整部3601输入了最佳的延迟值时，将与该延迟值对应的设定值设定在延迟值设定寄存器2401中。然后，定时控制电路3301切换延迟切换器3281，以使成为最佳的延迟时间的方式来设定延迟电路2341。
数据检定电路3401具有地址解码器3421、多个数据锁存器3441、检定电路3461。多个数据锁存器3441为与数据检定处理时被更新的延迟值(延迟时间)的种类数对应的量的数据锁存器。地址解码器3421选择与由检定用延迟计数器3241更新的延迟值对应的数据锁存器3441。所选择的数据锁存器3441对针对由检定用延迟计数器3241更新的每个延迟值而在各获取定时获取的数据锁存电路2361的锁存信号进行锁存。检定电路3461针对每个延迟值(延迟时间)而对在各获取定时获取的锁存信号与期待值进行比较，并将比较结果作为检定结果而输出。检定电路3461的检定结果被设定于数据检定结果寄存器2481中。由此，例如图8的获取定时T2的锁存图案作为检定结果获得，能够根据该检定结果而辨别出H电平连续的期间。
延迟值调整部3601在基于检定结果值，以使获取定时成为H电平或者L电平连续的期间的中央的方式而将设定值设定在延迟值设定寄存器2401中的情况下，可以具有如下的结构。
图12中图示了图11的延迟值调整部3601的结构例的框图。
延迟值调整部3601具有LH检定电路3621、HL检定电路3641、1/2运算电路3661。LH检定电路3621基于设定在数据检定结果寄存器2481中的检定结果值，对由L电平变化为H电平的定时t1进行检定。HL检定电路3641基于被设定在数据检定结果寄存器2481中的检定结果值，对由H电平变化为L电平的定时t2进行检定。1/2运算电路3661运算由LH检定电路3621检定的定时t1与由HL检定电路3641检定的定时t2的中间值(＝(t1+t2)/2)以作为最佳的延迟值。
其结果为，输入了最佳的延迟值的延迟值设定部3201能够设定为，令延迟电路2341使用该延迟值而以最佳的延迟时间使数据信号延迟而输出。
如以上所进行的说明，根据第二实施方式，与第一实施方式相同，能够错开来自各传送电路的数据信号的延迟时间，并且在对应的各接收电路中决定最佳的延迟时间，从而能够以最佳的延迟时间获取数据信号。由此，在接收电路中无需设置PLL电路，便能够获取高速的信号。另外，能够考虑传送电路以及接收电路的定时的允许值、COF等的安装要因、因COF等的弯曲引起的电感的变动、各自的弯曲程度的差异等，而对数据信号的延迟时间进行调节。
〔第三实施方式〕
在第一实施方式中，对于CPU检查数据信号以及获取时钟信号的交点的偏差的情况进行了说明，但并不局限于此。
图13中图示第三实施方式的第一接收电路的结构例的框图。在图13中，对与图3相同的部分标注相同的附图标记，并适当地省略说明。
第三实施方式中的第一接收电路230a1与第一接收电路2301的不同之处在于，追加了第一交点检测部4001、第二交点检测部4101、交点调整部4201。
第一交点检测部4001基于检定结果值进行图6的步骤S12的检测处理。具体地说，在判断为H电平或者L电平连续的期间比获取定时的周期长时，第一交点检测部4001对数据信号的交点的偏差进行检测。
第二交点检测部4101基于检定结果值进行图6的步骤S14的检测处理。具体地说，在判断为按照获取时钟信号的下降沿、上升沿以及下降沿的顺序进行获取时H电平或者L电平连续的期间，与按照获取时钟信号的上升沿、下降沿以及上升沿的顺序进行获取时H电平或者L电平连续的期间不同时，第二交点检测部4101对获取时钟信号的交点的偏差进行检测。
交点调整部4201在由第一交点检测部4001检测到数据信号的交点的偏差时，控制差动接收器2321的驱动部，以变更对一对差动信号的至少一方的信号进行驱动的电流驱动能力。在这种情况下，可以省略传送电路的交点调整部1361。
另外，在由第二交点检测部4101检测到获取时钟信号的交点的偏差时，CPU对时钟用传送电路120的交点调整部126进行控制。此时，交点调整部126控制差动传送器124的驱动部，以变更对一对差动信号的至少一方的信号进行驱动的电流驱动能力。
此外，在第二实施方式的结构中也可以追加图13所示的第一交点检测部4001、第二交点检测部4101、交点调整部4201。
如上所述，根据第三实施方式，除了上述的实施方式的效果之外，还可以调整数据信号以及获取时钟信号的交点。其结果为，能够更准确地获取高速信号。
〔第四实施方式〕
在第三实施方式中，对在检测到获取时钟信号的交点的偏差时，在传送侧调整获取时钟信号的交点的偏差的情况进行了说明，但并不局限于此。
图14中图示了第四实施方式的第一接收电路的结构例的框图。在图14中，对于与图2、图10或者图13相同的部分标注相同的附图标记，并适当省略说明。此外，在图14中，还加入图2的时钟接收器210以及多相时钟生成电路220进行图示。
第四实施方式的第一接收电路300a1与第一接收电路3001的不同之处在于，追加了第一交点检测部4001、第二交点检测部4101。另外，在构成接收器200的时钟接收器210上连接有交点调整部4301。
第一交点检测部4001以及第二交点检测部4101与图13相同。交点调整部4301在利用第二交点检测部4101检测出获取时钟信号的交点的偏差时，对时钟接收器210的驱动部进行控制，以变更对一对差动信号的至少一方的信号进行驱动的电流驱动能力。在这种情况下，可以省略时钟用传送电路120的交点调整部126。
此外，还可以在第一实施方式的结构中追加图14所示的第一交点检测部4001、第二交点检测部4101、交点调整部4301。
如以上所说明的那样，根据第四实施方式，除了上述的实施方式的效果之外，可以在接收电路中调整获取时钟信号的交点。其结果为，能够更准确地获取高速信号。
〔电子设备〕
安装有应用了上述的任意实施方式中的接收电路的通信系统的显示模块例如可以应用于如下的电子设备中。
图15(A)、图15(B)中图示了具有显示模块的电子设备的结构的立体图，所述显示模块安装有应用了上述的任意实施方式的接收电路的通信系统。图15(A)表示便携式的个人计算机的结构的立体图。图15(B)表示移动电话机的结构的立体图。
图15(A)所示的个人计算机500具有主体部510与显示部520。显示部520由安装有应用了上述的任意实施方式的接收电路的通信系统的显示模块构成。即，个人计算机500被构成为，至少包括安装有应用了上述的任意实施方式的接收电路的通信系统的显示模块。在主体部510上设置有键盘530。利用未图示的控制部解析经由键盘530输入的操作信息，并与该操作信息相应地在显示部520上显示图像。由于该显示部520能够进行高速的信号的接收、发送，因此能够提供以较低的成本便能够进行非常高精细的显示的个人计算机500。
图15(B)所示的移动电话机600具有主体部610与显示部620。显示部620由安装有应用了上述的任意实施方式的接收电路的通信系统的显示模块构成。即，移动电话机600被构成为，包括安装有应用了上述的任意实施方式的接收电路的通信系统的显示模块。在主体部610上设置有按键630。利用未图示的控制部解析经由按键630输入的操作信息，并与该操作信息相应地在显示部620上显示图像。该显示部620能够进行高速的信号的接收、发送，因此能够提供以较低的成本便能够进行非常高精细的显示的移动电话机600。
此外，作为安装有应用了上述的任意实施方式的接收电路的通信系统的电子设备，并不局限于图15(A)、图15(B)所示的设备。例如，可列举出信息移动终端(PDA：Personal Digital Assistants)、数码照相机、电视、摄影机、车辆导航装置、寻呼机、电子词典、电子纸张、电子计算器、文字处理器、工作站、可视电话、POS(Point of sale system)终端、打印机、扫描仪、复印机、视频播放器、具有触摸面板的设备等。根据上述的任意实施方式，在上述的电子设备中，通过高速的信号的准确的接收，从而能够有助于大容量并且高速的处理的实现。
以上，基于上述的任意实施方式对本发明所涉及的接收电路、通信系统以及接收电路的控制方法等进行了说明，但本发明并不局限于上述的任意实施方式。例如，在不脱离其主旨的范围内可以以各种方式进行实施，并能够进行如下的改变。
(1)虽然在上述的任意实施方式中，对包括本发明所涉及的接收电路的通信系统被安装于显示模块的示例进行了说明，但本发明并不局限于此。即，包括本发明所涉及的接收电路的通信系统当然可以应用于与显示无关的设备中。
(2)虽然在上述的任意实施方式中，对传送电路向接收电路发送差动信号的示例进行了说明，但本发明并不局限于此。即，本发明的传送电路并不局限于将差动信号向接收电路发送的结构。
(3)虽然在上述的任意实施方式中，对于显示驱动器44被安装于COF上的情况进行了说明，但本发明并不局限于此。显示驱动器44也可以被安装于TCP上。另外，显示驱动器44可以被安装于PCB20以外的其他基板或薄膜上。
(4)虽然在上述的任意实施方式中，如图7(A)～图7(E)所示，对使用5种延迟值，通过运算求出最佳的延迟值的示例进行了说明，但本发明并不局限于此。例如，可以使用32种、64种延迟值，而更高精度地求出最佳的延迟值。
(5)虽然在上述的任意实施方式中，以接收电路、通信系统、电子设备以及接收电路的控制方法等对本发明进行了说明，但本发明并不局限于此。例如，可以是记述了本发明所涉及的接收电路的控制方法的处理顺序的程序、记录了该程序的记录介质。
符号说明
10…显示模块、20…PCB；22…显示控制器；30…面板基板；40…COF；42…连接器；44…显示驱动器；100…传送器；110…PLL电路；120…时钟用传送电路；122、1321～1328…PS转换部；124、1341～1348…差动传送器；126、1361～1368、4201、4301…交点调整部；1301～1308…第一传送电路～第八传送电路；200…接收器；210…时钟接收器；220…多相时钟生成电路；2301、230a1、300a1、3001…第一接收电路(接收电路)；2302～2308…第二接收电路～第八接收电路；2321～2328…差动接收器；2341～2348…延迟电路；2361～2368…数据锁存电路；2381…输入I/F部；2401…延迟值设定寄存器；2421…数据检定使能寄存器；2441、3201…延迟值设定部；2461、3401…数据检定电路；2481…数据检定结果寄存器；2501…输出I/F部；3101…I/F部；3221…条件设定寄存器；3241…检定用延迟计数器；3261…延迟检定寄存器；3281…延迟切换器；3421…地址解码器；3441…数据锁存器；3461…检定电路；3601…延迟值调整部；3621…LH检定电路；3641…HL检定电路；3661…1/2运算电路；4001…第一交点检测部；4101…第二交点检测部。

Claims (13)

1.一种接收电路，其在基于获取时钟信号而决定的多个获取定时获取输入信号，其特征在于，具有：
延迟电路，其使变化为第一状态或者第二状态的所述输入信号延迟被设定的延迟时间而输出；
锁存电路，其在各获取定时获取经所述延迟电路延迟后的所述输入信号；
数据检定电路，其对被获取至所述锁存电路中的锁存信号进行检定；
数据检定结果寄存器，其中设定有与所述数据检定电路的检定结果对应的检定结果值，
所述数据检定电路对在各获取定时被获取至所述锁存电路中的所述锁存信号与期待值进行比较，并输出比较结果。
2.根据权利要求1所述的接收电路，其特征在于，
包括延迟值调整部，所述延迟值调整部基于所述检定结果值来调整所述延迟电路的延迟时间，使得与针对每个在所述延迟电路中被设定的不同的延迟时间而在各获取定时被获取的锁存信号对应的锁存数据与给定的第一图案一致。
3.根据权利要求1所述的接收电路，其特征在于，
包括延迟值调整部，所述延迟值调整部基于所述检定结果值来调整所述延迟电路的延迟时间，使得各获取定时成为所述第一状态或者所述第二状态连续的期间的中央。
4.根据权利要求1至3中任一项所述的接收电路，其特征在于，
所述延迟电路对构成所述延迟电路的延迟元件的电流驱动能力及所述延迟电路的输出信号的信号路径上的延迟元件数量中的至少一方进行变更。
5.根据权利要求1至4中任一项所述的接收电路，其特征在于，
在所述接收电路的动作起动后、使用所述输入信号的显示开始前以及使用所述输入信号的显示的回扫期间中的至少一个定时，所述数据检定电路进行对所述锁存信号的检定。
6.根据权利要求1至5中任一项所述的接收电路，其特征在于，
包括第一交点检测部，在基于所述检定结果值而判断为所述第一状态或者所述第二状态连续的期间比所述获取定时的周期长时，所述第一交点检测部对作为差动信号而被输入的所述输入信号的交点的偏差进行检测。
7.根据权利要求1至6中任一项所述的接收电路，其特征在于，
包括第二交点检测部，在基于所述检定结果值而判断为按照所述获取时钟信号的下降沿、上升沿以及下降沿的顺序进行获取时所述第一状态或者所述第二状态连续的期间，与按照所述获取时钟信号的上升沿、下降沿以及上升沿的顺序进行获取时所述第一状态或者所述第二状态连续的期间不同时，所述第二交点检测部对作为差动信号而被输入的所述获取时钟信号的交点的偏差进行检测。
8.根据权利要求7所述的接收电路，其特征在于，
包括交点调整部，所述交点调整部在由所述第二交点检测部检测到所述获取时钟信号的交点的偏差时，调整所述获取时钟信号的交点。
9.一种通信系统，其特征在于，包括：
权利要求1至8中任一项所述的接收电路；
将所述输入信号向所述接收电路发送的传送电路。
10.一种通信系统，其特征在于，包括：
权利要求6所述的接收电路；
将所述输入信号向所述接收电路发送的传送电路，
所述传送电路在由所述第一交点检测部检测到所述输入信号的交点的偏差时，调整所述输入信号的交点。
11.一种通信系统，其特征在于，包括：
权利要求7所述的接收电路；
将所述输入信号向所述接收电路发送的传送电路，
所述传送电路在由所述第二交点检测部检测到所述获取时钟信号的交点的偏差时，调整所述获取时钟信号的交点。
12.一种电子设备，其特征在于，
包括权利要求9至11中任一项所述的通信系统。
13.一种接收电路的控制方法，其为在基于获取时钟信号而被决定的多个获取定时获取输入信号的接收电路的控制方法，其特征在于，包括：
延迟控制步骤，使变化为第一状态或者第二状态的所述输入信号延迟被设定的延迟时间而输出；
锁存步骤，在各获取定时获取在所述延迟控制步骤中被延迟的所述输入信号；
数据检定步骤，对在所述锁存步骤中所获取的锁存信号进行检定；
延迟值调整步骤，基于所述数据检定步骤的检定结果来调整所述延迟时间，
在所述数据检定步骤中，对在各获取定时被获取的所述锁存信号与期待值进行比较。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6295547B2 (ja) * 2013-08-28 2018-03-20 株式会社リコー データ処理回路及びそれを用いた制御装置
JP5981076B1 (ja) * 2014-10-07 2016-08-31 オリンパス株式会社 撮像装置、駆動信号調整方法および内視鏡システム
KR102510446B1 (ko) 2016-01-15 2023-03-15 삼성전자주식회사 외부 클락을 이용하여 비디오 동기 신호를 발생시키는 디스플레이 컨트롤러, 이를 포함하는 애플리케이션 프로세서, 및 이를 포함하는 전자 시스템
JP7130551B2 (ja) * 2018-12-27 2022-09-05 ルネサスエレクトロニクス株式会社 半導体装置、通信システムおよび通信システム制御方法
US11209985B2 (en) * 2019-04-23 2021-12-28 Macronix International Co., Ltd. Input/output delay optimization method, electronic system and memory device using the same
TWI733373B (zh) * 2020-03-16 2021-07-11 瑞昱半導體股份有限公司 影像播放系統及其具有同步資料傳輸機制的影像資料傳輸裝置及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6530053B1 (en) * 1999-03-01 2003-03-04 Advantest Corporation Semiconductor device
JP3671782B2 (ja) * 1999-12-10 2005-07-13 富士通株式会社 信号位相調整回路
US20090033340A1 (en) * 2007-08-03 2009-02-05 Pepperl + Fuchs, Inc. System and method for high resolution sensing of capacitance or other reactive impedance change in a large dynamic range
JP2009284176A (ja) * 2008-05-21 2009-12-03 Canon Inc 受信装置、及びデータ通信システム

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4063392B2 (ja) 1998-03-26 2008-03-19 富士通株式会社 信号伝送システム
US6247138B1 (en) 1997-06-12 2001-06-12 Fujitsu Limited Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system
JPH11112483A (ja) 1997-10-08 1999-04-23 Nec Eng Ltd データ転送システム
WO2005039148A1 (en) 2003-10-15 2005-04-28 Qualcomm Incorporated High data rate interface
JP2005303753A (ja) 2004-04-14 2005-10-27 Hitachi Ltd 信号伝送システム
JP2006099245A (ja) * 2004-09-28 2006-04-13 Seiko Epson Corp データ信号取得装置
JP4643359B2 (ja) 2005-05-17 2011-03-02 株式会社東芝 受信装置
CN1933465B (zh) * 2005-09-13 2010-09-08 华为技术有限公司 消除差分传输时延差的实现方法及装置
JP4839490B2 (ja) 2008-06-10 2011-12-21 Ｎｅｃアクセステクニカ株式会社 データスキュー自動補正システム
JP2010074615A (ja) 2008-09-19 2010-04-02 Kyocera Mita Corp データ伝送回路、画像形成装置
JP2010161692A (ja) * 2009-01-09 2010-07-22 Nikon Systems Inc データ転送装置及びカメラ
JP2010191872A (ja) 2009-02-20 2010-09-02 Kyocera Mita Corp データ伝送回路、及びこれを用いた画像形成装置
KR20120121685A (ko) * 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 지연고정루프회로
US8890502B2 (en) * 2012-02-17 2014-11-18 Quantance, Inc. Low-noise, high bandwidth quasi-resonant mode switching power supply

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6530053B1 (en) * 1999-03-01 2003-03-04 Advantest Corporation Semiconductor device
JP3671782B2 (ja) * 1999-12-10 2005-07-13 富士通株式会社 信号位相調整回路
US20090033340A1 (en) * 2007-08-03 2009-02-05 Pepperl + Fuchs, Inc. System and method for high resolution sensing of capacitance or other reactive impedance change in a large dynamic range
JP2009284176A (ja) * 2008-05-21 2009-12-03 Canon Inc 受信装置、及びデータ通信システム

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