KR20140126378A - 리시버 회로, 통신 시스템, 전자 기기 및, 리시버 회로의 제어 방법 - Google Patents

리시버 회로, 통신 시스템, 전자 기기 및, 리시버 회로의 제어 방법 Download PDF

Info

Publication number
KR20140126378A
KR20140126378A KR1020147025786A KR20147025786A KR20140126378A KR 20140126378 A KR20140126378 A KR 20140126378A KR 1020147025786 A KR1020147025786 A KR 1020147025786A KR 20147025786 A KR20147025786 A KR 20147025786A KR 20140126378 A KR20140126378 A KR 20140126378A
Authority
KR
South Korea
Prior art keywords
circuit
delay
signal
data
cross point
Prior art date
Application number
KR1020147025786A
Other languages
English (en)
Other versions
KR101680149B1 (ko
Inventor
아키라 모리타
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20140126378A publication Critical patent/KR20140126378A/ko
Application granted granted Critical
Publication of KR101680149B1 publication Critical patent/KR101680149B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0037—Delay of clock signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Information Transfer Systems (AREA)
  • Logic Circuits (AREA)
  • Dc Digital Transmission (AREA)
  • Pulse Circuits (AREA)

Abstract

(과제) PLL 회로 등을 형성하는 일 없이, 실장 요인을 고려하여 고속인 신호의 수신이 가능한 리시버 회로 등을 제공한다.
(해결 수단) 취입 클록 신호에 기초하여 결정되는 복수의 취입 타이밍에서, 입력 신호를 취입하는 제1 리시버 회로(2301)는, H레벨 또는 L레벨로 변화하는 입력 신호를, 설정된 지연 시간만큼 지연시켜 출력하는 지연 회로(2341)와, 지연 회로(2341)에 의해 지연시킨 입력 신호를 각 취입 타이밍에서 취입하는 데이터 래치 회로(2361)와, 데이터 래치 회로(2361)에 취입된 래치 신호를 검정(檢定)하는 데이터 검정 회로(2461)와, 데이터 검정 회로(2461)의 검정 결과에 대응한 검정 결과값이 설정되는 데이터 검정 결과 레지스터(2481)를 포함한다. 데이터 검정 회로(2461)는, 각 취입 타이밍에서 상기 래치 회로에 취입된 래치 신호와 기대값과의 비교 결과를 출력한다.

Description

리시버 회로, 통신 시스템, 전자 기기 및, 리시버 회로의 제어 방법{RECEIVER CIRCUIT, COMMUNICATION SYSTEM, ELECTRONIC DEVICE, AND METHOD OF CONTROLLING RECEIVER CIRCUIT}
본 발명은, 리시버 회로, 이것을 포함하여 구성되는 통신 시스템, 전자 기기 및, 리시버 회로의 제어 방법 등에 관한 것이다.
종래, 집적 회로 장치는, 그 입출력 특성만을 보증함으로써, 다른 집적 회로 장치와 접속하여, 한쪽을 트랜스미터측, 다른 한쪽을 리시버측으로 하는 통신 시스템으로서 각각을 동작시켜도 문제 없이 동작시킬 수 있었다. 그런데, 집적 회로 장치 간의 인터페이스 신호의 주파수가 200㎒∼400㎒를 초과하는 영역에까지 도달하게 되면, 상이한 신호 간의 타이밍의 차이가 문제가 되어 오고 있다. 특히, 클록 신호와 이에 동기하여 전송되는 데이터 신호와의 타이밍의 차이나 데이터 신호끼리의 타이밍의 차이에 따라서는, 올바르게 데이터 신호를 취입할 수 없다는 사태를 초래하고 있다.
그래서, 예를 들면 SerDes(SERializer/DESerializer) 등에 있어서, 클록 신호 및 데이터 신호를, 어느 알고리즘하에서 1개의 신호 라인에 중첩하여 송수신하는 수법이 채용되는 경우가 있다.
또한, 예를 들면 특허문헌 1에는, 데이터 신호끼리의 스큐를 가능한 한 저감하도록 한 데이터 전송 회로가 개시되어 있다. 구체적으로는, 이 데이터 전송 회로에서는, 제1 전송로 및 제2 전송로의 각각에 미리 정해진 신호를 전송시켰을 때의 수신 타이밍과 미리 정해진 목표 타이밍과의 시간차가 0 또는 최소가 되도록, 트랜스미터측의 드라이브 능력을 변경하고 있다.
일본공개특허공보 2010-74615호
그러나, SerDes 등을 채용하는 경우나 특허문헌 1에 개시된 기술에서는, 리시버측에, PLL(Phase-Locked Loop) 회로가 필요해져, 리시버측의 회로 규모가 커진다는 문제가 있다. 또한, 특허문헌 1에 개시된 기술에서는, 배선 레이아웃이나 배선 길이의 차이 등에 기인하여 기생 저항이나 기생 용량 등이, 전송로마다 상이해져 버린다. 그 때문에, 전송로마다 스큐의 조정 정도가 상이하여, 고정밀도로 스큐를 조정할 수 없다는 문제가 있다.
또한, 집적 회로 장치의 특성은, 제조 프로세스에 의존한 프로세스 편차, 온도 특성, 측정 편차, 측정 장치의 기계적인 차이에 의한 편차, 측정용의 프로브 카드의 용량에 따른 지연, 측정 분해능 등을 고려할 필요가 있다.
도 16에, 집적 회로 장치의 특성에 영향을 주는 편차 요인과 실측값의 일 예를 나타낸다.
도 17(A), 도 17(B)에, 도 16의 편차 요인이 집적 회로 장치의 특성에 주는 영향의 설명도를 나타낸다. 도 17(A)는, 도 16의 편차 요인이, 트랜스미터측의 집적 회로 장치의 특성에 주는 영향의 설명도를 나타낸다. 도 17(B)는, 도 16의 편차 요인이, 리시버측의 집적 회로 장치의 특성에 주는 영향의 설명도를 나타낸다.
예를 들면, 상기한 편차 요인에 대해서, 예를 들면 0.18㎛의 제조 프로세스로 제조하고, 도 16에 나타내는 바와 같은 값이 실측값으로서 주어져 있는 것으로 한다. 이 경우, 집적 회로 장치의 셋업 시간 및 홀드 시간의 각각은, 전체 요인 중 편차 요인의 값을 가산하여 얻어진 0.68ns를 고려할 필요가 있다.
여기에서, 상기의 제조 프로세스를 이용하여, 예를 들면 200㎒∼400㎒의 신호의 송수신을 행하는 집적 회로 장치의 특성으로서 셋업 시간 및 홀드 시간은, 0.8ns인 것으로 한다.
트랜스미터측에서는, 도 17(A)에 나타내는 바와 같이, 1/2 주기의 타이밍 허용값은, 홀드 시간(＝0.8ns)과, 편차 오차(B1＝0.68ns)와, 셋업 시간(＝0.8ns)으로 규정된다. 따라서, 1/2 주기의 타이밍 허용값은, 2.28ns(≒219㎒)가 되어, 400㎒의 신호의 송신을 보증할 수 없다.
한편, 리시버측에서는, 도 17(B)에 나타내는 바와 같이, 상기의 편차 오차가, 트랜스미터측으로부터의 신호의 편차 요인이 되기 때문에, 셋업 시간 및 홀드 시간의 각각에 포함된다. 따라서, 리시버측에서는, 셋업 시간 및 홀드 시간의 각각은, 0.12ns(B2＝0.8ns－B1)가 되어, 200㎒∼400㎒의 신호를 수신하는 집적 회로 장치의 특성을 보증할 수 없다.
또한, 상기의 트랜스미터측의 타이밍의 허용값이나 리시버측의 타이밍의 허용값에 더하여, PCB(Printed Circuit Board), COF(Chip On Film)나 TCP(Tape Career Package) 등에 있어서의 집적 회로 장치의 실장 요인을 고려할 필요가 있다. COF나 TCP에서는, 기기로의 장착시에 굽혀진 상태로 실장된다. 그 때문에, COF나 TCP에 실장되는 것을 고려하려고 해도, 굽힘에 기인한 인덕턴스의 변동이나, 개개의 굽힘 상태의 차이 등에 의해, 편차를 정확하게 견적할 수 없다는 문제가 있다.
본 발명은, 상기의 과제 중 적어도 일부를 해결하기 위하여 이루어진 것이며, 이하의 형태 또는 태양(態樣)으로서 실현하는 것이 가능하다.
(1) 본 발명의 제1 태양은, 취입 클록 신호에 기초하여 결정되는 복수의 취입 타이밍에서, 입력 신호를 취입하는 리시버 회로가, 제1 상태 또는 제2 상태로 변화하는 상기 입력 신호를, 설정된 지연 시간만큼 지연시켜 출력하는 지연 회로와, 상기 지연 회로에 의해 지연시킨 상기 입력 신호를 각 취입 타이밍에서 취입하는 래치 회로와, 상기 래치 회로에 취입된 래치 신호를 검정(檢定)하는 데이터 검정 회로와, 상기 데이터 검정 회로의 검정 결과에 대응한 검정 결과값이 설정되는 데이터 검정 결과 레지스터를 포함하고, 상기 데이터 검정 회로는, 각 취입 타이밍에서 상기 래치 회로에 취입된 상기 래치 신호와 기대값을 비교하여, 비교 결과를 출력한다.
본 태양에 의하면, 지연 회로의 지연 시간을 변경시키면서, 소정의 입력 신호를 취입함으로써, 최적의 지연 시간을 결정할 수 있다. 그 때문에, 결정된 최적의 지연 시간으로 지연시킨 입력 신호를, 소정의 취입 타이밍에서 취입하도록 함으로써, 고속인 신호라도 고정밀도인 데이터 수신이 가능해진다. 이에 따라, PLL 회로를 형성하는 일 없이, 간소한 구성으로, 고정밀도인 고속 신호의 수신을 실현할 수 있게 된다. 또한, 트랜스미터 회로 및 리시버 회로의 타이밍의 허용값, COF 등에 있어서의 실장 요인, COF 등의 굽힘에 기인한 인덕턴스의 변동, 개개의 굽힘 상태의 차이 등을 고려하여, 입력 신호의 지연 시간을 조정할 수 있게 된다. 또한, 입력 신호마다, 개별의 편차 요인에 대응한 지연 시간의 조정이 가능해지기 때문에, 여유가 적은 다른 입력 신호의 편차 요인에 영향을 받는 일 없이, 당해 입력 신호에 최적인 지연 시간을 결정하고, 조정할 수 있다.
(2) 본 발명의 제2 태양에 따른 리시버 회로는, 제1 태양에 있어서, 상기 지연 회로에 있어서 설정되는 상이한 지연 시간마다 각 취입 타이밍에서 취입된 래치 신호에 대응한 래치 데이터가 소여의 제1 패턴과 일치하도록, 상기 검정 결과값에 기초하여 상기 지연 회로의 지연 시간을 조정하는 지연값 조정부를 포함한다.
본 태양에 의하면, 지연 회로의 지연 시간을 변경시키도록 하면, 자율적으로, 지연 회로의 최적인 지연 시간을 결정하여, 지연 회로를 이 최적인 지연 시간으로 설정할 수 있게 된다. 따라서, 상기의 효과에 더하여, 외부로부터 리시버 회로로의 제어를 대폭으로 간소화할 수 있게 된다.
(3) 본 발명의 제3 태양에 따른 리시버 회로는, 제1 태양에 있어서, 각 취입 타이밍이, 상기 제1 상태 또는 상기 제2 상태가 연속되는 기간의 중앙이 되도록, 상기 검정 결과값에 기초하여 상기 지연 회로의 지연 시간을 조정하는 지연값 조정부를 포함한다.
본 태양에 의하면, 자율적으로 지연 회로의 지연 시간을 조정하여 확실하게 입력 신호를 취입할 수 있는 리시버 회로를 제공할 수 있게 된다.
(4) 본 발명의 제4 태양에 따른 리시버 회로에서는, 제1 태양 내지 제3 태양 중 어느 하나에 있어서, 상기 지연 회로는, 상기 지연 회로를 구성하는 지연 소자의 전류 구동 능력 및 그 출력 신호의 신호 경로의 지연 소자수 중 적어도 한쪽을 변경한다.
본 태양에 의하면, 상기의 최적인 지연 시간을 결정하기 위해, 지연 회로의 지연 시간을 미소한 단위로 변경할 수 있어, 보다 고정밀도로 최적의 지연 시간을 결정할 수 있게 된다.
(5) 본 발명의 제5 태양에 따른 리시버 회로는, 제1 태양 내지 제4 태양 중 어느 하나에 있어서, 상기 리시버 회로의 동작 기동 후, 상기 입력 신호를 이용한 표시 개시 전 및, 상기 입력 신호를 이용한 표시의 귀선 기간 중 적어도 하나의 타이밍에서, 상기 데이터 검정 회로가 상기 래치 신호의 검정을 행한다.
본 태양에 의하면, 표시에 영향을 주는 일 없이, PLL 회로 등을 형성하는 일 없이, 실장 요인을 고려하여 고속인 신호의 수신이 가능한 리시버 회로를 제공할 수 있게 된다.
(6) 본 발명의 제6 태양에 따른 리시버 회로는, 제1 태양 내지 제5 태양 중 어느 하나에 있어서, 상기 검정 결과값에 기초하여, 상기 취입 타이밍의 주기보다 상기 제1 상태 또는 상기 제2 상태가 연속되는 기간이 길다고 판단되었을 때, 차동 신호로서 입력되는 상기 입력 신호의 크로스 포인트의 어긋남을 검출하는 제1 크로스 포인트 검출부를 포함한다.
본 태양에 의하면, 데이터 신호의 크로스 포인트를 조정할 수 있기 때문에, 상기의 효과에 더하여, 보다 정확하게, 고속 신호의 취입이 가능해진다.
(7) 본 발명의 제7 태양에 따른 리시버 회로는, 제1 태양 내지 제6 태양 중 어느 하나에 있어서, 상기 검정 결과값에 기초하여, 상기 취입 클록 신호의 하강 에지, 상승 에지 및, 하강 에지의 순서대로 취입했을 때에 상기 제1 상태 또는 상기 제2 상태가 연속되는 기간과, 상기 취입 클록 신호의 상승 에지, 하강 에지 및, 상승 에지의 순서대로 취입했을 때에 상기 제1 상태 또는 상기 제2 상태가 연속되는 기간이 상이하다고 판단되었을 때, 차동 신호로서 입력되는 상기 취입 클록 신호의 크로스 포인트의 어긋남을 검출하는 제2 크로스 포인트 검출부를 포함한다.
본 태양에 의하면, 클록 신호의 크로스 포인트를 조정할 수 있기 때문에, 상기의 효과에 더하여, 보다 정확하게, 고속 신호의 취입이 가능해진다.
(8) 본 발명의 제8 태양에 따른 리시버 회로는, 제7 태양에 있어서, 상기 제2 크로스 포인트 검출부에 의해 상기 취입 클록 신호의 크로스 포인트의 어긋남이 검출되었을 때, 상기 취입 클록 신호의 크로스 포인트를 조정하는 크로스 포인트 조정부를 포함한다.
본 태양에 의하면, 트랜스미터 회로를 제어하는 일 없이, 리시버 회로 내에서 크로스 포인트를 조정할 수 있기 때문에, 간소한 구성으로, 보다 정확하게, 고속 신호의 취입이 가능해진다.
(9) 본 발명의 제9 태양은, 통신 시스템이, 제1 태양 내지 제8 태양 중 어느 하나에 기재된 리시버 회로와, 상기 입력 신호를 상기 리시버 회로에 송신하는 트랜스미터 회로를 포함한다.
본 태양에 의하면, 리시버 회로측에 PLL 회로 등을 형성하는 일 없이, 실장 요인을 고려하여 고속인 신호의 수신이 가능한 통신 시스템을 제공할 수 있다.
(10) 본 발명의 제10 태양은, 통신 시스템이, 제6 태양에 기재된 리시버 회로와, 상기 입력 신호를 상기 리시버 회로에 송신하는 트랜스미터 회로를 포함하고, 상기 트랜스미터 회로는, 상기 제1 크로스 포인트 검출부에 의해 상기 입력 신호의 크로스 포인트의 어긋남이 검출되었을 때, 상기 입력 신호의 크로스 포인트를 조정한다.
본 태양에 의하면, 리시버 회로측에 PLL 회로 등을 형성하는 일 없이, 실장 요인을 고려하여, 보다 고정밀도이고 고속인 신호의 수신이 가능한 통신 시스템을 제공할 수 있다.
(11) 본 발명의 제11 태양은, 통신 시스템이, 제7 태양에 기재된 리시버 회로와, 상기 입력 신호를 상기 리시버 회로에 송신하는 트랜스미터 회로를 포함하고, 상기 트랜스미터 회로는, 상기 제2 크로스 포인트 검출부에 의해 상기 취입 클록 신호의 크로스 포인트의 어긋남이 검출되었을 때, 상기 취입 클록 신호의 크로스 포인트를 조정한다.
본 태양에 의하면, 리시버 회로측에 PLL 회로 등을 형성하는 일 없이, 실장 요인을 고려하여, 보다 고정밀도이고 고속인 신호의 수신이 가능한 통신 시스템을 제공할 수 있다.
(12) 본 발명의 제12 태양은, 전자 기기가, 제9 태양 내지 제11 태양 중 어느 하나에 기재된 통신 시스템을 포함한다.
본 태양에 의하면, 저비용으로, 고속인 신호의 정확한 수신에 의해, 대용량이고 또한 고속인 처리가 가능한 전자 기기를 제공할 수 있게 된다.
(13) 본 발명의 제13 태양은, 취입 클록 신호에 기초하여 결정되는 복수의 취입 타이밍에서 입력 신호를 취입하는 리시버 회로의 제어 방법이, 제1 상태 또는 제2 상태로 변화하는 상기 입력 신호를, 설정된 지연 시간만큼 지연시켜 출력시키는 지연 제어 스텝과, 상기 지연 제어 스텝에 있어서 지연시킨 상기 입력 신호를 각 취입 타이밍에서 취입하는 래치 스텝과, 상기 래치 스텝에 있어서 취입된 래치 신호를 검정하는 데이터 검정 스텝과, 상기 데이터 검정 스텝의 검정 결과에 기초하여, 상기 지연 시간을 조정하는 지연값 조정 스텝을 포함하고, 상기 데이터 검정 스텝에 있어서, 각 취입 타이밍에서 취입된 상기 래치 신호와 기대값을 비교한다.
본 태양에 의하면, 지연 회로의 지연 시간을 변경시키면서, 소정의 입력 신호를 취입함으로써, 최적의 지연 시간을 결정할 수 있다. 그 때문에, 결정된 최적의 지연 시간으로 지연시킨 입력 신호를, 소정의 취입 타이밍에서 취입하도록 함으로써, 고속인 신호라도 고정밀도인 데이터 수신이 가능해진다. 이에 따라, PLL 회로를 형성하는 일 없이, 간소한 구성으로, 고정밀도인 고속 신호의 수신을 실현할 수 있게 된다. 또한, 트랜스미터 회로 및 리시버 회로의 타이밍의 허용값, COF 등에 있어서의 실장 요인, COF 등의 굽힘에 기인한 인덕턴스의 변동, 개개의 굽힘 상태의 차이 등을 고려하여, 입력 신호의 지연 시간을 조정할 수 있게 된다. 또한, 입력 신호마다, 개별의 편차 요인에 대응한 지연 시간의 조정이 가능해지기 때문에, 여유가 적은 다른 입력 신호의 편차 요인에 영향을 받는 일 없이, 당해 입력 신호에 최적인 지연 시간을 결정하고, 조정할 수 있다.
도 1은 제1 실시 형태에 있어서의 통신 시스템이 실장된 표시 모듈의 구성예를 나타내는 도면이다.
도 2는 도 1의 트랜스미터와 리시버의 구성예를 개략적으로 나타내는 도면이다.
도 3은 제1 리시버 회로의 상세한 구성예의 블록도이다.
도 4는 도 3의 지연 회로의 구성예를 나타내는 도면이다.
도 5는 제1 실시 형태에 있어서의 제1 리시버 회로의 제어예의 흐름도이다.
도 6은 제1 실시 형태에 있어서의 제1 리시버 회로의 제어예의 흐름도이다.
도 7(A)∼도 7(E)는 제1 리시버 회로의 동작 설명도이다.
도 8은 도 7(A)∼도 7(E)에 있어서 데이터 래치 회로에 취입된 래치 신호를 나타내는 도면이다.
도 9는 데이터 신호의 H레벨의 기간이, 취입 클록의 1/2 주기보다도 짧은 경우에 데이터 래치 회로에 취입되는 래치 신호의 일 예를 나타내는 도면이다.
도 10은 제2 실시 형태에 있어서의 제1 리시버 회로의 구성예의 블록도이다.
도 11은 도 10의 제1 리시버 회로의 상세한 구성예를 나타내는 도면이다.
도 12는 도 11의 지연값 조정부의 구성예의 블록도이다.
도 13은 제3 실시 형태에 있어서의 제1 리시버 회로의 구성예의 블록도이다.
도 14는 제4 실시 형태에 있어서의 제1 리시버 회로의 구성예의 블록도이다.
도 15(A)는, 모바일형의 퍼스널 컴퓨터의 구성의 사시도이고, 도 15(B)는, 휴대 전화기의 구성의 사시도이다.
도 16은 집적 회로 장치의 특성에 영향을 주는 편차 요인과 실측값의 일 예를 나타내는 도면이다.
도 17(A)는, 도 16의 편차 요인이, 트랜스미터측의 집적 회로 장치의 특성에 주는 영향의 설명도이고, 도 17(B)는, 도 16의 편차 요인이, 리시버측의 집적 회로 장치의 특성에 주는 영향의 설명도이다.
(발명을 실시하기 위한 형태)
이하, 본 발명의 실시 형태에 대해서 도면을 이용하여 상세하게 설명한다. 또한, 이하에 설명하는 실시 형태는, 특허 청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것은 아니다. 또한 이하에서 설명되는 구성의 전부가 본 발명의 과제를 해결하기 위해 필수의 구성 요건이라고는 할 수 없다.
〔제1 실시 형태〕
도 1에, 본 발명의 제1 실시 형태에 있어서의 통신 시스템이 실장된 표시 모듈의 구성예를 나타낸다.
표시 모듈(10)은, PCB(20)와, 패널 기판(30)과, COF(40)를 구비하고 있다. PCB(20)에는, 트랜스미터(100)를 구비한 표시 컨트롤러(22)와, 커넥터(24)가 실장되고, 표시 컨트롤러(22)가 갖는 접속부와 커넥터(24)가 갖는 접속부와의 사이를 접속하는 배선(26)이 형성되어 있다. 패널 기판(30)에는, 매트릭스 형상으로 배열된 복수의 화소가 형성되는 화소 영역(32)이 형성되고, 각 화소에 구동 신호나 전원 전압을 공급하기 위한 배선이 형성되어 있다. COF(40)는, PCB(20)의 커넥터(24)에 접속되는 커넥터(42)와, 리시버(200)를 구비한 표시 드라이버(44)가 실장되고, 커넥터(42)가 갖는 접속부와 표시 드라이버(44)가 갖는 접속부와의 사이를 접속하는 배선이 형성되어 있다. 또한, 표시 드라이버(44)의 출력 단자는, 패널 기판(30)에 형성된 배선에 접속된다.
또한, PCB(20)에는, 표시 컨트롤러(22) 외에, 표시 모듈(10)의 제어를 담당하는 CPU(Central Processing Unit)나 메모리, 그 외의 전용 칩이 실장되어 있어도 좋다. 표시 컨트롤러(22)의 트랜스미터(100)와, 표시 드라이버(44)의 리시버(200)에 의해 통신 시스템이 구성된다.
표시 컨트롤러(22)는, 도시하지 않는 화상 공급 장치로부터 공급되는 표시 데이터에 대하여 소여의 화상 처리를 행하고, 화상 처리 후의 표시 데이터에 대응하는 데이터 신호나 표시 타이밍 신호를 표시 드라이버(44)에 공급한다. 표시 드라이버(44)는, 표시 타이밍 신호에 동기하고, 데이터 신호에 대응한 표시 데이터에 기초하여, 패널 기판(30)에 형성된 배선을 통하여 화소 영역(32)에 형성되는 화소를 구동한다.
화상 처리 후의 표시 데이터에 대응한 데이터 신호는, 표시 컨트롤러(22)의 트랜스미터(100)에 의해 송신되어, 배선(26), 커넥터(24, 42) 및, COF(40)의 배선을 통하여 표시 드라이버(44)의 리시버(200)에 있어서 수신된다. 트랜스미터(100)는, 표시 데이터를 시리얼 데이터로 변환한 후에 차동 신호인 데이터 신호로 변환하여, 리시버(200)에 송신함과 함께, 클록 신호를 차동 신호로 변환하여 리시버(200)에 송신한다. 또한, 트랜스미터(100)는, 표시 타이밍 신호에 대해서도 동일하게 리시버(200)에 송신할 수 있다.
리시버(200)는, 신호선마다 지연 회로를 구비하고 있으며, 당해 지연 회로의 지연 시간을 변경시키면서, 트랜스미터(100)에 의해 송신된 특정의 신호를 취입함으로써, 최적의 지연 시간을 결정할 수 있게 되어 있다. 따라서, 결정된 최적의 지연 시간으로 지연시킨 트랜스미터(100)로부터의 데이터 신호를, 소정의 취입 타이밍에서 취입하도록 함으로써, 고속인 신호라도 고정밀도인 데이터 수신이 가능해진다. 즉, 리시버(200)는, 소정의 취입 타이밍에 대하여, 항상 최적의 지연 시간으로 지연시킨 데이터 신호를 취입할 수 있기 때문에, PLL 회로를 형성하는 일 없이, 간소한 구성으로, 고정밀도인 고속 신호의 수신을 실현할 수 있게 된다.
도 2에, 도 1의 트랜스미터(100)와 리시버(200)의 구성예를 개략적으로 나타낸다. 도 2에서는, 설명의 편의상, 트랜스미터(100)로부터 리시버(200)에, 데이터 및 표시 타이밍 신호용의 여덟 쌍의 차동 신호선과 클록용의 한 쌍의 차동 신호선을 통하여 데이터 신호 및 클록 신호가 송신되는 것으로 한다.
트랜스미터(100)는, PLL 회로(110)와, 클록용 트랜스미터 회로(120)와, 제1 트랜스미터 회로(1301)∼제8 트랜스미터 회로(1308)를 구비하고 있다. 클록용 트랜스미터 회로(120)는, 클록 신호의 송신용의 트랜스미터 회로이다. 제1 트랜스미터 회로(1301)∼제8 트랜스미터 회로(1308)는, 데이터 및 표시 타이밍 신호의 송신용의 트랜스미터 회로이다.
PLL 회로(110)는, 도시하지 않는 기준 클록에 기초하여 송신 클록 신호를 생성하고, 당해 송신 클록 신호를 클록용 트랜스미터 회로(120), 제1 트랜스미터 회로(1301)∼제8 트랜스미터 회로(1308)에 공급한다.
클록용 트랜스미터 회로(120)는, 패럴렐 시리얼(Parallel Serial: 이하, P/S) 변환부(122)와, 차동 트랜스미터(124)를 구비하고 있다. P/S 변환부(122)는, 송신 클록 신호에 동기하여, 소정의 패턴 데이터에 송신 클록 신호를 포함시킨 시리얼 데이터로 변환한다. 차동 트랜스미터(124)는, P/S 변환부(122)로부터의 시리얼 데이터에 대응한 한 쌍의 차동 신호를 생성하고, 차동 신호선(CLKP, CLKN)을 통하여 리시버(200)로 출력한다.
클록용 트랜스미터 회로(120) 및, 제1 트랜스미터 회로(1301)∼제8 트랜스미터 회로(1308)의 각각은, 송신 타이밍의 스큐를 가능한 한 작게 하기 위해, 동일한 구성을 갖고 있다. 그 때문에, 트랜스미터(100)에서는, 표시 데이터나 표시 타이밍 신호 등에 의해 구성되는 송신 데이터를 8조로 나눈다. 제1 트랜스미터 회로(1301)∼제8 트랜스미터 회로(1308)의 각각은, 각 조의 송신 데이터를 시리얼 데이터로 변환하고, 한 쌍의 차동 신호선을 통하여 리시버(200)에 데이터 신호를 송신한다.
제1 트랜스미터 회로(넓은 의미로는, 트랜스미터 회로)(1301)는, P/S 변환부(1321)와, 차동 트랜스미터(1341)를 구비하고 있다. P/S 변환부(1321)는, 송신 클록 신호에 동기하여, 송신 데이터(SD1)를 시리얼 데이터로 변환한다. 차동 트랜스미터(1341)는, P/S 변환부(1321)로부터의 시리얼 데이터에 대응한 한 쌍의 차동 신호를 생성하고, 차동 신호선(SDP1, SDN1)을 통하여 리시버(200)로 출력한다. 제2 트랜스미터 회로(1302)∼제8 트랜스미터 회로(1308)는, 송신 데이터(SD2∼SD8)에 대하여, 동일하게, 차동 신호선(SDP2, SDN2, …, SDP8, SDN8)을 통하여 리시버(200)에 송신한다. 예를 들면, 제8 트랜스미터 회로(1308)는, P/S 변환부(1328)와, 차동 트랜스미터(1348)를 구비하고 있다. P/S 변환부(1328)는, 송신 클록 신호에 동기하여, 송신 데이터(SD8)를 시리얼 데이터로 변환한다. 차동 트랜스미터(1348)는, P/S 변환부(1328)로부터의 시리얼 데이터에 대응한 한 쌍의 차동 신호를 생성하고, 차동 신호선(SDP8, SDN8)을 통하여 리시버(200)로 출력한다.
또한, 차동 트랜스미터가 출력하는 한 쌍의 차동 신호의 크로스 포인트를 조정하는 경우, 각 트랜스미터 회로는, 차동 트랜스미터에 대응하는 크로스 포인트 조정부를 구비할 수 있다. 즉, 클록용 트랜스미터 회로(120)는, 크로스 포인트 조정부(126)를 구비할 수 있다. 제1 트랜스미터 회로(1301)는, 차동 트랜스미터(1341)에 대응하는 크로스 포인트 조정부(1361)를 구비할 수 있다. 마찬가지로, 제2 트랜스미터 회로(1302)∼제8 트랜스미터 회로(1308)는, 차동 트랜스미터(1341∼1348)에 대응하는 크로스 포인트 조정부(1361∼1368)를 구비할 수 있다. 각 크로스 포인트 조정부는, PCB(20)에 실장되는 도시하지 않는 CPU로부터의 제어에 의해, 대응하는 차동 트랜스미터의 구동부를 제어하여, 한 쌍의 차동 신호 중 적어도 한쪽의 신호를 구동하는 전류 구동 능력을 변경한다. 이에 따라, 한 쌍의 차동 신호의 크로스 포인트를 조정할 수 있다.
리시버(200)는, 클록 리시버(210)와, 다상(多相) 클록 생성 회로(220)와, 제1 리시버 회로(2301)∼제8 리시버 회로(2308)를 구비하고 있다.
클록 리시버(210)는, 클록용 트랜스미터 회로(120)의 차동 트랜스미터(124)에 의해 차동 신호선(CLKP, CLKN)를 통하여 송신된 차동 신호를 수신한다. 다상 클록 생성 회로(220)는, 클록 리시버(210)에 의해 수신된 수신 신호로부터 클록 신호를 추출하여, 다상 클록 신호를 생성한다. 다상 클록 생성 회로(220)에 의해 생성된 각 상의 클록 신호는, 제1 리시버 회로(2301)∼제8 리시버 회로(2308)의 각각의 데이터 래치 회로의 취입 클록 신호로서 공급된다.
제1 리시버 회로(넓은 의미로는, 리시버 회로)(2301)는, 차동 리시버(2321)와, 지연 회로(2341)와, 데이터 래치 회로(넓은 의미로는, 래치 회로)(2361)를 구비하고 있다. 차동 리시버(2321)는, 제1 트랜스미터 회로(1301)의 차동 트랜스미터(1341)에 의해 차동 신호선(SDP1, SDN1)을 통하여 송신된 차동 신호를 수신한다. 지연 회로(2341)는, 지연 시간의 조정이 가능하게 구성되어 있으며, 입력 신호로서 차동 리시버(2321)로부터의 데이터 신호가 입력되면, 그 시점에서 설정되어 있던 지연 시간만큼 지연시키고, 데이터 래치 회로(2361)로 출력한다. 데이터 래치 회로(2361)는, 다상 클록 생성 회로(220)에 의해 생성된 다상 클록 신호 중 하나의 클록 신호에 기초하여 결정되는 복수의 취입 타이밍에서, 지연 회로(2341)의 출력 신호를 취입한다. 취입 타이밍은, 예를 들면, 클록 신호의 상승 에지 및 하강 에지이다. 데이터 래치 회로(2361)에 의해 취입된 래치 신호에 대응하여, 수신 데이터(RD1)가 출력된다.
마찬가지로, 제2 리시버 회로(2302)∼제8 리시버 회로(2308)는, 차동 리시버(2321∼2328)와, 지연 회로(2341∼2348)와, 데이터 래치 회로(2361∼2368)를 구비하고 있다. 각 리시버 회로는, 대응하는 트랜스미터 회로로부터 송신된 차동 신호를 수신하고, 지연 회로에 있어서 지연시키고, 데이터 래치 회로에 있어서 취입한다. 예를 들면, 제8 리시버 회로(2308)는, 차동 리시버(2328)와, 지연 회로(2348)와, 데이터 래치 회로(2368)를 구비하고 있다. 차동 리시버(2328)는, 제8 트랜스미터 회로(1308)의 차동 트랜스미터(1348)에 의해 차동 신호선(SDP8, SDN8)을 통하여 송신된 차동 신호를 수신한다. 지연 회로(2348)는, 지연 시간의 조정이 가능하게 구성되어 있으며, 입력 신호로서 차동 리시버(2328)로부터의 데이터 신호가 입력되면, 그 시점에서 설정되어 있던 지연 시간만큼 지연시키고, 데이터 래치 회로(2368)로 출력한다. 데이터 래치 회로(2368)는, 다상 클록 생성 회로(220)에 의해 생성된 다상 클록 신호 중 하나의 클록 신호에 기초하여 결정되는 복수의 취입 타이밍에서, 지연 회로(2348)의 출력 신호를 취입한다. 데이터 래치 회로(2368)에 의해 취입된 래치 신호에 대응하여, 수신 데이터(RD8)가 출력된다.
제1 리시버 회로(2301)∼제8 리시버 회로(2308)로부터 출력되는 수신 데이터(RD1∼RD8)는, 예를 들면 패럴렐 데이터로 변환되어, 표시 드라이버(44)에 있어서, 표시 데이터나 표시 타이밍 신호로서 이용된다.
이하에서는, 제1 리시버 회로(2301)에 대해서 상세한 구성예를 설명하고, 제1 리시버 회로(2301)와 동일한 구성을 갖는 제2 리시버 회로(2302)∼제8 리시버 회로(2308)의 상세한 구성예에 대해서는 설명을 생략한다.
도 3에, 제1 리시버 회로(2301)의 상세한 구성예의 블록도를 나타낸다. 도 3에 있어서, 도 2와 동일한 부분에는 동일 부호를 붙이고, 적절하게 설명을 생략한다.
제1 리시버 회로(2301)는, 도 2의 차동 리시버(2321), 지연 회로(2341) 및 데이터 래치 회로(2361)에 더하여, 입력 인터페이스(Inter Face: 이하, I/F)부(2381)와, 지연값 설정 레지스터(2401)를 구비하고 있다. 또한, 제1 리시버 회로(2301)는, 데이터 검정 이네이블 레지스터(2421)와, 지연값 설정부(2441)와, 데이터 검정 회로(2461)와, 데이터 검정 결과 레지스터(2481)와, 출력 I/F부(2501)를 구비하고 있다. 또한, 입력 I/F부(2381)의 기능과 출력 I/F부(2501)의 기능을, 1개의 I/F부에 의해 실현되도록 해도 좋다.
입력 I/F부(2381)는, 도시하지 않는 CPU가 지연값 설정 레지스터(2401) 및 데이터 검정 이네이블 레지스터(2421)에 액세스할 때의 입력 인터페이스 처리를 행한다.
지연값 설정 레지스터(2401)는, 입력 I/F부(2381)를 통하여 CPU에 의해 액세스 가능하게 구성되는 레지스터이며, CPU에 의해 지연값에 대응한 설정값이 설정된다.
데이터 검정 이네이블 레지스터(2421)는, 입력 I/F부(2381)를 통하여 CPU에 의해 액세스 가능하게 구성되는 레지스터이며, CPU에 의해 액세스됨으로써 데이터 검정 처리를 이네이블 상태로 설정하는 레지스터이다. 데이터 검정 처리는, 제1 트랜스미터 회로(1301)에 의해 송신되어 미리 결정된 패턴으로 H레벨(제1 상태) 또는 L레벨(제2 상태)로 변화하는 데이터 신호에 대하여 행해진다.
지연값 설정부(2441)는, 지연값 설정 레지스터(2401)에 설정된 설정값에 기초하여 지연 회로(2341)의 지연 시간을 설정한다.
지연 회로(2341)는, 차동 리시버(2321)에 의해 수신된 데이터 신호를, 지연값 설정 레지스터(2401)에 설정된 설정값에 대응한 지연 시간만큼 지연시켜 출력한다. 이러한 지연 회로(2341)는, 1 또는 복수의 지연 소자를 가지며, 지연값 설정 레지스터(2401)에 설정된 설정값에 기초하여 지연 소자의 전류 구동 능력 및 그 출력 신호의 신호 경로의 지연 소자수 중 적어도 한쪽을 변경한다.
데이터 래치 회로(2361)에는, 취입 클록 신호가 입력되어 있으며, 당해 취입 클록 신호에 기초하여 결정되는 복수의 취입 타이밍에서, 지연 회로(2341)에 의해 지연시킨 데이터 신호를 취입하여, 수신 데이터(RD1)로서 출력한다.
데이터 검정 회로(2461)는, 데이터 래치 회로(2361)에 취입된 래치 신호를 검정한다. 데이터 검정 회로(2461)는, 소여의 기간 내에 데이터 신호가 각 취입 타이밍에서 취입된 래치 신호와, 미리 결정된 기대값을 비교하여, 비교 결과를, 대응하는 설정값(지연값)에 관련지어, 검정 결과값으로서 출력한다.
데이터 검정 결과 레지스터(2481)는, 데이터 검정 회로(2461)로부터의 검정 결과값이 설정된다. 데이터 검정 결과 레지스터(2481)는, 출력 I/F부(2501)를 통하여 CPU에 의해 액세스 가능하게 구성되는 레지스터이며, CPU에 의해 검정 결과값이 독출된다.
출력 I/F부(2501)는, CPU가 데이터 검정 결과 레지스터(2481)에 액세스할 때의 출력 인터페이스 처리를 행한다.
도 4에, 도 3의 지연 회로(2341)의 구성예를 나타낸다.
지연 회로(2341)는, 복수의 제1 지연 소자(DL1)와, 복수의 제2 지연 소자(DL2)와, 출력 선택부(SEL)를 구비하고 있다. 복수의 제1 지연 소자(DL1)는, 종속(縱續)으로 접속되어 있으며, 초단(初段)의 제1 지연 소자(DL1)의 입력에는 차동 리시버(2321)로부터의 데이터 신호가 입력되고, 각 제1 지연 소자(DL1)의 출력이 출력 선택부(SEL)에 접속되어 있다. 또한, 각 제1 지연 소자(DL1)의 출력은, 각 제2 지연 소자(DL2)를 통하여, 출력 선택부(SEL)에도 접속되어 있다.
제2 지연 소자(DL2)는, 서로 상이한 저항값을 갖는 복수의 저항 소자 중 어느 하나를 통하여 고전위측 전원에 접속되어, 출력 신호의 상승의 지연 시간을 조정할 수 있게 되어 있다. 또한, 제2 지연 소자(DL2)는, 서로 상이한 저항값을 갖는 복수의 저항 소자 중 어느 하나를 통하여 저전위측 전원에 접속되어, 출력 신호의 하강의 지연 시간을 조정할 수 있게 되어 있다.
지연값 설정부(2441)는, 지연값 설정 레지스터(2401)에 설정된 설정값에 따른 제어 신호(Dcnt)를, 복수의 제2 지연 소자(DL2) 및 출력 선택부(SEL)로 출력한다. 각 제2 지연 소자(DL2)는, 제어 신호(Dcnt)에 기초하여 선택된 저항 소자를 통하여, 고전위측 전원 및 저전위측 전원에 접속된다. 출력 선택부(SEL)는, 제어 신호(Dcnt)에 기초하여, 복수의 제1 지연 소자(DL1)의 출력 및 복수의 제2 지연 소자(DL2)의 출력 중 어느 하나를 선택하고, 선택된 경로를 통한 신호를 출력 신호로 하여 데이터 래치 회로(2361)로 출력한다.
따라서, 지연 회로(2341)는, 지연값 설정 레지스터(2401)로 설정된 설정값에 기초하여 지연 소자의 전류 구동 능력 및 그 출력 신호의 신호 경로의 지연 소자 수 중 적어도 한쪽을 변경할 수 있다.
제1 실시 형태에 있어서의 제1 리시버 회로(2301)에서는, CPU가, 지연 회로(2341)의 지연 시간을 어긋나게 하면서 설정을 반복한다. 제1 리시버 회로(2301)는, 그때마다, 입력된 데이터 신호를 취입한 후에 데이터 검정을 행하고, CPU는, 이들 데이터 검정 결과에 기초하여, 최적의 지연값을 연산한다.
도 5 및 도 6에, 제1 실시 형태에 있어서의 제1 리시버 회로(2301)의 제어예의 흐름도를 나타낸다. 도 5는, 제1 리시버 회로(2301)를 제어하는 CPU의 제어예를 나타내고 있고, 도 6은, 도 5의 스텝 S6의 상세한 처리예를 나타낸다. 예를 들면, 도시하지 않는 메모리가 도 5 및 도 6에 나타내는 각 스텝에 대응한 프로그램을 기억하고 있으며, CPU가, 당해 메모리로부터 독출한 프로그램에 대응한 처리를 실행한다.
우선, CPU는, 데이터 검정 이네이블 레지스터(2421)에 액세스하여, 데이터 검정 처리를 이네이블 상태로 설정한다(스텝 S1).
다음으로, CPU는, 지연값에 대응한 설정값을 지연값 설정 레지스터(2401)에 설정한다(스텝 S2). 이에 따라, 제1 리시버 회로(2301)에서는, 지연값 설정부(2441)가, 스텝 S2에 있어서 설정된 설정값에 기초하여 지연 회로(2341)의 지연 시간을 설정한다. 그 후, 소여의 기간, 제1 트랜스미터 회로(1301)가 제1 리시버 회로(2301)에 대하여 소정의 데이터 신호를 송신하고, 제1 리시버 회로(2301)는, 설정된 지연 시간만큼 데이터 신호를 지연시킨 후에 데이터 래치 회로(2361)에 취입해 간다. 상기의 기간 내에서, 동일 조건으로, 반복 데이터 신호를 지연시켜 데이터 래치 회로(2361)에 취입하는 것이 바람직하다.
CPU는, 스텝 S2 이후, 데이터 검정 결과 레지스터(2481)의 독출 타이밍까지 기다린다(스텝 S3: N). 그리고, 독출 타이밍이 되면, CPU는, 데이터 검정 결과 레지스터(2481)에 액세스하여, 데이터 검정 결과 레지스터(2481)의 레지스터값인 검정 결과값을 독출한다(스텝 S4).
다음의 지연값으로 데이터 검정을 행할 때(스텝 S5: Y), CPU는, 다음의 지연값에 대응한 설정값을 지연값 설정 레지스터(2401)로 설정한다(스텝 S2).
스텝 S5에 있어서, 다음의 데이터 검정을 행하지 않을 때(스텝 S5: N), CPU는, 스텝 S4에 있어서 독출한 복수의 검정 결과값에 기초하여 최적의 지연값을 연산한다(스텝 S6).
스텝 S6에서는, 도 6에 나타내는 바와 같이, CPU는, 서로 상이한 지연 시간에서의 복수의 검정 결과값에 기초하여, 각 취입 타이밍에 있어서의 복수의 래치 신호가 연속되어 H레벨인 기간의 길이가, 판정 가능한지 아닌지를 판별한다(스텝 S10). 판정 가능하다고 판별했을 때(스텝 S10: Y), CPU는, 검정 결과값에 기초하여 최적의 지연값을 연산한다(스텝 S11, 종료). 예를 들면, 복수의 래치 신호가 L레벨로부터 H레벨로 변화한 후에 L레벨로 되돌아오는 경우에, 연속되는 H레벨의 기간을 판정할 수 있으면, H레벨의 기간의 중앙 부근이 되는 지연값이 최적의 지연값으로서 구해진다.
스텝 S10에 있어서 판정 가능으로 판별되지 않았을 때(스텝 S10: N), CPU는, 검정 결과값에 기초하여, 차동 신호로서 송신되는 데이터 신호의 크로스 포인트의 어긋남 검출 조건을 충족하는지 아닌지를 판별한다(스텝 S12).
데이터 신호의 크로스 포인트의 어긋남 검출 조건을 충족한다고 판별되었을 때(스텝 S12: Y), CPU는, 데이터 신호의 크로스 포인트의 어긋남으로서 검출한다(스텝 S13). 예를 들면, 스텝 S13에 있어서 데이터 신호의 크로스 포인트의 어긋남이 검출되었을 때, 제1 트랜스미터 회로(1301)의 크로스 포인트 조정부(1361)에 의해, 크로스 포인트를 조정하는 것이 바람직하다.
스텝 S12에 있어서 데이터 신호의 크로스 포인트의 어긋남 검출 조건을 충족한다고 판별되지 않았을 때(스텝 S12: N), 또는 스텝 S13에 이어서, CPU는, 스텝 S14를 실행한다. 스텝 S14에서는, CPU는, 검정 결과값에 기초하여, 차동 신호로서 송신되는 클록 신호의 크로스 포인트의 어긋남 검출 조건을 충족하는지 아닌지를 판별한다.
클록 신호의 크로스 포인트의 어긋남 검출 조건을 충족한다고 판별되었을 때(스텝 S14: Y), CPU는, 클록 신호의 크로스 포인트의 어긋남으로서 검출한다(스텝 S15). 예를 들면, 스텝 S15에 있어서 클록 신호의 크로스 포인트의 어긋남이 검출되었을 때, 클록용 트랜스미터 회로(120)의 크로스 포인트 조정부(126)에 의해, 크로스 포인트를 조정하는 것이 바람직하다.
스텝 S14에 있어서 클록 신호의 크로스 포인트의 어긋남 검출 조건을 충족한다고 판별되지 않았을 때(스텝 S14: N), 또는 스텝 S15에 이어서, CPU는, 스텝 S7을 실행한다. 스텝 S7에서는, CPU는, 데이터 검정 이네이블 레지스터(2421)에 액세스하여, 데이터 검정 처리를 디스에이블 상태로 설정한다.
그리고, CPU는, 스텝 S6에 있어서 연산된 결과로서 얻어진 지연값에 대응한 설정값을 지연값 설정 레지스터(2401)로 설정하고(스텝 S8), 일련의 처리를 종료한다(END).
이상과 같이, 제1 리시버 회로(2301)는, 특정의 패턴으로 변화하는 데이터 신호를, 설정된 지연 시간만큼 지연시켜 출력시키고(지연 제어 스텝), 이 지연시킨 데이터 신호를 각 취입 타이밍에서 취입한다(래치 스텝). 그리고, 제1 리시버 회로(2301)는, 취입된 래치 신호를 검정하고(데이터 검정 스텝), 그 검정 결과에 기초하여, CPU에 의해, 지연 회로의 지연 시간이 조정된다(지연값 조정 스텝).
이에 따라, 제1 리시버 회로(2301)에서는, 지연값 설정부(2441)가, 스텝 S8에 있어서 설정된 설정값에 기초하여 지연 회로(2341)의 지연 시간이 설정된다. 따라서, 제1 트랜스미터 회로(1301)로부터 제1 리시버 회로(2301)에 대하여 송신된 데이터 신호를, 확실하게 취입할 수 있게 된다.
도 7(A)∼도 7(E)에, 제1 리시버 회로(2301)의 동작 설명도를 나타낸다. 도 7(A)∼도 7(E)는, 취입 클록 신호(CLK)에 대하여 지연 시간이 상이한 데이터 신호(D)의 타이밍 파형의 일 예를 나타낸다. 또한, 도 7(A)∼도 7(E)는, 데이터 신호(D)가 H레벨로 변화하는 펄스 신호이며, 데이터 신호(D)의 H레벨의 기간이, 취입 클록 신호(CLK)의 1/2 주기보다도 긴 경우의 예를 나타내고 있다.
도 7(A)는, 지연 시간 DT1일 때의 데이터 신호(D) 및 취입 클록 신호(CLK)의 타이밍 파형의 일 예를 나타낸다. 도 7(B)는, 지연 시간 DT2(DT2＞DT1)일 때의 데이터 신호(D) 및 취입 클록 신호(CLK)의 타이밍 파형의 일 예를 나타낸다. 도 7(C)는, 지연 시간 DT3(DT3＞DT2)일 때의 데이터 신호(D) 및 취입 클록 신호(CLK)의 타이밍 파형의 일 예를 나타낸다. 도 7(D)는, 지연 시간 DT4(DT4＞DT3)일 때의 데이터 신호(D) 및 취입 클록 신호(CLK)의 타이밍 파형의 일 예를 나타낸다. 도 7(E)는, 지연 시간 DT5(DT5＞DT4)일 때의 데이터 신호(D) 및 취입 클록 신호(CLK)의 타이밍 파형의 일 예를 나타낸다.
여기에서, 취입 타이밍이, 취입 클록 신호(CLK)의 상승 에지 및 하강 에지인 것으로 한다. 지연 시간 DT1일 때, 데이터 래치 회로(2361)에는, 취입 타이밍 T1에서는 H레벨, 취입 타이밍 T2에서는 L레벨, 취입 타이밍 T3에서는 L레벨이 취입된다.
또한, 지연 시간을 변경하여 지연 시간 DT2가 되면, 데이터 래치 회로(2361)에는, 취입 타이밍 T1에서는 H레벨, 취입 타이밍 T2에서는 H레벨, 취입 타이밍 T3에서는 L레벨이 취입된다. 마찬가지로, 지연 시간 DT3에서는, 데이터 래치 회로(2361)에는, 취입 타이밍 T1에서는 L레벨, 취입 타이밍 T2에서는 H레벨, 취입 타이밍 T3에서는 L레벨이 취입된다. 지연 시간 DT4에서는, 데이터 래치 회로(2361)에는, 취입 타이밍 T1에서는 L레벨, 취입 타이밍 T2에서는 H레벨, 취입 타이밍 T3에서는 H레벨이 취입된다. 지연 시간 DT5에서는, 데이터 래치 회로(2361)에는, 취입 타이밍 T1에서는 L레벨, 취입 타이밍 T2에서는 L레벨, 취입 타이밍 T3에서는 H레벨이 취입된다.
데이터 검정 회로(2461)는, 각 취입 타이밍에서 취입된 래치 신호를 검정한다. 실제로는, 데이터 래치 회로(2361)에는 각 취입 타이밍에 있어서 도 7(A)∼도 7(E)에 나타내는 바와 같이 H레벨 또는 L레벨에 고정하여 취입되는 일은 없다. 즉, 동일 지연값이고, 또한, 동일 취입 타이밍에서 신호를 취입했다고 해도, H레벨이거나 L레벨이거나 하는 경우도 있다. 데이터 검정 회로(2461)는, 각 취입 타이밍에 있어서, 각 취입 타이밍에 있어서의 래치 신호와 기대값과의 비교 결과를 데이터 검정 결과로서 출력한다. 예를 들면, 이 데이터 검정의 결과, 동일 조건으로 반복 데이터 신호를 취입하는 경우, 각 취입 타이밍에 있어서, 기대값과 모두 일치하는 경우, 기대값과 모두 불일치하는 경우, 기대값과 일치하거나 불일치하거나 하는 경우를 검정할 수 있다. 이러한 데이터 검정 회로(2461)에 의한 데이터 검정 결과는, 검정 결과값으로서 데이터 검정 결과 레지스터(2481)에 설정된다.
도 8에, 도 7(A)∼도 7(E)에 있어서 데이터 래치 회로(2361)에 취입된 래치 신호를 나타낸다.
취입 타이밍 T1에 착안하여, 지연 시간 DT1∼DT5를 순서대로 어긋나게 해 가면, 데이터 래치 회로(2361)에는, H레벨, H레벨, L레벨, L레벨, L레벨이 취입된다. 취입 타이밍 T2에 착안하여, 지연 시간 DT1∼DT5를 순서대로 어긋나게 해 가면, 데이터 래치 회로(2361)에는, L레벨, H레벨, H레벨, H레벨, L레벨이 취입된다. 마찬가지로, 취입 타이밍 T3에 착안하여, 지연 시간 DT1∼DT5를 순서대로 어긋나게 해 가면, 데이터 래치 회로(2361)에는, L레벨, L레벨, L레벨, H레벨, H레벨이 취입된다.
따라서, 취입 타이밍 T2에 착안하면, 데이터 신호(D)의 H레벨의 기간을 알 수 있어, 데이터 신호(D)의 최적인 지연값을 구할 수 있다. 이 경우, 최적의 지연 시간 DLx는, 지연 시간 DT2와 지연 시간 DT4와의 중간값이 된다. 그래서, 지연 시간 DT2에 대응하는 지연값을 d2, 지연 시간 DT4에 대응하는 지연값을 d4로 하면, CPU는, 도 5의 스텝 S11에 있어서, 최적의 지연값 dx로서, 예를 들면(d2＋d4)/2를 연산에 의해 구한다. 그리고, CPU는, 이 지연값 dx에 대응한 설정값을, 지연값 설정 레지스터(2401)에 설정한다. 이에 따라, 제1 리시버 회로(2301)는, 제1 트랜스미터 회로(1301)로부터의 데이터 신호를, 확실하게 취입할 수 있게 된다.
이에 대하여, 데이터 신호(D)의 H레벨의 기간이, 취입 클록 신호(CLK)의 1/2 주기보다도 짧은 경우, CPU는, 다음과 같은 처리를 행한다.
도 9에, 데이터 신호(D)의 H레벨의 기간이, 취입 클록 신호(CLK)의 1/2 주기보다도 짧은 경우에 데이터 래치 회로(2361)에 취입되는 래치 신호의 일 예를 나타낸다. 또한, 도 9에서는, 예를 들면 지연 시간 DT1∼DT7에 대한 신호 레벨의 일 예를 나타내고 있다.
도 9에 나타내는 예에서는, 지연 시간 DT2, DT6에 있어서의 각 취입 타이밍의 신호 레벨의 결과로부터, 데이터 신호(D)의 H레벨의 기간을 판정할 수 없다. 이 경우, 차동 신호의 크로스 포인트가 어긋나 있는 것을 의미하고 있다고 판단되기 때문에, CPU는, 데이터 신호 또는 취입 클록 신호의 크로스 포인트의 어긋남으로서 검출한다.
구체적으로는, 도 6의 스텝 S12에서는, 취입 타이밍의 주기보다 H레벨 또는 L레벨이 연속되는 기간이 길다고 판단되었을 때, 데이터 신호의 크로스 포인트의 어긋남 검출 조건을 충족시키는 것으로서 판별된다. 또한, 도 6의 스텝 S14에서는, 취입 클록 신호의 하강 에지, 상승 에지 및, 하강 에지의 순서대로 취입했을 때에 H레벨 또는 L레벨이 연속되는 기간과, 취입 클록 신호의 상승 에지, 하강 에지 및, 상승 에지의 순서대로 취입했을 때에 H레벨 또는 L레벨이 연속되는 기간이 상이하다고 판단되었을 때, 클록 신호의 크로스 포인트의 어긋남 검출 조건을 충족시키는 것으로서 판별된다.
또한, 데이터 검정 회로(2461)에 의한 데이터 검정 등을 행하는 타이밍은, 제1 리시버 회로(2301)의 동작 기동 후, 데이터 신호를 이용한 표시 개시 전 및, 데이터 신호를 이용한 표시의 귀선 기간 중 적어도 하나의 타이밍인 것이 바람직하다. 이렇게 함으로써, 표시에 영향을 주는 일 없이, PLL 회로 등을 형성하는 일 없이, 실장 요인을 고려하여 고속인 신호의 수신이 가능한 리시버 회로를 제공할 수 있다.
이상 설명한 바와 같이, 제1 실시 형태에 의하면, 각 트랜스미터 회로로부터의 데이터 신호의 지연 시간을 어긋나게 하면서, 대응하는 각 리시버 회로에 있어서 최적의 지연 시간을 결정한 후, 이 최적의 지연 시간에 데이터 신호를 취입할 수 있다. 이에 따라, 리시버 회로에 있어서 PLL 회로를 형성하는 일 없이, 고속인 신호를 취입할 수 있게 된다. 또한, 트랜스미터 회로 및 리시버 회로의 타이밍의 허용값, COF 등에 있어서의 실장 요인, COF 등의 굽힘에 기인한 인덕턴스의 변동, 개개의 굽힘 상태의 차이 등을 고려하여, 데이터 신호의 지연 시간을 조정할 수 있게 된다. 또한, 데이터 신호마다, 개별의 편차 요인에 대응한 지연 시간의 조정이 가능해지기 때문에, 여유가 적은 다른 데이터 신호의 편차 요인에 영향을 받는 일 없이, 당해 데이터 신호에 최적인 지연 시간을 결정하고, 조정할 수 있다.
〔제2 실시 형태〕
제1 실시 형태에서는, CPU가, 제1 리시버 회로(2301)에 액세스하여 최적의 지연 시간을 결정하는 것으로서 설명했지만, 이것에 한정되는 것은 아니다. 제2 실시 형태에서는, 리시버 회로가 자율적으로 최적의 지연 시간을 결정한다.
도 10에, 제2 실시 형태에 있어서의 제1 리시버 회로의 구성예의 블록도를 나타낸다. 도 10에 있어서, 도 3과 동일한 부분에는 동일 부호를 붙이고, 적절하게 설명을 생략한다.
제2 실시 형태에 있어서의 제1 리시버 회로(3001)는, 도 2의 제1 리시버 회로(2301)를 대신하여 리시버(200)에 형성된다. 이 경우, 제2 리시버 회로(2302)∼제8 리시버 회로(2308)의 각각을 대신하여, 제1 리시버 회로(3001)와 동일한 구성을 갖는 제2 리시버 회로(2302)∼제8 리시버 회로(2308)가 형성된다.
제1 리시버 회로(3001)는, 차동 리시버(2321), 지연 회로(2341) 및, 데이터 래치 회로(2361)에 더하여, I/F부(3101)와, 지연값 설정 레지스터(2401), 데이터 검정 이네이블 레지스터(2421)와, 지연값 설정부(3201)를 구비하고 있다. 또한, 제1 리시버 회로(3001)는, 데이터 검정 회로(3401)와, 데이터 검정 결과 레지스터(2481)와, 지연값 조정부(3601)를 구비하고 있다.
I/F부(3101)는, 도시하지 않는 CPU가 지연값 설정 레지스터(2401) 및 데이터 검정 이네이블 레지스터(2421)에 액세스할 때의 입력 인터페이스 처리를 행한다.
지연값 설정부(3201)는, 데이터 검정 처리가 이네이블 상태일 때, 지연값을 갱신하면서 지연 회로(2341)의 지연 시간을 변경하는 제어를 행한다. 또한, 지연값 설정부(3201)는, 데이터 검정 처리가 디스에이블 상태일 때, 지연값 설정 레지스터(2401)에 설정된 설정값에 대응한 지연 시간이 되도록 지연 회로(2341)를 설정한다.
데이터 검정 회로(3401)는, 복수의 지연 시간의 각각에 대해서 지연시키고, 데이터 래치 회로(2361)에 있어서 각 취입 타이밍에서 반복 취입된 신호에 기초하여, 데이터 검정을 행한다.
지연값 조정부(3601)는, 데이터 검정 결과 레지스터(2481)에 설정된 검정 결과값에 기초하여 최적의 지연값을 연산하고, 지연값 설정부(3201)로 출력한다. 지연값 조정부(3601)는, 검정 결과값에 기초하여, 취입 타이밍이, H레벨 또는 L레벨이 연속되는 기간의 중앙이 되도록 지연값 설정 레지스터(2401)로 설정값을 설정한다. 또한, 지연값 조정부(3601)는, 검정 결과값에 기초하여, 지연 회로(2341)에 있어서 설정되는 상이한 지연 시간마다 각 취입 타이밍에서 취입된 래치 신호에 대응한 래치 패턴이, 소여의 제1 패턴과 일치하도록, 지연값 설정 레지스터(2401)에 설정값을 설정하도록 해도 좋다.
도 11에, 도 10의 제1 리시버 회로(3001)의 상세한 구성예를 나타낸다. 도 11에 있어서, 도 10과 동일한 부분에는 동일 부호를 붙이고, 적절하게 설명을 생략한다.
지연값 설정부(3201)는, 조건 설정 레지스터(3221)와, 검정용 지연 카운터(3241)와, 지연 검정 레지스터(3261)와, 지연 전환기(3281)와, 타이밍 제어 회로(3301)를 구비하고 있다.
조건 설정 레지스터(3221)는, I/F부(3101)를 통하여, CPU에 의해, 데이터 검정을 행할 때의 제(諸)조건에 대응한 설정값이 설정된다. 데이터 검정을 행할 때의 제조건은, 데이터 검정시의 지연 시간의 범위, 지연 시간의 갱신 단위 등을 포함한다.
검정용 지연 카운터(3241)는, 데이터 검정이 이네이블 상태로 설정된 상태에서, 지연값을 갱신하는 카운터이다. 검정용 지연 카운터(3241)에 의해 갱신된 지연값은, 지연 검정 레지스터(3261)에 설정된다.
지연 전환기(3281)는, 데이터 검정 처리가 이네이블 상태로 설정되어 있을 때, 지연 검정 레지스터(3261)에 설정된 지연값에 기초하여 지연 회로(2341)의 지연 시간을 설정한다. 또한, 지연 전환기(3281)는, 데이터 검정 처리가 디스에이블 상태로 설정되어 있을 때, 지연값 설정 레지스터(2401)에 설정된 지연값에 기초하여 지연 회로(2341)의 지연 시간을 설정한다.
타이밍 제어 회로(3301)는, 지연값 설정부(3201)를 구성하는 각 부를 제어한다. 이러한 타이밍 제어 회로(3301)는, 지연값 조정부(3601)로부터 최적의 지연값이 입력되었을 때, 지연값 설정 레지스터(2401)에 당해 지연값에 대응한 설정값을 설정한다. 그리고, 타이밍 제어 회로(3301)는, 지연 전환기(3281)를 전환하여, 최적의 지연 시간이 되도록 지연 회로(2341)를 설정한다.
데이터 검정 회로(3401)는, 어드레스 디코더(3421)와, 복수의 데이터 래치(3441)와, 검정 회로(3461)를 구비하고 있다. 복수의 데이터 래치(3441)는, 데이터 검정 처리시에 갱신되는 지연값(지연 시간)의 종류 수만큼의 데이터 래치이다. 어드레스 디코더(3421)는, 검정용 지연 카운터(3241)에 의해 갱신되는 지연값에 대응하는 데이터 래치(3441)를 선택한다. 선택된 데이터 래치(3441)는, 검정용 지연 카운터(3241)에 의해 갱신되는 지연값마다 각 취입 타이밍에서 취입된 데이터 래치 회로(2361)의 래치 신호를 래치한다. 검정 회로(3461)는, 지연값(지연 시간)마다, 각 취입 타이밍에서 취입된 래치 신호와 기대값을 비교하여 비교 결과를 검정 결과로서 출력한다. 검정 회로(3461)에 의한 검정 결과는, 데이터 검정 결과 레지스터(2481)에 설정된다. 이에 따라, 예를 들면 도 8의 취입 타이밍 T2에 있어서의 래치 패턴이 검정 결과로서 얻어지고, 이 검정 결과로부터 H레벨이 연속되는 기간을 판별할 수 있다.
지연값 조정부(3601)가, 검정 결과값에 기초하여, 취입 타이밍이, H레벨 또는 L레벨이 연속되는 기간의 중앙이 되도록 지연값 설정 레지스터(2401)에 설정값을 설정하는 경우, 다음과 같은 구성을 가질 수 있다.
도 12에, 도 11의 지연값 조정부(3601)의 구성예의 블록도를 나타낸다.
지연값 조정부(3601)는, LH 검정 회로(3621)와, HL 검정 회로(3641)와, 1/2 연산 회로(3661)를 구비하고 있다. LH 검정 회로(3621)는, 데이터 검정 결과 레지스터(2481)에 설정된 검정 결과값에 기초하여, L레벨로부터 H레벨로 변화한 타이밍 t1을 검정한다. HL 검정 회로(3641)는, 데이터 검정 결과 레지스터(2481)에 설정된 검정 결과값에 기초하여, H레벨로부터 L레벨로 변화한 타이밍 t2를 검정한다. 1/2 연산 회로(3661)는, LH 검정 회로(3621)에 의해 검정된 타이밍 t1과, HL 검정 회로(3641)에 의해 검정된 타이밍 t2의 중간값(＝(t1＋t2)/2)을 최적인 지연값으로서 연산한다.
이 결과, 최적의 지연값이 입력된 지연값 설정부(3201)는, 이 지연값을 이용하여 지연 회로(2341)가 최적의 지연 시간에 데이터 신호를 지연시켜 출력하도록 설정할 수 있다.
이상 설명한 바와 같이, 제2 실시 형태에 의하면, 제1 실시 형태와 동일하게, 각 트랜스미터 회로로부터의 데이터 신호의 지연 시간을 어긋나게 하면서, 대응하는 각 리시버 회로에 있어서 최적의 지연 시간을 결정하고, 최적인 지연 시간에 데이터 신호를 취입할 수 있다. 이에 따라, 리시버 회로에 있어서 PLL 회로를 형성하는 일 없이, 고속인 신호를 취입할 수 있게 된다. 또한, 트랜스미터 회로 및 리시버 회로의 타이밍의 허용값, COF 등에 있어서의 실장 요인, COF 등의 굽힘에 기인한 인덕턴스의 변동, 개개의 굽힘 상태의 차이 등을 고려하여, 데이터 신호의 지연 시간을 조정할 수 있게 된다.
〔제3 실시 형태〕
제1 실시 형태에서는, CPU가, 데이터 신호 및 취입 클록 신호의 크로스 포인트의 어긋남을 검출하는 것으로서 설명했지만, 이것에 한정되는 것은 아니다.
도 13에, 제3 실시 형태에 있어서의 제1 리시버 회로의 구성예의 블록도를 나타낸다. 도 13에 있어서, 도 3과 동일한 부분에는 동일 부호를 붙이고, 적절하게 설명을 생략한다.
제3 실시 형태에 있어서의 제1 리시버 회로(230a1)가 제1 리시버 회로(2301)와 상이한 점은, 제1 크로스 포인트 검출부(4001)와, 제2 크로스 포인트 검출부(4101)와, 크로스 포인트 조정부(4201)가 추가되어 있는 점이다.
제1 크로스 포인트 검출부(4001)는, 검정 결과값에 기초하여, 도 6의 스텝 S12의 검출 처리를 행한다. 구체적으로는, 제1 크로스 포인트 검출부(4001)는, 취입 타이밍의 주기보다 H레벨 또는 L레벨이 연속되는 기간이 길다고 판단되었을 때, 데이터 신호의 크로스 포인트의 어긋남을 검출한다.
제2 크로스 포인트 검출부(4101)는, 검정 결과값에 기초하여, 도 6의 스텝 S14의 검출 처리를 행한다. 구체적으로는, 제2 크로스 포인트 검출부(4101)는, 취입 클록 신호의 하강 에지, 상승 에지 및, 하강 에지의 순서대로 취입했을 때에 H레벨 또는 L레벨이 연속되는 기간과, 취입 클록 신호의 상승 에지, 하강 에지 및, 상승 에지의 순서대로 취입했을 때에 H레벨 또는 L레벨이 연속되는 기간이 상이하다고 판단되었을 때, 취입 클록 신호의 크로스 포인트의 어긋남을 검출한다.
크로스 포인트 조정부(4201)는, 제1 크로스 포인트 검출부(4001)에 의해 데이터 신호의 크로스 포인트의 어긋남이 검출되었을 때, 차동 리시버(2321)의 구동부를 제어하여, 한 쌍의 차동 신호 중 적어도 한쪽의 신호를 구동하는 전류 구동 능력을 변경한다. 이 경우, 트랜스미터 회로의 크로스 포인트 조정부(1361)를 생략할 수 있다.
또한, 제2 크로스 포인트 검출부(4101)에 의해 취입 클록 신호의 크로스 포인트의 어긋남이 검출되었을 때, CPU는, 클록용 트랜스미터 회로(120)의 크로스 포인트 조정부(126)를 제어한다. 이때, 크로스 포인트 조정부(126)는, 차동 트랜스미터(124)의 구동부를 제어하여, 한 쌍의 차동 신호 중 적어도 한쪽의 신호를 구동하는 전류 구동 능력을 변경한다.
또한, 제2 실시 형태의 구성에, 도 13에 나타내는 제1 크로스 포인트 검출부(4001)와, 제2 크로스 포인트 검출부(4101)와, 크로스 포인트 조정부(4201)를 추가하도록 해도 좋다.
이상 설명한 바와 같이, 제3 실시 형태에 의하면, 상기의 실시 형태의 효과에 더하여, 데이터 신호 및 취입 클록 신호의 크로스 포인트를 조정할 수 있게 된다. 그 결과, 보다 정확하게, 고속 신호의 취입이 가능해진다.
〔제4 실시 형태〕
제3 실시 형태에서는, 취입 클록 신호의 크로스 포인트의 어긋남을 검출하면, 트랜스미터측에서, 취입 클록 신호의 크로스 포인트의 어긋남을 조정하는 것으로서 설명했지만, 이것에 한정되는 것은 아니다.
도 14에, 제4 실시 형태에 있어서의 제1 리시버 회로의 구성예의 블록도를 나타낸다. 도 14에 있어서, 도 2, 도 10 또는 도 13과 동일한 부분에는 동일 부호를 붙이고, 적절하게 설명을 생략한다. 또한, 도 14에서는, 도 2의 클록 리시버(210) 및 다상 클록 생성 회로(220)도 함께 도시하고 있다.
제4 실시 형태에 있어서의 제1 리시버 회로(300a1)가 제1 리시버 회로(3001)와 상이한 점은, 제1 크로스 포인트 검출부(4001)와, 제2 크로스 포인트 검출부(4101)가 추가되어 있는 점이다. 또한, 리시버(200)를 구성하는 클록 리시버(210)에는, 크로스 포인트 조정부(4301)가 접속된다.
제1 크로스 포인트 검출부(4001) 및 제2 크로스 포인트 검출부(4101)는, 도 13과 동일하다. 크로스 포인트 조정부(4301)는, 제2 크로스 포인트 검출부(4101)에 의해 취입 클록 신호의 크로스 포인트의 어긋남이 검출되었을 때, 클록 리시버(210)의 구동부를 제어하여, 한 쌍의 차동 신호 중 적어도 한쪽의 신호를 구동하는 전류 구동 능력을 변경한다. 이 경우, 클록용 트랜스미터 회로(120)의 크로스 포인트 조정부(126)를 생략할 수 있다.
또한, 제1 실시 형태의 구성에, 도 14에 나타내는 제1 크로스 포인트 검출부(4001)와, 제2 크로스 포인트 검출부(4101)와, 크로스 포인트 조정부(4301)가 추가되어도 좋다.
이상 설명한 바와 같이, 제4 실시 형태에 의하면, 상기의 실시 형태의 효과에 더하여, 리시버 회로에 있어서 취입 클록 신호의 크로스 포인트를 조정할 수 있게 된다. 그 결과, 보다 정확하게, 고속 신호의 취입이 가능해진다.
〔전자 기기〕
상기 중 어느 실시 형태에 있어서의 리시버 회로가 적용되는 통신 시스템이 실장되는 표시 모듈은, 예를 들면 다음과 같은 전자 기기에 적용할 수 있다.
도 15(A), 도 15(B)에, 상기 중 어느 실시 형태에 있어서의 리시버 회로가 적용되는 통신 시스템이 실장되는 표시 모듈을 갖는 전자 기기의 구성을 나타내는 사시도를 나타낸다. 도 15(A)는, 모바일형의 퍼스널 컴퓨터의 구성의 사시도를 나타낸다. 도 15(B)는, 휴대 전화기의 구성의 사시도를 나타낸다.
도 15(A)에 나타내는 퍼스널 컴퓨터(500)는, 본체부(510)와, 표시부(520)를 구비하고 있다. 표시부(520)는, 상기 중 어느 실시 형태에 있어서의 리시버 회로가 적용되는 통신 시스템이 실장되는 표시 모듈에 의해 구성된다. 즉, 퍼스널 컴퓨터(500)는, 적어도 상기 중 어느 실시 형태에 있어서의 리시버 회로가 적용되는 통신 시스템이 실장되는 표시 모듈을 포함하여 구성된다. 본체부(510)에는, 키보드(530)가 형성된다. 키보드(530)를 통한 조작 정보가 도시하지 않는 제어부에 의해 해석되고, 그 조작 정보에 따라서 표시부(520)에 화상이 표시된다. 이 표시부(520)는 고속인 신호의 송수신이 가능해지기 때문에, 저비용이고 매우 고정세한 표시가 가능한 퍼스널 컴퓨터(500)를 제공할 수 있다.
도 15(B)에 나타내는 휴대 전화기(600)는, 본체부(610)와, 표시부(620)를 구비하고 있다. 표시부(620)는, 상기 중 어느 실시 형태에 있어서의 리시버 회로가 적용되는 통신 시스템이 실장되는 표시 모듈에 의해 구성된다. 즉, 휴대 전화기(600)는, 상기 중 어느 실시 형태에 있어서의 리시버 회로가 적용되는 통신 시스템이 실장되는 표시 모듈을 포함하여 구성된다. 본체부(610)에는, 키(630)가 형성된다. 키(630)를 통한 조작 정보가 도시하지 않는 제어부에 의해 해석되고, 그 조작 정보에 따라서 표시부(620)에 화상이 표시된다. 이 표시부(620)는 고속인 신호의 송수신이 가능해지기 때문에, 저비용으로 매우 고정세한 표시가 가능한 휴대 전화기(600)를 제공할 수 있다.
또한, 상기 중 어느 실시 형태에 있어서의 리시버 회로가 적용되는 통신 시스템이 실장되는 전자 기기로서, 도 15(A), 도 15(B)에 나타내는 것에 한정되는 것은 아니다. 예를 들면, 정보 휴대 단말(PDA: Personal Digital Assistants), 디지털 카메라, 텔레비전, 비디오 카메라, 카 내비게이션 장치, 삐삐, 전자 수첩, 전자 페이퍼, 계산기, 워드 프로세서, 워크 스테이션, 화상 전화, POS(Point of sale system) 단말, 프린터, 스캐너, 복사기, 비디오 플레이어, 터치 패널을 구비한 기기 등을 들 수 있다. 상기 중 어느 실시 형태에 의하면, 상기의 전자 기기에 있어서, 고속인 신호의 정확한 수신에 의해, 대용량이고 또한 고속인 처리의 실현에 기여할 수 있다.
이상, 본 발명에 따른 리시버 회로, 통신 시스템 및, 리시버 회로의 제어 방법 등을 상기 중 어느 실시 형태에 기초하여 설명했지만, 본 발명은 상기 중 어느 실시 형태에 한정되는 것은 아니다. 예를 들면, 그 요지를 일탈하지 않는 범위에 있어서 여러 가지의 형태에 있어서 실시하는 것이 가능하고, 다음과 같은 변형도 가능하다.
(1) 상기 중 어느 실시 형태에서는, 본 발명에 따른 리시버 회로를 포함하는 통신 시스템이 표시 모듈에 실장되는 예를 설명했지만, 본 발명은, 이것에 한정되는 것은 아니다. 즉, 본 발명에 따른 리시버 회로를 포함하는 통신 시스템이, 표시에 관계되지 않는 것에 적용할 수 있는 것은 말할 필요도 없다.
(2) 상기 중 어느 실시 형태에서는, 트랜스미터 회로가 차동 신호를 리시버 회로에 송신하는 예를 설명했지만, 본 발명은 이것에 한정되는 것은 아니다. 즉, 본 발명은, 트랜스미터 회로가, 차동 신호를 리시버 회로에 송신하는 것에 한정되는 것은 아니다.
(3) 상기 중 어느 실시 형태에 있어서, 표시 드라이버(44)가 COF에 실장되는 것으로서 설명했지만, 본 발명은, 이것에 한정되는 것은 아니다. 표시 드라이버(44)가, TCP에 실장되어 있어도 좋다. 또한, 표시 드라이버(44)가, PCB(20) 이외의 다른 기판이나 필름에 실장되어 있어도 좋다.
(4) 상기 중 어느 실시 형태에서는, 도 7(A)∼도 7(E)에 나타내는 바와 같이 5종류의 지연값을 이용하여, 최적의 지연값을 연산에 의해 구하는 예를 설명했지만, 본 발명은, 이것에 한정되는 것은 아니다. 예를 들면, 32종류나 64종류의 지연값을 이용하여, 보다 고정밀도로 최적인 지연값을 구할 수 있게 된다.
(5) 상기 중 어느 실시 형태에 있어서, 본 발명을 리시버 회로, 통신 시스템, 전자 기기 및, 리시버 회로의 제어 방법 등으로서 설명했지만, 본 발명은, 이것에 한정되는 것은 아니다. 예를 들면, 본 발명에 따른 리시버 회로의 제어 방법의 처리 순서가 기술된 프로그램, 이 프로그램이 기록된 기록 매체라도 좋다.
10 : 표시 모듈
20 : PCB
22 : 표시 컨트롤러
30 : 패널 기판
40 : COF
42 : 커넥터
44 : 표시 드라이버
100 : 트랜스미터
110 : PLL 회로
120 : 클록용 트랜스미터 회로
122, 1321∼1328 : PS 변환부
124, 1341∼1348 : 차동 트랜스미터
126, 1361∼1368, 4201, 4301 : 크로스 포인트 조정부
1301∼1308 : 제1 트랜스미터 회로∼제8 트랜스미터 회로
200 : 리시버
210 : 클록 리시버
220 : 다상 클록 생성 회로
2301, 230a1, 300a1, 3001 : 제1 리시버 회로(리시버 회로)
2302∼2308 : 제2 리시버 회로∼제8 리시버 회로
2321∼2328 : 차동 리시버
2341∼2348 : 지연 회로
2361∼2368 : 데이터 래치 회로
2381 : 입력 I/F부
2401 : 지연값 설정 레지스터
2421 : 데이터 검정 이네이블 레지스터
2441, 3201: 지연값 설정부
2461, 3401 : 데이터 검정 회로
2481 : 데이터 검정 결과 레지스터
2501 : 출력 I/F부
3101 : I/F부
3221 : 조건 설정 레지스터
3241 : 검정용 지연 카운터
3261 : 지연 검정 레지스터
3281 : 지연 전환기
3421 : 어드레스 디코더
3441 : 데이터 래치
3461 : 검정 회로
3601 : 지연값 조정부
3621 : LH 검정 회로
3641 : HL 검정 회로
3661 : 1/2 연산 회로
4001 : 제1 크로스 포인트 검출부
4101 : 제2 크로스 포인트 검출부

Claims (13)

  1. 취입 클록 신호에 기초하여 결정되는 복수의 취입 타이밍에서, 입력 신호를 취입하는 리시버 회로로서,
    제1 상태 또는 제2 상태로 변화하는 상기 입력 신호를, 설정된 지연 시간만큼 지연시켜 출력하는 지연 회로와,
    상기 지연 회로에 의해 지연시킨 상기 입력 신호를 각 취입 타이밍에서 취입하는 래치 회로와,
    상기 래치 회로에 취입된 래치 신호를 검정(檢定)하는 데이터 검정 회로와,
    상기 데이터 검정 회로의 검정 결과에 대응한 검정 결과값이 설정되는 데이터 검정 결과 레지스터를 포함하고,
    상기 데이터 검정 회로는,
    각 취입 타이밍에서 상기 래치 회로에 취입된 상기 래치 신호와 기대값을 비교하여, 비교 결과를 출력하는 것을 특징으로 하는 리시버 회로.
  2. 제1항에 있어서,
    상기 지연 회로에 있어서 설정되는 상이한 지연 시간마다 각 취입 타이밍에서 취입된 래치 신호에 대응한 래치 데이터가 소여의 제1 패턴과 일치하도록, 상기 검정 결과값에 기초하여 상기 지연 회로의 지연 시간을 조정하는 지연값 조정부를 포함하는 것을 특징으로 하는 리시버 회로.
  3. 제1항에 있어서,
    각 취입 타이밍이, 상기 제1 상태 또는 상기 제2 상태가 연속되는 기간의 중앙이 되도록, 상기 검정 결과값에 기초하여 상기 지연 회로의 지연 시간을 조정하는 지연값 조정부를 포함하는 것을 특징으로 하는 리시버 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 지연 회로는,
    상기 지연 회로를 구성하는 지연 소자의 전류 구동 능력 및 그 출력 신호의 신호 경로의 지연 소자 수 중 적어도 한쪽을 변경하는 것을 특징으로 하는 리시버 회로.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 리시버 회로의 동작 기동 후, 상기 입력 신호를 이용한 표시 개시 전 및, 상기 입력 신호를 이용한 표시의 귀선 기간 중 적어도 1개의 타이밍에서, 상기 데이터 검정 회로가 상기 래치 신호의 검정을 행하는 것을 특징으로 하는 리시버 회로.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 검정 결과값에 기초하여, 상기 취입 타이밍의 주기보다 상기 제1 상태 또는 상기 제2 상태가 연속되는 기간이 길다고 판단되었을 때, 차동 신호로서 입력되는 상기 입력 신호의 크로스 포인트의 어긋남을 검출하는 제1 크로스 포인트 검출부를 포함하는 것을 특징으로 하는 리시버 회로.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 검정 결과값에 기초하여, 상기 취입 클록 신호의 하강 에지, 상승 에지 및, 하강 에지의 순서대로 취입했을 때에 상기 제1 상태 또는 상기 제2 상태가 연속되는 기간과, 상기 취입 클록 신호의 상승 에지, 하강 에지 및, 상승 에지의 순서대로 취입했을 때에 상기 제1 상태 또는 상기 제2 상태가 연속되는 기간이 상이하다고 판단되었을 때, 차동 신호로서 입력되는 상기 취입 클록 신호의 크로스 포인트의 어긋남을 검출하는 제2 크로스 포인트 검출부를 포함하는 것을 특징으로 하는 리시버 회로.
  8. 제7항에 있어서,
    상기 제2 크로스 포인트 검출부에 의해 상기 취입 클록 신호의 크로스 포인트의 어긋남이 검출되었을 때, 상기 취입 클록 신호의 크로스 포인트를 조정하는 크로스 포인트 조정부를 포함하는 것을 특징으로 하는 리시버 회로.
  9. 제1항 내지 제8항 중 어느 한 항에 기재된 리시버 회로와,
    상기 입력 신호를 상기 리시버 회로에 송신하는 트랜스미터 회로를 포함하는 것을 특징으로 하는 통신 시스템.
  10. 제6항에 기재된 리시버 회로와,
    상기 입력 신호를 상기 리시버 회로에 송신하는 트랜스미터 회로를 포함하고,
    상기 트랜스미터 회로는,
    상기 제1 크로스 포인트 검출부에 의해 상기 입력 신호의 크로스 포인트의 어긋남이 검출되었을 때, 상기 입력 신호의 크로스 포인트를 조정하는 것을 특징 하는 통신 시스템.
  11. 제7항에 기재된 리시버 회로와,
    상기 입력 신호를 상기 리시버 회로에 송신하는 트랜스미터 회로를 포함하고,
    상기 트랜스미터 회로는,
    상기 제2 크로스 포인트 검출부에 의해 상기 취입 클록 신호의 크로스 포인트의 어긋남이 검출되었을 때, 상기 취입 클록 신호의 크로스 포인트를 조정하는 것을 특징으로 하는 통신 시스템.
  12. 제9항 내지 제11항 중 어느 한 항에 기재된 통신 시스템을 포함하는 것을 특징으로 하는 전자 기기.
  13. 취입 클록 신호에 기초하여 결정되는 복수의 취입 타이밍에서 입력 신호를 취입하는 리시버 회로의 제어 방법으로서,
    제1 상태 또는 제2 상태로 변화하는 상기 입력 신호를, 설정된 지연 시간만큼 지연시켜 출력시키는 지연 제어 스텝과,
    상기 지연 제어 스텝에 있어서 지연시킨 상기 입력 신호를 각 취입 타이밍에서 취입하는 래치 스텝과,
    상기 래치 스텝에 있어서 취입된 래치 신호를 검정하는 데이터 검정 스텝과,
    상기 데이터 검정 스텝의 검정 결과에 기초하여, 상기 지연 시간을 조정하는 지연값 조정 스텝을 포함하고,
    상기 데이터 검정 스텝에 있어서, 각 취입 타이밍에서 취입된 상기 래치 신호와 기대값을 비교하는 것을 특징으로 하는 리시버 회로의 제어 방법.
KR1020147025786A 2012-02-17 2013-02-08 리시버 회로, 통신 시스템, 전자 기기 및, 리시버 회로의 제어 방법 KR101680149B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2012-032465 2012-02-17
JP2012032465A JP5849757B2 (ja) 2012-02-17 2012-02-17 レシーバー回路、通信システム及び電子機器
PCT/JP2013/000720 WO2013121764A1 (ja) 2012-02-17 2013-02-08 レシーバー回路、通信システム、電子機器、及びレシーバー回路の制御方法

Publications (2)

Publication Number Publication Date
KR20140126378A true KR20140126378A (ko) 2014-10-30
KR101680149B1 KR101680149B1 (ko) 2016-11-28

Family

ID=48983899

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147025786A KR101680149B1 (ko) 2012-02-17 2013-02-08 리시버 회로, 통신 시스템, 전자 기기 및, 리시버 회로의 제어 방법

Country Status (5)

Country Link
US (1) US9313016B2 (ko)
JP (1) JP5849757B2 (ko)
KR (1) KR101680149B1 (ko)
CN (1) CN104115439B (ko)
WO (1) WO2013121764A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6295547B2 (ja) * 2013-08-28 2018-03-20 株式会社リコー データ処理回路及びそれを用いた制御装置
JP5981076B1 (ja) * 2014-10-07 2016-08-31 オリンパス株式会社 撮像装置、駆動信号調整方法および内視鏡システム
KR102510446B1 (ko) 2016-01-15 2023-03-15 삼성전자주식회사 외부 클락을 이용하여 비디오 동기 신호를 발생시키는 디스플레이 컨트롤러, 이를 포함하는 애플리케이션 프로세서, 및 이를 포함하는 전자 시스템
JP7130551B2 (ja) * 2018-12-27 2022-09-05 ルネサスエレクトロニクス株式会社 半導体装置、通信システムおよび通信システム制御方法
US11209985B2 (en) * 2019-04-23 2021-12-28 Macronix International Co., Ltd. Input/output delay optimization method, electronic system and memory device using the same
TWI733373B (zh) * 2020-03-16 2021-07-11 瑞昱半導體股份有限公司 影像播放系統及其具有同步資料傳輸機制的影像資料傳輸裝置及方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4063392B2 (ja) 1998-03-26 2008-03-19 富士通株式会社 信号伝送システム
US6247138B1 (en) 1997-06-12 2001-06-12 Fujitsu Limited Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system
JPH11112483A (ja) 1997-10-08 1999-04-23 Nec Eng Ltd データ転送システム
JP4462692B2 (ja) * 1999-03-01 2010-05-12 株式会社アドバンテスト 半導体デバイス
JP3671782B2 (ja) * 1999-12-10 2005-07-13 富士通株式会社 信号位相調整回路
EP1680904A1 (en) 2003-10-15 2006-07-19 QUALCOMM Incorporated High data rate interface
JP2005303753A (ja) 2004-04-14 2005-10-27 Hitachi Ltd 信号伝送システム
JP2006099245A (ja) * 2004-09-28 2006-04-13 Seiko Epson Corp データ信号取得装置
JP4643359B2 (ja) 2005-05-17 2011-03-02 株式会社東芝 受信装置
CN1933465B (zh) * 2005-09-13 2010-09-08 华为技术有限公司 消除差分传输时延差的实现方法及装置
US7663377B2 (en) * 2007-08-03 2010-02-16 Pepperl +Fuchs, Inc. System and method for high resolution sensing of capacitance or other reactive impedance change in a large dynamic range
JP2009284176A (ja) * 2008-05-21 2009-12-03 Canon Inc 受信装置、及びデータ通信システム
JP4839490B2 (ja) 2008-06-10 2011-12-21 Ｎｅｃアクセステクニカ株式会社 データスキュー自動補正システム
JP2010074615A (ja) 2008-09-19 2010-04-02 Kyocera Mita Corp データ伝送回路、画像形成装置
JP2010161692A (ja) * 2009-01-09 2010-07-22 Nikon Systems Inc データ転送装置及びカメラ
JP2010191872A (ja) 2009-02-20 2010-09-02 Kyocera Mita Corp データ伝送回路、及びこれを用いた画像形成装置
KR20120121685A (ko) * 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 지연고정루프회로
US8890502B2 (en) * 2012-02-17 2014-11-18 Quantance, Inc. Low-noise, high bandwidth quasi-resonant mode switching power supply

Also Published As

Publication number Publication date
US20150049848A1 (en) 2015-02-19
JP5849757B2 (ja) 2016-02-03
WO2013121764A1 (ja) 2013-08-22
JP2013168903A (ja) 2013-08-29
KR101680149B1 (ko) 2016-11-28
US9313016B2 (en) 2016-04-12
CN104115439B (zh) 2017-03-22
CN104115439A (zh) 2014-10-22

Similar Documents

Publication Publication Date Title
KR101680149B1 (ko) 리시버 회로, 통신 시스템, 전자 기기 및, 리시버 회로의 제어 방법
KR101310919B1 (ko) 액정표시장치
US9183340B2 (en) Electronic device having circuit board with co-layout design of multiple connector placement sites and related circuit board thereof
EP2424153B1 (en) Transmission apparatus, reception apparatus, transmission-reception system, and image display system
US20070211010A1 (en) Display system capable of automatic de-skewing and method of driving the same
CN101751891A (zh) 液晶显示器及其驱动方法
US9829914B2 (en) Method for performing signal control of an electronic device, and associated apparatus
CN101763832A (zh) 液晶显示器及其驱动方法
US7236035B2 (en) Semiconductor device adapted to minimize clock skew
US8643582B2 (en) Driving apparatus for liquid crystal display
JPH0815380A (ja) 半導体集積回路装置
US7532039B2 (en) Clock signal detector
US20050083095A1 (en) Adaptive input/output buffer and methods thereof
JP5987371B2 (ja) データ受信回路、電子機器、及びデータ受信方法
KR102399389B1 (ko) 타이밍 컨트롤러, 그 제어 방법, 그것을 사용한 전자 기기
US20040184303A1 (en) Memory circuit and method for operating the same
JP2011010178A (ja) 通信装置
US20120120129A1 (en) Display controller driver and method for testing the same
JP2007078643A (ja) 半導体集積回路
US7598789B2 (en) Signal transferring system with unequal lengths of connecting paths and method thereof
US20230049466A1 (en) Image sensor apparatus and corresponding method capable of automatically adjusting signal timing margins in response to different circuit routing designs
Sarangi Design and Development of Jitter Measurement Circuit for High-Speed SerDes System using 65 nm CMOS Process
US7583544B2 (en) Data reading circuit
JP2019149662A (ja) 回路装置、電気光学装置及び電子機器
US20070101223A1 (en) Electronic test apparatus and method for testing at least one circuit unit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191030

Year of fee payment: 4