JP2010191872A - データ伝送回路、及びこれを用いた画像形成装置 - Google Patents

Abstract

【課題】本来転送しようとしているデータのデータ量を増大させることなく、スキューの影響を低減することができるデータ伝送回路、及びこれを用いた画像形成装置を提供する。
【解決手段】データ送信部８１によって、テスト用データを転送クロック信号ＣＫと同期させて送信させ、各ビット受信部８３により受信されてデュアルポートＲＡＭ８４に記憶されたデータを読み出して前記テスト用データと比較し、当該読み出されるデータの各ビットがテスト用データの各ビットとそれぞれ一致するように、位相の異なるクロック信号のうち一つを各マルチプレクサ８３１で選択させ、受信同期用の同期クロック信号ＣＫｎとするタイミング調整処理を実行するデータタイミング調整部４６とを備えた。
【選択図】図２

Description

本発明は、多ビットのデータを転送するデータ伝送回路、及びこれを用いた画像形成装置に関する。

近年、大容量のデータを取り扱う情報処理装置、例えばデジタル複写機、プリンタ、ファクシミリ装置、及びこれらの複合機等において、例えば原稿画像を取得するスキャナと画像処理回路との間や、画像処理回路と画像形成回路との間等、装置内部でのデータの転送速度が高速化しているため、データビットや制御信号間のスキューが僅かに生じただけでデータ転送が困難になるという、不都合が生じている。

このようなスキューは、電線長、バターン配線長、コネクタの接触抵抗のバラツキ、あるいは温度、湿度、素子劣化等による遅延量の変動など、種々の要素が影響して生じるので、スキューを発生させないことは困難である。

そこで、データの転送に用いる同期クロックと、この同期クロックを反転させた反転クロックとにそれぞれ同期して受信データを取り込み、取り込まれた各受信データをパリティチェックしてパリティ異常が生じていない方の受信データを取得するようにする技術が知られている（例えば、特許文献１参照。）。

特開平１１−４６１８２号公報

しかしながら、特許文献１に記載の技術では、データにパリティビットを埋め込む必要があるため、データ量が増大してしまうという不都合があった。

本発明の目的は、本来転送しようとしているデータのデータ量を増大させることなく、スキューの影響を低減することができるデータ伝送回路、及びこれを用いた画像形成装置を提供することである。

本発明に係るデータ伝送回路は、複数ビットから構成されるデータの各ビットを、所定の転送クロック信号と同期させて送信するデータ送信部と、前記データ送信部から出力された各ビットを、前記転送クロック信号と同期して受信するデータ受信部と、前記データ送信部及び前記データ受信部の動作を制御する制御部とを備え、前記データ受信部は、前記データの各ビットを、それぞれ１ビットずつ受信する複数のビット受信部と、前記各ビット受信部によって受信された複数のビットを記憶すると共に、当該記憶された複数のビットを、前記データとして外部から読出し可能に構成された記憶部とを含み、前記各ビット受信部は、前記転送クロック信号の位相を所定のクロックシフト量だけシフトさせて同期クロック信号を生成する同期クロック生成部と、当該各ビット受信部の同期クロック生成部によって生成された同期クロック信号と同期して、前記１ビットを受信し、前記記憶部へ出力する同期受信部とを含み、前記制御部は、前記データ送信部によって、予め設定されたテスト用データを前記転送クロック信号と同期させて送信させ、前記各ビット受信部により受信されて前記記憶部に記憶された複数ビットから構成されるデータを読み出して前記テスト用データと比較し、当該読み出されるデータの各ビットが前記テスト用データの各ビットとそれぞれ一致するように、前記各同期クロック生成部の前記クロックシフト量をそれぞれ設定するタイミング調整処理を実行するデータタイミング調整部と、前記データタイミング調整部によって前記各同期クロック生成部の前記クロックシフト量がそれぞれ設定された後、前記データ送信部によって、転送しようとする目的データを前記データ受信部へ送信させる転送制御部とを含む。

この構成によれば、データ送信部から送信された転送クロック信号が、複数のビット受信部がそれぞれ備える同期クロック生成部によって、所定のクロックシフト量だけシフトされて各同期クロック信号が生成される。そして、データ送信部から送信されたテスト用データの各ビットが、各同期受信部によって、各ビット受信部の同期クロック信号と同期して受信され、記憶部で記憶される。

そして、データタイミング調整部によって、記憶部で記憶されたデータとテスト用データとが比較され、当該読み出されるデータの各ビットがテスト用データの各ビットとそれぞれ一致するように、各同期クロック生成部のクロックシフト量がそれぞれ設定される。さらに、データタイミング調整部によって各同期クロック生成部のクロックシフト量がそれぞれ設定された後、データ送信部によって、転送しようとする目的データがデータ受信部へ送信される。

この場合、各ビットの受信に用いられる各同期クロック信号の位相が、当該各同期クロック信号と同期して各ビットをそれぞれ受信した場合にテスト用データの各ビットと一致するように、各同期クロック信号の位相が設定されるので、各ビットと各同期クロック信号との間のスキューを低減することができる。そして、このようにしてそれぞれ位相が設定された各同期クロック信号と同期して各ビットが受信されると、受信された各ビット間のタイミングが異なることになるが、記憶部に一旦記憶されることにより、タイミングの異なる各ビットをデータとして外部から読み出すことが可能となる。

このようにして、各ビットと各ビットの同期クロック信号との間のスキューが調整された後、転送しようとする目的データがデータ送信部からデータ受信部へ送信され、外部から読出し可能に記憶部に記憶されるので、本来転送しようとしているデータのデータ量を増大させることなく、スキューの影響を低減してデータを転送することができる。

また、前記データ送信部は、前記データが有効であることを示す有効区間信号と共に前記データを送信し、前記各ビット受信部は、前記データ送信部から送信された有効区間信号を、当該各ビット受信部の同期クロック信号と同期させた同期化有効区間信号を生成し、前記記憶部へ出力する有効区間信号同期化部と、前記各同期受信部から前記１ビットを前記記憶部へ出力するタイミングを、当該各ビット受信部の同期クロック信号における所定クロック数分遅延させるビットタイミング遅延部とをさらに含み、前記データタイミング調整部は、前記タイミング調整処理において、前記記憶部から読み出されるデータの各ビットが前記テスト用データの各ビットとそれぞれ一致するように、前記各ビットタイミング遅延部における前記所定クロック数を、さらに設定することが好ましい。

この構成によれば、有効区間信号が各ビット信号より遅れてスキューが生じている場合であっても、記憶部から読み出されるデータの各ビットがテスト用データの各ビットとそれぞれ一致するように各ビットが記憶部へ出力されるタイミングが遅延されて同期化有効区間信号と各ビットとのタイミングが調整されるので、記憶部において、同期化有効区間信号に基づいて、有効区間信号により有効であるとされているデータを正しく記憶することが可能となる。

また、前記各ビット受信部は、前記有効区間信号同期化部から出力される同期化有効区間信号を遅延させる有効区間信号遅延部をさらに含み、前記データタイミング調整部は、前記タイミング調整処理において、前記記憶部から読み出されるデータの各ビットが前記テスト用データの各ビットとそれぞれ一致するように、前記各有効区間信号遅延部における前記同期化有効区間信号の遅延量を、さらに設定することが好ましい。

この構成によれば、各ビット信号が有効区間信号より遅れてスキューが生じている場合であっても、記憶部から読み出されるデータの各ビットがテスト用データの各ビットとそれぞれ一致するように同期化有効区間信号が遅延されて同期化有効区間信号と各ビットとのタイミングが調整されるので、記憶部において、同期化有効区間信号に基づいて、有効区間信号により有効であるとされているデータを正しく記憶することが可能となる。

また、前記データタイミング調整部は、前記タイミング調整処理において、前記記憶部に記憶されたデータの各ビットと前記テスト用データの各ビットとが一致しなかった場合、一致しなかったビットに該当する前記ビット受信部における同期クロック生成部の前記クロックシフト量を変化させた後、再び前記タイミング調整処理を実行することにより、前記記憶部から読み出されるデータの各ビットが前記テスト用データの各ビットと一致するように、前記各クロックシフト量をそれぞれ設定することが好ましい。

この構成によれば、記憶部から読み出されるデータの各ビットがテスト用データの各ビットとそれぞれ一致するように、各同期クロック生成部のクロックシフト量をそれぞれ設定することができる。

また、前記データタイミング調整部は、前記タイミング調整処理において、前記記憶部に記憶されたデータの各ビットと前記テスト用データの各ビットとが一致しなかった場合、一致しなかったビットに該当する前記ビット受信部における、前記同期クロック生成部の前記クロックシフト量と前記ビットタイミング遅延部の前記所定クロック数とのうち少なくとも一つを変化させた後、再び前記タイミング調整処理を実行することにより、前記記憶部から読み出されるデータの各ビットが前記テスト用データの各ビットと一致するように、前記各クロックシフト量と前記各所定クロック数とをそれぞれ設定することが好ましい。

この構成によれば、記憶部から読み出されるデータの各ビットがテスト用データの各ビットとそれぞれ一致するように、各クロックシフト量と各所定クロック数とをそれぞれ設定することができる。

また、前記データタイミング調整部は、前記タイミング調整処理において、前記記憶部に記憶されたデータの各ビットと前記テスト用データの各ビットとが一致しなかった場合、一致しなかったビットに該当する前記ビット受信部における、前記同期クロック生成部の前記クロックシフト量と前記ビットタイミング遅延部の前記所定クロック数と前記有効区間信号遅延部における前記遅延量とのうち少なくとも一つを変化させた後、再び前記タイミング調整処理を実行することにより、前記記憶部から読み出されるデータの各ビットが前記テスト用データの各ビットと一致するように、前記各クロックシフト量と前記各所定クロック数と前記各遅延量とをそれぞれ設定することが好ましい。

この構成によれば、記憶部から読み出されるデータの各ビットがテスト用データの各ビットとそれぞれ一致するように、各クロックシフト量と各所定クロック数と各遅延量とをそれぞれ設定することができる。

また、前記テスト用データは、複数のデータが連結されたデータ列であり、前記データ送信部は、前記データ列を、パラレルにされた複数のビット列とし、当該各ビット列を前記転送クロック信号と同期させてシリアルに送信すると共に、前記データ列が送信されている期間中、当該各ビット列が有効であることを示す有効区間信号を送信し、前記各同期受信部は、前記各ビット列をそれぞれ１ビットずつ順次受信して前記記憶部へ出力し、前記各ビット受信部は、前記データ送信部から送信された有効区間信号を、当該各ビット受信部の同期クロック信号と同期させた同期化有効区間信号を生成する有効区間信号同期化部をさらに備え、前記記憶部は、前記各ビット受信部の有効区間信号同期化部によって生成された同期化有効区間信号が前記有効であることを示す期間中、前記各ビット受信部の同期受信部から順次出力される前記１ビットを、前記各ビット受信部の同期クロック信号と同期して順次記憶することが好ましい。

この構成によれば、データ送信部からデータ受信部へ、シリアルのビット列を複数パラレルに送信する態様において、スキューの影響を低減してデータを転送することができる。

また、前記データ送信部は、前記複数ビットから構成されるデータを、前記転送クロック信号の整数倍の周期を有する送信クロック信号と同期してシリアルに送信し、前記データ受信部は、前記送信クロック信号を逓倍して前記転送クロック信号を生成し、前記同期クロック生成部へ供給する逓倍回路をさらに備えることが好ましい。

この構成によれば、データ送信部からデータ受信部へ送信される同期用のクロック信号として、転送クロック信号より周波数の低い送信クロック信号を用いることができるので、クロック信号による不要輻射を低減することが容易となる。

また、前記制御部は、前記データタイミング調整部による前記タイミング調整処理において、前記各同期クロック生成部の前記クロックシフト量をそれぞれ変化させても、前記記憶部から読み出されるデータの各ビットを前記テスト用データの各ビットとそれぞれ一致させることができない場合、異常の発生を報知する報知部をさらに備えることが好ましい。

この構成によれば、スキューの調整が困難であって、データを正しく転送できないおそれがある場合に、ユーザに異常の発生を通知することが可能となる。

また、本発明に係る画像形成装置は、画像データを取得する画像取得部と、前記画像取得部により取得された画像データに基づき用紙に画像を形成する画像形成部とを備え、前記画像取得部から前記画像形成部へ前記画像データを送信するデータ伝送経路の少なくとも一部に、上述のデータ伝送回路が用いられている。

この構成によれば、画像形成装置内部のデータ伝送経路において、本来転送しようとしているデータのデータ量を増大させることなく、スキューの影響を低減してデータを転送することができる。

このような構成のデータ伝送回路、及び画像形成装置は、本来転送しようとしているデータのデータ量を増大させることなく、スキューの影響を低減してデータを転送することができる。

本発明の一実施形態に係るデータ伝送回路を備えた画像形成装置の一例であるデジタル複合機の構成の一例を示すブロック図である。 図１に示すデータ伝送回路の構成の一例を示すブロック図である。 図２に示すビット受信部の構成の一例を示すブロック図である。 図１に示すデータ伝送回路の動作を説明するための説明図である。 図１に示すデータ伝送回路の動作を説明するための説明図である。 図１に示すデータ伝送回路の動作を説明するための説明図である。 図１に示すデータ伝送回路の動作を説明するための説明図である。 変形例を説明するための説明図である。

以下、本発明に係る実施形態を図面に基づいて説明する。なお、各図において同一の符号を付した構成は、同一の構成であることを示し、その説明を省略する。図１は、本発明の一実施形態に係るデータ伝送回路を備えた画像形成装置の一例であるデジタル複合機の構成の一例を示すブロック図である。

複合機１は、スキャナ部１１（画像取得部）、画像処理部２１、プリンタ部３１、制御部４１、操作パネル部５１、ファクシミリ通信部６１（画像取得部）、ネットワークＩ／Ｆ部７１（画像取得部）、パラレルＩ／Ｆ部７２（画像取得部）、シリアルＩ／Ｆ部７３（画像取得部）及びＨＤＤ（ハードディスクドライブ）７４、及びデータ伝送回路２，３を備えて構成されている。

そして、スキャナ部１１、画像処理部２１、プリンタ部３１、制御部４１、操作パネル部５１及びファクシミリ通信部６１によって、ファクシミリ機能が実現される。また、画像処理部２１、プリンタ部３１、制御部４１、操作パネル部５１、ネットワークＩ／Ｆ部７１及びパラレルＩ／Ｆ部７２によって、プリンタ機能が実現される。また、スキャナ部１１、画像処理部２１、プリンタ部３１、制御部４１及び操作パネル部５１によって、複写機能が実現される。

操作パネル部５１は、使用者が複写機能、プリンタ機能、及びファクシミリ機能等に関する操作を行うために使用され、使用者による操作指示、例えば原稿画像の複写を指示する複写指示等を制御部４１に与えるものである。操作パネル部５１は、タッチパネル等を有する表示部５２と、スタートキーやテンキー等を有する操作キー部５３とを含む。

表示部５２は、例えばタッチパネルとＬＣＤ（Liquid Crystal Display）とを組み合わせたカラー表示可能なタッチパネルユニット等を有し、種々の操作画面を表示し、ユーザの入力操作を可能とする。表示部５２は、例えばファクシミリ機能実行の際に、ユーザ選択、送信先選択、送信設定等に関する情報を表示するとともに、使用者が当該部分をタッチすることで種々の操作指示を入力するための操作ボタン等を表示する。操作キー部５３は、使用者によるコピー実行開始指令、あるいはファクシミリ送信開始指令といった種々の指示入力を行うために用いられる。

スキャナ部１１は、原稿の画像を光学的に取得して画像データを生成するものである。スキャナ部１１は、露光ランプ１２及びＣＣＤ（電荷結合素子）１３を含んでいる。スキャナ部１１は、露光ランプ１２によって原稿を照射し、その反射光をＣＣＤ１３で受光することで、原稿画像を読み取る。そして、スキャナ部１１は、読み取った画像に対応する画像データを、データ伝送回路２によって画像処理部２１へ伝送させる。

画像処理部２１は、画像データに対する各種画像処理を行うものである。例えば、画像処理部２１は、スキャナ部１１で読み取られるなどして得られた画像データに対して、レベル補正、γ補正等の所定の補正処理、画像データの圧縮または伸張処理、拡大または縮小処理等の種々の画像処理（加工処理）を行う。

画像処理部２１は、データ伝送回路２に含まれる、後述のデュアルポートＲＡＭ８４から画像データを読み出すことにより、スキャナ部１１で得られた画像データを取得し、例えば画像メモリ２２に記憶させる。また、画像処理部２１は、例えば画像メモリ２２に記憶された画像データを、データ伝送回路３によってプリンタ部３１へ伝送させ、プリンタ部３１により画像形成を行わせる。

プリンタ部３１は、画像処理部２１からデータ伝送回路３によって伝送された画像データ、ネットワークＩ／Ｆ部７１を介して外部のパーソナルコンピュータ等から受信した画像データ、及びファクシミリ通信部６１によって外部のファクシミリ装置から受信したファックスデータ等の画像データに基づく画像を所定の記録紙に印刷するものである。

プリンタ部３１は、給紙カセット及び給紙ローラ等を有する用紙搬送部３２、中間転写体ローラ、感光体ドラム、露光装置及び現像装置等を有する画像形成部３３、転写ローラ等を有する転写部３４並びに定着ローラ等を有する定着部３５を含む。具体的には、用紙搬送部３２は記録紙を画像形成部３３へ搬送し、画像形成部３３は上記画像データに対応するトナー像を形成し、転写部３４はトナー像を記録紙に転写し、定着部３５はトナー像を記録紙に定着させて画像を形成する。

ファクシミリ通信部６１は、スキャナ部１１によって読み取られた原稿の画像データを電話回線等の通信回線６１１を介して他のファクシミリ装置へ送信したり、他のファクシミリ装置から送信されてきた画像データを受信したりするものである。

ネットワークＩ／Ｆ部７１は、ネットワークインターフェース（例えば１０／１００base-TX）等を用い、ＬＡＮ（Local Area Network）やインターネット等の通信回線７１１を介して接続されたユーザ側サーバとの間での種々のデータの送受信を制御するものである。また、通信回線７１１にパーソナルコンピュータ等の図示しない１または複数の通信端末装置が接続されている場合に、ネットワークＩ／Ｆ部７１はこれらの通信端末装置との間での種々のデータの送受信を制御する。例えば、ネットワークＩ／Ｆ部７１は、スキャナ部１１によって読み取られた原稿画像データを通信端末装置へ電子メールとして送信したり、プリンタ部３１で印刷するために通信端末装置から送られた画像データを受信したりする。

パラレルＩ／Ｆ部７２は、例えばＩＥＥＥ１２８４準拠等の高速双方向パラレルインターフェイスである。シリアルＩ／Ｆ部７３は、例えばＵＳＢ（Universal Serial Bus）等のシリアルインターフェイスである。

ＨＤＤ７４は、スキャナ部１１によって読み取られた画像データや、ファクシミリ通信部６１、ネットワークＩ／Ｆ部７１、パラレルＩ／Ｆ部７２、及びシリアルＩ／Ｆ部７３によって外部から受信された画像データ、あるいは当該画像データに設定されている出力形式等を記憶するものである。

制御部４１は、例えば所定の演算処理を実行するＣＰＵ（Central Processing Unit）と、所定の制御プログラムが記憶されたＲＯＭ（Read Only Memory）と、データを一時的に記憶するＲＡＭ（Random Access Memory）と、これらの周辺回路等とを備えて構成されている。そして、例えばＲＯＭやＨＤＤ７４に記憶された制御プログラムを実行することにより、スキャナコントローラ４２、ファクシミリコントローラ４３、プリンタコントローラ４４、コピーコントローラ４５、データタイミング調整部４６、転送制御部４７、及び報知部４８として機能する。

ファクシミリコントローラ４３は、ファクシミリ機能を実現するために用いられる各部の動作を制御するものである。プリンタコントローラ４４は、プリンタ機能を実現するために用いられる各部の動作を制御するものである。コピーコントローラ４５は、複写機能を実現するために用いられる各部の動作を制御するものである。

データタイミング調整部４６、及び転送制御部４７は、データ伝送回路２，３の動作を後述のように制御する。この場合、データ伝送回路２（又はデータ伝送回路３）、データタイミング調整部４６、転送制御部４７、及び報知部４８で請求項に係るデータ伝送回路が構成されている。なお、データタイミング調整部４６、転送制御部４７、及び報知部４８は、各データ伝送回路にそれぞれ含んで構成されていてもよい。

データ伝送回路２は、スキャナ部１１から出力された画像データを画像処理部２１へ高速伝送する。データ伝送回路３は、画像処理部２１から出力された画像データを画像形成部３３へ高速伝送する。図２は、図１に示すデータ伝送回路２の構成の一例を示すブロック図である。

なお、データ伝送回路３については、データ伝送回路２と、データの転送元及び転送先が異なる以外は同様に構成されているため、図示を省略する。

また、スキャナ部１１から画像処理部２１を介してプリンタ部３１へ画像データを送信するデータ伝送経路に、データ伝送回路２，３を備える例を示したが、例えば、ファクシミリ通信部６１、ネットワークＩ／Ｆ部７１、パラレルＩ／Ｆ部７２、及びシリアルＩ／Ｆ部７３によって外部から受信された画像データを、ＨＤＤ７４を介してプリンタ部３１へ送信するデータ伝送経路等、他の箇所にデータ伝送回路を備えていてもよい。

以下、データ伝送回路２の構成について説明する。図２に示すデータ伝送回路２は、データ送信部８１と、データ受信部８２とを備えている。

データ送信部８１は、スキャナ部１１の近傍に配設されている。また、データ送信部８１は、テスト用データ送信部８１１と、通常データ送信部８１２とを備えている。

テスト用データ送信部８１１は、データタイミング調整部４６からの制御信号に応じて、予め設定されたテスト用データのビットｂ０〜ｂＮからなるデータＤｏｕｔと、ビットｂ０〜ｂＮが有効な期間を示す有効区間信号ＭＲＥとを、転送クロック信号ＣＫと同期させてデータ受信部８２へ送信する。

通常データ送信部８１２は、転送制御部４７からの制御信号に応じて、スキャナ部１１から出力された画像データのビットｂ０〜ｂＮと、ビットｂ０〜ｂＮが有効な期間を示す有効区間信号ＭＲＥとを、転送クロック信号ＣＫと同期させてデータ受信部８２へ送信する。

データ受信部８２は、画像処理部２１の近傍に配設されている。そして、データ受信部８２は、Ｎ＋１個のビット受信部８３−０〜８３−Ｎと、デュアルポートＲＡＭ（Random Access Memory）８４（記憶部）と、ＰＬＬ（Phase Locked Loop）回路８５とを備えている。

ＰＬＬ（Phase Locked Loop）回路８５は、例えば、転送クロック信号ＣＫの位相を０°、９０°、１８０°、２７０°シフトさせた４つのクロック信号ＣＫＡ，ＣＫＢ、ＣＫＣ、ＣＫＤを生成し、ビット受信部８３−０〜８３−Ｎへ出力する。（クロック信号ＣＫＡは転送クロック信号ＣＫと等しい。）
デュアルポートＲＡＭ８４は、ビット受信部８３−０〜８３−Ｎの出力データを受け付けるＮ＋１個の入力ポートＰＩ０〜ＰＩＮを備えている。そして、デュアルポートＲＡＭ８４は、記憶しているデータをデータ受信部８２の外部に接続された画像処理部２１へ出力する出力ポートＰＯを備えている。

また、ｎ番目の入力ポートＰＩｎは、ｎ番目のビット受信部８３−ｎから出力されるビットｂｅｎ、同期クロック信号ＣＫｎ、及び同期化有効区間信号ＭＲＥｎを受け付ける。以下、任意のｎ番目のビットに対応する構成及び信号を、符号にｎを付して示す。

そして、デュアルポートＲＡＭ８４は、各入力ポートＰＩｎによって受け付けられたビットｂｅｎ、同期クロック信号ＣＫｎ、及び同期化有効区間信号ＭＲＥｎに基づいて、同期化有効区間信号ＭＲＥｎが有効であることを示す期間中、ビットｂｅｎとして順次出力される１ビットデータを、同期クロック信号ＣＫｎと同期して順次記憶する。

また、デュアルポートＲＡＭ８４は、このようにして記憶されたビットｂｅ０〜ｂｅＮによって構成されるデータＤｉｎを、画像処理部２１から出力された同期クロック信号ＳＣＬＫと読出要求信号ＲＥとに応じて、出力ポートＰＯから出力するようになっている。

デュアルポートＲＡＭ８４は、例えば、同期化有効区間信号ＭＲＥｎが有効であることを示す期間中、ビットｂｅｎとして順次出力される１ビットデータを、同期クロック信号ＣＫｎと同期して順次記憶するＮ＋１個のＦＩＦＯ（First-In First-Out）を並列接続し、同期クロック信号ＳＣＬＫと読出要求信号ＲＥとを用いて各ＦＩＦＯからデータを出力させる構成としてもよい。

図３は、図２に示すビット受信部８３−０〜８３−Ｎの構成の一例を示すブロック図である。ビット受信部８３−０〜８３−Ｎは同様に構成されているので、図３においては任意の（ｎ番目の）ビット受信部８３−ｎで代表させて記載している。

図３に示すビット受信部８３−ｎは、例えば、マルチプレクサ８３１（同期クロック生成部）と、フリップフロップＦＦ１（同期受信部）と、ビットタイミング遅延部８３２と、遅延ブロックＤＬＹ１（有効区間信号同期化部）と、有効区間信号遅延部８３３とを備えている。

また、ビットタイミング遅延部８３２は、フリップフロップＦＦ２，ＦＦ３と、マルチプレクサＭＵＸ１とを備えている。有効区間信号遅延部８３３は、遅延ブロックＤＬＹ２，ＤＬＹ３，ＤＬＹ４と、マルチプレクサＭＵＸ２とを備えている。

マルチプレクサ８３１は、制御部４１から出力されるクロック切替信号ＣＫＳｎに応じて、ＰＬＬ回路８５から出力されたクロック信号ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤのうち一つを同期クロック信号ＣＫｎとして選択し、フリップフロップＦＦ１（同期受信部）、ビットタイミング遅延部８３２、遅延ブロックＤＬＹ１、有効区間信号遅延部８３３、及びデュアルポートＲＡＭ８４の入力ポートＰＩｎへ出力する。

これによって、転送クロック信号ＣＫからの同期クロック信号ＣＫｎのシフト量（クロックシフト量）が、０°、９０°、１８０°、２７０°のいずれかに設定されるようになっている。

フリップフロップＦＦ１は、データ送信部８１から出力されたビットｂｎを、同期クロック信号ＣＫｎと同期してラッチし、フリップフロップＦＦ２及びマルチプレクサＭＵＸ１へ出力する。

フリップフロップＦＦ２は、フリップフロップＦＦ１の出力信号を、同期クロック信号ＣＫｎと同期してラッチすることで同期クロック信号ＣＫｎの１周期分遅延させ、フリップフロップＦＦ３及びマルチプレクサＭＵＸ１へ出力する。

フリップフロップＦＦ３は、フリップフロップＦＦ２の出力信号を、同期クロック信号ＣＫｎと同期してラッチすることで同期クロック信号ＣＫｎの１周期分遅延させ、マルチプレクサＭＵＸ１へ出力する。

マルチプレクサＭＵＸ１は、制御部４１から出力されるビット遅延切替信号ＢＤＬＹｎに応じて、フリップフロップＦＦ１，ＦＦ２，ＦＦ３の出力信号のうち一つを選択し、第ｎビットのビットｂｅｎとしてデュアルポートＲＡＭ８４へ出力する。

これにより、ビット遅延切替信号ＢＤＬＹｎに応じて、ビットｂｅｎの遅延時間が設定されるようになっている。

遅延ブロックＤＬＹ１は、例えば、例えばデータ送信部８１から出力された有効区間信号ＭＲＥを、同期クロック信号ＣＫｎと同期してラッチするフリップフロップ回路と、フリップフロップ回路でラッチされた信号を、ビットｂｅｎとの関係でセットアップ、ホールドタイムを確保する等のタイミング調整をするための遅延回路とを備えて構成されている。

そして、遅延ブロックＤＬＹ１は、有効区間信号ＭＲＥを、同期クロック信号ＣＫｎと同期してラッチし、タイミング調整した後に遅延ブロックＤＬＹ２及びマルチプレクサＭＵＸ２へ出力する。

遅延ブロックＤＬＹ２，ＤＬＹ３，ＤＬＹ４は、遅延ブロックＤＬＹ１と同様に構成されている。そして、遅延ブロックＤＬＹ２は、遅延ブロックＤＬＹ１の出力信号を同期クロック信号ＣＫｎと同期してラッチし、タイミング調整した後に遅延ブロックＤＬＹ３及びマルチプレクサＭＵＸ２へ出力する。

遅延ブロックＤＬＹ３は、遅延ブロックＤＬＹ２の出力信号を同期クロック信号ＣＫｎと同期してラッチし、タイミング調整した後に遅延ブロックＤＬＹ４及びマルチプレクサＭＵＸ２へ出力する。

遅延ブロックＤＬＹ４は、遅延ブロックＤＬＹ３の出力信号を同期クロック信号ＣＫｎと同期してラッチし、タイミング調整した後にマルチプレクサＭＵＸ２へ出力する。

なお、以下の説明においては、説明を簡単にするため、遅延ブロックＤＬＹ１，ＤＬＹ２，ＤＬＹ３，ＤＬＹ４は、タイミング調整することなく同期クロック信号ＣＫｎと同期してラッチした信号を出力するものとしている。

マルチプレクサＭＵＸ２は、制御部４１から出力される有効区間遅延切替信号ＭＤＬＹｎに応じて、遅延ブロックＤＬＹ１，ＤＬＹ２，ＤＬＹ３，ＤＬＹ４の出力信号のうち一つを選択し、第ｎビット用の同期化有効区間信号ＭＲＥｎとしてデュアルポートＲＡＭ８４へ出力する。

これにより、有効区間遅延切替信号ＭＤＬＹｎに応じて、同期化有効区間信号ＭＲＥｎの遅延時間が設定されるようになっている。

そして、このようにしてビット受信部８３−０〜８３−Ｎから出力されたビットｂｅ０〜ｂｅＮが、データＤｉｎとしてデュアルポートＲＡＭ８４によって記憶されるようになっている。

データタイミング調整部４６は、テスト用データ送信部８１１によって、予め設定されたテスト用データのビットｂ０〜ｂＮを転送クロック信号ＣＫと同期させて送信させる。また、このテスト用データと同じデータが、例えば制御部４１におけるＲＯＭやＨＤＤ７４に予め記憶されている。

そして、データタイミング調整部４６は、ビット受信部８３−０〜８３−Ｎにより受信されてデュアルポートＲＡＭ８４にデータＤｉｎとして記憶されたデータの各ビットを読み出して、ＲＯＭ等に記憶されているテスト用データの各ビットとそれぞれ比較し、データＤｉｎの各ビットがこのテスト用データの各ビットと一致するように、クロック切替信号ＣＫＳ０〜ＣＫＳＮ、ビット遅延切替信号ＢＤＬＹ０〜ＢＤＬＹＮ、及び有効区間遅延切替信号ＭＤＬＹ０〜ＭＤＬＹＮをビット受信部８３−０〜８３−Ｎへ出力し、同期クロック信号ＣＫ０〜ＣＫＮの位相シフト量、ビットｂｅ０〜ｂｅＮの遅延時間、及び同期化有効区間信号ＭＲＥ０〜ＭＲＥＮの遅延時間をそれぞれ設定するタイミング調整処理を実行する。

転送制御部４７は、データタイミング調整部４６によって同期クロック信号ＣＫ０〜ＣＫＮの位相シフト量、ビットｂｅ０〜ｂｅＮの遅延時間、及び同期化有効区間信号ＭＲＥ０〜ＭＲＥＮの遅延時間がそれぞれ設定された後、通常データ送信部８１２によって、転送しようとする目的データである画像データを、データ受信部８２へ送信させる。

報知部４８は、データタイミング調整部４６のタイミング調整処理において、同期クロック信号ＣＫ０〜ＣＫＮの位相シフト量、ビットｂｅ０〜ｂｅＮの遅延時間、及び同期化有効区間信号ＭＲＥ０〜ＭＲＥＮの遅延時間を調整してもなお、データＤｉｎの各ビットをテスト用データの各ビットと一致させることができなかった場合、異常が発生した旨のメッセージを表示部５２に表示させる。

次に、上述のように構成された複合機１及びデータ伝送回路２の動作について説明する。図４〜図７は、図１に示す複合機１及びデータ伝送回路２の動作を説明するための説明図である。

まず、例えば複合機１が起動されたときや、あるいは定期的なタイミングで、データタイミング調整部４６が、テスト用データ送信部８１１によって、テストデータをデータＤｏｕｔとして送信させる。以下、ビット番号０〜Ｎを、任意の番号ｎで代表して説明する。

テスト用データ送信部８１１は、初期設定として、クロック切替信号ＣＫＳｎ、ビット遅延切替信号ＢＤＬＹｎ、及び有効区間遅延切替信号ＭＤＬＹｎを用いて、マルチプレクサ８３１により例えばクロック信号ＣＫＡを同期クロック信号ＣＫｎとして選択させ、マルチプレクサＭＵＸ１により例えばフリップフロップＦＦ１の出力信号をビットｂｅｎとして選択させ、マルチプレクサＭＵＸ１により例えば遅延ブロックＤＬＹ１の出力信号を同期化有効区間信号ＭＲＥｎとして選択させる。

図４は、テスト用データ送信部８１１から出力されたデータＤｏｕｔと、データＤｏｕｔの各ビットｂ０〜ｂ３と、転送クロック信号ＣＫとの一例を示している。図４では、テストデータは、１６進数の＄０、＄０、＄Ｆ、＄０、＄０、＄０という、５つのデータが連結されたデータ列にされている。以下、１６進数に「＄」を付して表すこととする。

そして、このデータ列が送信されている期間中、当該データ（ビットｂ０〜ｂ３）が有効であることを示すべく、有効区間信号ＭＲＥが例えばハイレベルにされている。

また、ビットｂ０〜ｂ３は、転送クロック信号ＣＫと同期して出力されている。

ところで、スキャナ部１１と画像処理部２１とは、複合機１の筐体内で離れた位置に配設されているため、ビットｂ０〜ｂ３、転送クロック信号ＣＫ、及び有効区間信号ＭＲＥは、データ送信部８１から、ケーブル等を介してデータ受信部８２へ送信されることとなる。そうすると、ケーブルの長さや浮遊容量、あるいはデータ送信部８１における出力バッファの特性バラツキ等の影響によって、これらの信号がデータ受信部８２で受信される際には各信号間に、例えば図５に示すようなスキューが生じることとなる。

この状態で、データ受信部８２によって、転送クロック信号ＣＫと同期してビットｂ０〜ｂ３が受信される。そうすると、転送クロック信号ＣＫと同位相のクロック信号ＣＫＡ（位相差０°）と、ビットｂｎ（ビットｂ０〜ｂ３のうち任意のビット）との間にずれが生じ、クロック信号ＣＫＡの立上りタイミング（タイミングＴ１）とビットｂｎとが同期しないから、ビット受信部８３−ｎにおけるフリップフロップＦＦ１では、正しくビットｂｎをラッチすることができない。

そして、フリップフロップＦＦ１から出力されたビット値がマルチプレクサＭＵＸ１によってビットｂｅｎとしてデュアルポートＲＡＭ８４に記憶される。そうすると、ビットｂｅｎとして正しいビット値が得られないから、デュアルポートＲＡＭ８４に記憶されるデータ列におけるｎ番目のビット列は、テスト用データにおけるｎビット目のビット列である「００１０００」と一致しない。

テスト用データ送信部８１１は、さらに、クロック切替信号ＣＫＳｎを用いて、マルチプレクサ８３１により例えばクロック信号ＣＫＢ，ＣＫＣ，ＣＫＤの順に、マルチプレクサ８３１で同期クロック信号ＣＫｎとして選択させるクロック信号を順次変化させながら、テスト用データ送信部８１１によるテスト用データのデータ列の送信と、データ受信部８２による当該データ列の受信、及びデュアルポートＲＡＭ８４への書込を繰り返させる。

そうすると、図６のタイミングＴ２，Ｔ３，Ｔ４に示すように、クロック信号ＣＫＢ，ＣＫＣ，ＣＫＤの立上りタイミングでは、ビットｂｎは安定状態になっており、フリップフロップＦＦ１で正しくビット値をラッチすることが可能となっている。そうすると、ビットｂｎを正しく受信できるタイミングが、クロック信号ＣＫＢ，ＣＫＣ，ＣＫＤと同期するタイミング、すなわち転送クロック信号ＣＫとの位相差が９０°、１８０°、２７０°のタイミングで存在することとなる。

この場合、データタイミング調整部４６は、正しいビット値を読み出せた９０°、１８０°、２７０°のタイミングのうち、中央の１８０°に対応するクロック信号ＣＫＣを選択し、マルチプレクサ８３１により同期クロック信号ＣＫｎとして選択させるように、クロック切替信号ＣＫＳｎを設定する。

そうすると、図６に示す例では、スキューにより有効区間信号ＭＲＥがビットｂｎより遅れており、ビット受信部８３−ｎでクロック信号ＣＫＣと同期してラッチされた同期化有効区間信号ＭＲＥｎは、図６（ａ）に示すように、立上りタイミングが図６（ｂ）に示すクロック信号ＣＫＣで同期化されたビットｂｎの先頭より遅れたタイミングＴ５になってしまう。

そうすると、デュアルポートＲＡＭ８４に記憶されるデータ列におけるｎ番目のビット列は、例えば図６（ａ）（ｂ）におけるビットｂｎの同期化有効区間信号ＭＲＥｎがハイレベルの期間のデータである「０１０００Ｘ」（Ｘは不定値）となって、テスト用データにおけるｎビット目のビット列である「００１０００」と一致しない。

そこで、テスト用データ送信部８１１は、さらに、ビットタイミング遅延部８３２を用いて、マルチプレクサＭＵＸ１によって、ビットｂｎの遅延時間を変化させる。図６（ｃ）に示す例では、マルチプレクサＭＵＸ１によって、フリップフロップＦＦ２の出力信号を選択させることで、ビットｂｎを、同期クロック信号ＣＫｎ（クロック信号ＣＫＣ）の１クロック分遅延させている。

これにより、同期化有効区間信号ＭＲＥｎと、ビットｂｎとのタイミングが正しく設定されて、デュアルポートＲＡＭ８４に記憶されるデータ列におけるｎ番目のビット列は、「００１０００」となって、テスト用データにおけるｎビット目のビット列である「００１０００」と一致する。

このようにして、ビット受信部８３−０〜８３−Ｎによって、各ビットのスキューがそれぞれ調整されて、データ送信部８１からデータ受信部８２へ、正しくデータを転送することが可能となる。

ここで、図６においては、スキューによって、同期化有効区間信号ＭＲＥｎがビットｂｎより遅れる例を示したが、ビットｂｎが同期化有効区間信号ＭＲＥｎより遅れる場合、ビットタイミング遅延部８３２を用いてもスキューを調整することができない。

図７は、ビットｂｎが同期化有効区間信号ＭＲＥｎより遅れる場合の動作を示す説明図である。まず、図７においては、タイミングＴ１２，Ｔ１３，Ｔ１４におけるクロック信号ＣＫＡ，ＣＫＢ，ＣＫＣの立上りタイミングでビットｂｎが安定状態になっている。

従って、図６の場合と同様の動作によって、データタイミング調整部４６は、正しいビット値を読み出せる０°、９０°、１８０°のタイミングのうち、中央の９０°に対応するクロック信号ＣＫＢを選択し、マルチプレクサ８３１により同期クロック信号ＣＫｎとして選択させるように、クロック切替信号ＣＫＳｎを設定する。

そうすると、図７に示す例では、ビット受信部８３−ｎでクロック信号ＣＫＢと同期してラッチされた同期化有効区間信号ＭＲＥｎは、図７（ａ）に示すように、立上りタイミングが図７（ｂ）に示すクロック信号ＣＫＢで同期化されたビットｂｎの先頭より１クロック進んだタイミングＴ１１になってしまう。

そうすると、デュアルポートＲＡＭ８４に記憶されるデータ列におけるｎ番目のビット列は、例えば図７（ａ）（ｂ）におけるビットｂｎの同期化有効区間信号ＭＲＥｎがハイレベルの期間のデータである「Ｘ００１００」（Ｘは不定値）となって、テスト用データにおけるｎビット目のビット列である「００１０００」と一致しない。

そこで、テスト用データ送信部８１１は、さらに、有効区間信号遅延部８３３を用いて、マルチプレクサＭＵＸ２によって、同期化有効区間信号ＭＲＥｎの遅延時間を変化させる。図７（ｃ）に示す例では、マルチプレクサＭＵＸ２によって、遅延ブロックＤＬＹ２の出力信号を選択させることで、同期化有効区間信号ＭＲＥｎを、同期クロック信号ＣＫｎ（クロック信号ＣＫＣ）の１クロック分遅延させている。

これにより、同期化有効区間信号ＭＲＥｎと、ビットｂｎとのタイミングが正しく設定されて、デュアルポートＲＡＭ８４に記憶されるデータ列におけるｎ番目のビット列は、「００１０００」となって、テスト用データにおけるｎビット目のビット列である「００１０００」と一致する。

このようにして、ビットｂｎが同期化有効区間信号ＭＲＥｎより遅れる場合であっても、ビット受信部８３−０〜８３−Ｎによって、各ビットのスキューがそれぞれ調整されて、データ送信部８１からデータ受信部８２へ、正しくデータを転送することが可能となる。

そして、転送制御部４７は、データタイミング調整部４６によって同期クロック信号ＣＫ０〜ＣＫＮの位相シフト量、ビットｂｅ０〜ｂｅＮの遅延時間、及び同期化有効区間信号ＭＲＥ０〜ＭＲＥＮの遅延時間がそれぞれ設定された後、通常データ送信部８１２によって、転送しようとする目的データである画像データを、データ受信部８２へ送信させるので、画像データをスキャナ部１１から画像処理部２１へ、正しく転送することが可能となる。

なお、データビット列に有効区間信号が埋め込まれている場合には、同期クロック信号ＣＫ０〜ＣＫＮの位相シフト量を調整することで、同時にデータビットと有効区間信号との関係も調整されることとなる。

また、背景技術のように、データにパリティビットを埋め込む必要がないため、データ量を増大させることなく、スキューの影響を低減することができる。

なお、必ずしもビットタイミング遅延部８３２、及び有効区間信号遅延部８３３を備える必要はなく、フリップフロップＦＦ１の出力をビットｂｅｎとして用い、遅延ブロックＤＬＹ１の出力を同期化有効区間信号ＭＲＥｎとして用いるようにしてもよい。また、ビットタイミング遅延部８３２、及び有効区間信号遅延部８３３のいずれか一方のみを備えてもよい。

また、テスト用データが、複数のデータが連結されたデータ列として構成されている例を示したが、必ずしもデータ列である必要はなく、テスト用データは、一つのデータ、例えば図５における「＄Ｆ」であってもよく、「＄０｝であってもよく、その他のデータであってもよい。また、データ列も、＄０、＄０、＄Ｆ、＄０、＄０、＄０に限らず、＄Ｆ、＄Ｆ、＄０、＄Ｆ、＄Ｆ、＄Ｆであってもよく、その他のデータ列であってもよい。

さらに、データ送信部８１からデータ受信部８２へ、転送クロック信号ＣＫがそのまま送信される例を示したが、例えば図８に示すように、データ送信部８１は、転送クロック信号ＣＫの代わりに転送クロック信号ＣＫのＭ＋１倍の周期を有する送信クロック信号ＴｘＣＫを送信するようにしてもよい。

そして、データ受信部８２は、データ送信部８１から送信された送信クロック信号ＴｘＣＫをＭ＋１逓倍して転送クロック信号ＣＫを生成し、ＰＬＬ回路８５へ供給する逓倍回路をさらに備えるようにしてもよい。

近年、図８に示すように、複数ビット分で１周期となる送信クロック信号と同期してデータをシリアルに送信／受信する装置として、例えばナショナルセミコンダクタ社のＤＳ９０ＣＲ２８３／ＤＳ９０ＣＲ２８４が知られている。ＤＳ９０ＣＲ２８３／ＤＳ９０ＣＲ２８４では、送信クロック信号ＴｘＣＫの周波数が６６ＭＨｚであり、１周期で７ビットをシリアル転送するため、送信クロック信号ＴｘＣＫを７逓倍した転送クロック信号ＣＫは、４６２ＭＨｚ、１クロックが２．２ｎｓｅｃという、極めて高速となり、スキューの許容範囲が極めて狭い。

本発明に係るデータ伝送回路によれば、スキューを調整することができるので、このようにスキューの許容範囲が極めて狭い高速のデータ転送技術を用いることが容易となる。

また、本発明に係るデータ伝送回路を、画像形成装置内のデータ転送に用いる例を示したが、他の用途に用いてもよい。

１ 複合機
２，３ データ伝送回路
１１ スキャナ部
１２ 露光ランプ
２１ 画像処理部
２２ 画像メモリ
３１ プリンタ部
３２ 用紙搬送部
３３ 画像形成部
３４ 転写部
３５ 定着部
４１ 制御部
４２ スキャナコントローラ
４３ ファクシミリコントローラ
４４ プリンタコントローラ
４５ コピーコントローラ
４６ データタイミング調整部
４７ 転送制御部
４８ 報知部
５１ 操作パネル部
５２ 表示部
５３ 操作キー部
６１ ファクシミリ通信部
７１ ネットワークＩ／Ｆ部
７２ パラレルＩ／Ｆ部
７３ シリアルＩ／Ｆ部
８１ データ送信部
８２ データ受信部
８３−０〜８３−Ｎ，８３−ｎ ビット受信部
８４ デュアルポートＲＡＭ
８５ ＰＬＬ回路
８１１ テスト用データ送信部
８１２ 通常データ送信部
８３１，ＭＵＸ１，ＭＵＸ２ マルチプレクサ
８３２ ビットタイミング遅延部
８３３ 有効区間信号遅延部
ＢＤＬＹ０〜ＢＤＬＹＮ，ＢＤＬＹｎ ビット遅延切替信号
ＣＫ 転送クロック信号
ＣＫＡ，ＣＫＢ，ＣＫＣ，ＣＫＤ クロック信号
ＣＫＳ０〜ＣＫＳＮ，ＣＫＳｎ クロック切替信号
ＤＬＹ１，ＤＬＹ２，ＤＬＹ３，ＤＬＹ４ 遅延ブロック
Ｄｉｎ，Ｄｏｕｔ データ
ＦＦ１，ＦＦ２，ＦＦ３ フリップフロップ
ＬＹ ＭＤ
ＭＤＬＹ０〜ＭＤＬＹＮ，ＭＤＬＹｎ 有効区間遅延切替信号
ＰＩ０〜ＰＩＮ，ＰＩｎ 入力ポート
ＰＯ 出力ポート
ＴｘＣＫ 送信クロック信号
ｂ０〜ｂＮ，ｂｎ、ｂｅ０〜ｂｅＮ，ｂｎ ビット

Claims (10)

1. 複数ビットから構成されるデータの各ビットを、所定の転送クロック信号と同期させて送信するデータ送信部と、
   前記データ送信部から出力された各ビットを、前記転送クロック信号と同期して受信するデータ受信部と、
   前記データ送信部及び前記データ受信部の動作を制御する制御部とを備え、
   前記データ受信部は、
   前記データの各ビットを、それぞれ１ビットずつ受信する複数のビット受信部と、
   前記各ビット受信部によって受信された複数のビットを記憶するとと共に、当該記憶された複数のビットを、前記データとして外部から読出し可能に構成された記憶部とを含み、
   前記各ビット受信部は、
   前記転送クロック信号の位相を所定のクロックシフト量だけシフトさせて同期クロック信号を生成する同期クロック生成部と、
   当該各ビット受信部の同期クロック生成部によって生成された同期クロック信号と同期して、前記１ビットを受信し、前記記憶部へ出力する同期受信部とを含み、
   前記制御部は、
   前記データ送信部によって、予め設定されたテスト用データを前記転送クロック信号と同期させて送信させ、前記各ビット受信部により受信されて前記記憶部に記憶された複数ビットから構成されるデータを読み出して前記テスト用データと比較し、当該読み出されるデータの各ビットが前記テスト用データの各ビットとそれぞれ一致するように、前記各同期クロック生成部の前記クロックシフト量をそれぞれ設定するタイミング調整処理を実行するデータタイミング調整部と、
   前記データタイミング調整部によって前記各同期クロック生成部の前記クロックシフト量がそれぞれ設定された後、前記データ送信部によって、転送しようとする目的データを前記データ受信部へ送信させる転送制御部とを含むこと
   を特徴とするデータ伝送回路。
2. 前記データ送信部は、
   前記データが有効であることを示す有効区間信号と共に前記データを送信し、
   前記各ビット受信部は、
   前記データ送信部から送信された有効区間信号を、当該各ビット受信部の同期クロック信号と同期させた同期化有効区間信号を生成し、前記記憶部へ出力する有効区間信号同期化部と、
   前記各同期受信部から前記１ビットを前記記憶部へ出力するタイミングを、当該各ビット受信部の同期クロック信号における所定クロック数分遅延させるビットタイミング遅延部とをさらに含み、
   前記データタイミング調整部は、
   前記タイミング調整処理において、前記記憶部から読み出されるデータの各ビットが前記テスト用データの各ビットとそれぞれ一致するように、前記各ビットタイミング遅延部における前記所定クロック数を、さらに設定すること
   を特徴とする請求項１記載のデータ伝送回路。
3. 前記各ビット受信部は、
   前記有効区間信号同期化部から出力される同期化有効区間信号を遅延させる有効区間信号遅延部をさらに含み、
   前記データタイミング調整部は、
   前記タイミング調整処理において、前記記憶部から読み出されるデータの各ビットが前記テスト用データの各ビットとそれぞれ一致するように、前記各有効区間信号遅延部における前記同期化有効区間信号の遅延量を、さらに設定すること
   を特徴とする請求項２記載のデータ伝送回路。
4. 前記データタイミング調整部は、
   前記タイミング調整処理において、前記記憶部に記憶されたデータの各ビットと前記テスト用データの各ビットとが一致しなかった場合、一致しなかったビットに該当する前記ビット受信部における同期クロック生成部の前記クロックシフト量を変化させた後、再び前記タイミング調整処理を実行することにより、前記記憶部から読み出されるデータの各ビットが前記テスト用データの各ビットと一致するように、前記各クロックシフト量をそれぞれ設定すること
   を特徴とする請求項１に記載のデータ伝送回路。
5. 前記データタイミング調整部は、
   前記タイミング調整処理において、前記記憶部に記憶されたデータの各ビットと前記テスト用データの各ビットとが一致しなかった場合、一致しなかったビットに該当する前記ビット受信部における、前記同期クロック生成部の前記クロックシフト量と前記ビットタイミング遅延部の前記所定クロック数とのうち少なくとも一つを変化させた後、再び前記タイミング調整処理を実行することにより、前記記憶部から読み出されるデータの各ビットが前記テスト用データの各ビットと一致するように、前記各クロックシフト量と前記各所定クロック数とをそれぞれ設定すること
   を特徴とする請求項２記載のデータ伝送回路。
6. 前記データタイミング調整部は、
   前記タイミング調整処理において、前記記憶部に記憶されたデータの各ビットと前記テスト用データの各ビットとが一致しなかった場合、一致しなかったビットに該当する前記ビット受信部における、前記同期クロック生成部の前記クロックシフト量と前記ビットタイミング遅延部の前記所定クロック数と前記有効区間信号遅延部における前記遅延量とのうち少なくとも一つを変化させた後、再び前記タイミング調整処理を実行することにより、前記記憶部から読み出されるデータの各ビットが前記テスト用データの各ビットと一致するように、前記各クロックシフト量と前記各所定クロック数と前記各遅延量とをそれぞれ設定すること
   を特徴とする請求項３記載のデータ伝送回路。
7. 前記テスト用データは、
   複数のデータが連結されたデータ列であり、
   前記データ送信部は、
   前記データ列を、パラレルにされた複数のビット列とし、当該各ビット列を前記転送クロック信号と同期させてシリアルに送信すると共に、前記データ列が送信されている期間中、当該各ビット列が有効であることを示す有効区間信号を送信し、
   前記各同期受信部は、
   前記各ビット列をそれぞれ１ビットずつ順次受信して前記記憶部へ出力し、
   前記各ビット受信部は、
   前記データ送信部から送信された有効区間信号を、当該各ビット受信部の同期クロック信号と同期させた同期化有効区間信号を生成する有効区間信号同期化部をさらに備え、
   前記記憶部は、
   前記各ビット受信部の有効区間信号同期化部によって生成された同期化有効区間信号が前記有効であることを示す期間中、前記各ビット受信部の同期受信部から順次出力される前記１ビットを、前記各ビット受信部の同期クロック信号と同期して順次記憶すること
   を特徴とする請求項１〜６のいずれか１項に記載のデータ伝送回路。
8. 前記データ送信部は、
   前記複数ビットから構成されるデータを、前記転送クロック信号の整数倍の周期を有する送信クロック信号と同期してシリアルに送信し、
   前記データ受信部は、
   前記送信クロック信号を逓倍して前記転送クロック信号を生成し、前記同期クロック生成部へ供給する逓倍回路をさらに備えること
   を特徴とする請求項１〜７のいずれか１項に記載のデータ伝送回路。
9. 前記制御部は、
   前記データタイミング調整部による前記タイミング調整処理において、
   前記各同期クロック生成部の前記クロックシフト量をそれぞれ変化させても、前記記憶部から読み出されるデータの各ビットを前記テスト用データの各ビットとそれぞれ一致させることができない場合、異常の発生を報知する報知部をさらに備えること
   を特徴とする請求項１記載のデータ伝送回路。
10. 画像データを取得する画像取得部と、
    前記画像取得部により取得された画像データに基づき用紙に画像を形成する画像形成部とを備え、
    前記画像取得部から前記画像形成部へ前記画像データを送信するデータ伝送経路の少なくとも一部に、請求項１〜９のいずれか１項に記載のデータ伝送回路が用いられていること
    を特徴とする画像形成装置。

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