JP2007240257A - 電子機器及びプログラマブル論理回路の動作検証方法 - Google Patents

Abstract

【課題】電子機器が有するプログラマブル論理回路における伝搬特性の異常の有無を検証可能とする。
【解決手段】画像処理装置１は、制御部による制御の下、スキャナ系画像処理ＦＰＧＡ１６１、メモリ制御ＦＰＧＡ１６２、プリント制御ＦＰＧＡ１６３の動作検証を行う際に、論理回路部分から出力される信号の出力タイミングを固定する。このため、画像処理装置１は、固定した出力タイミングにより期待される信号のタイミングと実際に出力される信号のタイミングとを比較することができ、ＦＰＧＡの出力部分に関するデータ伝搬の遅延等の障害を検証することができる。ＦＰＧＡから出力される信号をループバックする構成を有するため、ＦＰＧＡの入出力部分におけるデータ伝搬の遅延等の障害を検証することができる。いずれかのＦＰＧＡの出力タイミングから順次固定して検証することができ、個々のＦＰＧＡにおける伝搬特性の以上の有無を検証することができる。
【選択図】図１

Description

本発明は、プログラマブル論理回路を有する電子機器及びプログラマブル論理回路の動作検証方法に関する。

複写機等の画像処理を行う装置においては、複数のＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（ＦＰＧＡ：Field Programmable Gate Array）等の論理回路を備え、当該論理回路に予め設計された画像処理アルゴリズムに基づいて複雑な画像処理を実現している。この論理回路において、ＡＳＩＣは回路を形成後に書き換え不可能な論理回路であるが、ＦＰＧＡはコンフィグレーションデータに基づいて回路の書き換えが容易に行える。このため、この論理回路を有する画像処理装置では、市場出荷後に発生した機能追加等のアップグレードや不具合修正への対応を考慮し、変更の可能性がある部分にはＦＰＧＡを用いることがあった。

このＦＰＧＡを用いた画像処理装置では、書き換え前の状態では問題なく動作していてもアルゴリズムの改良等でＦＰＧＡの回路を新しく書き換えた場合にデータ受け渡しができなくなってしまう虞があるため、書き換え後などに動作試験を行う必要がある。この画像処理装置の論理回路が適正に動作するか否かの試験については、例えば、ループバック回路を用いることで各機能ブロック間の接続テストを容易に行うことを可能とする半導体集積回路の技術が特許文献１に開示されている。
特開２００１−３０８２７８号公報

しかしながら、上記従来技術では、ＦＰＧＡにおける各機能部分の接続テストや機能検証を行うことはできるが、入出力部分等における伝搬特性の異常によるデータ伝搬の遅延などの障害検証までは行うことができなかった。

本発明の課題は、上記従来技術の問題点に鑑みてなされたものであって、電子機器が有するプログラマブル論理回路における伝搬特性の異常の有無を検証可能とすることである。

上記課題を解決するために、請求項１に記載の発明は、プログラマブル論理回路を有し、このプログラマブル論理回路内に書き込まれた論理回路で制御手段からの指示に応じた処理を行う機能部を有する電子機器において、前記機能部におけるプログラマブル論理回路の動作検証を行う際に、前記プログラマブル論理回路内における論理回路から出力される信号の出力タイミングを固定する出力固定手段を備えることを特徴とする。

請求項２に記載の発明は、請求項１に記載の発明において、前記機能部から出力する信号をループバックするループバック手段を更に有し、前記出力固定手段は、前記ループバック回路によりループバックされた信号とループバック前の信号とを比較して前記機能部におけるプログラマブル論理回路の動作検証を行う際に、前記出力タイミングを固定することを特徴とする。

請求項３に記載の発明は、請求項２に記載の発明において、前記機能部は、前記プログラマブル論理回路を複数有し、前記前記出力固定手段は、前記機能部における複数のプログラマブル論理回路の動作検証を行う際に、前記プログラマブル論理回路内における論理回路から出力される信号の出力タイミングをいずれかのプログラマブル論理回路から順次固定することを特徴とする。

請求項４に記載の発明は、請求項３に記載の発明において、前記機能部における前記複数のプログラマブル論理回路は従属的に接続され、前記出力固定手段は、前記従属的に接続された複数のプログラマブル論理回路の動作検証を行う際に、前記従属的に接続される下位のプログラマブル論理回路から上位のプログラマブル論理回路に向かって、前記プログラマブル論理回路内における論理回路から出力される信号の出力タイミングを順次固定することを特徴とする。

請求項５に記載の発明は、プログラマブル論理回路を有し、このプログラマブル論理回路内に書き込まれた論理回路で制御手段からの指示に応じた処理を行う機能部を有する電子機器における当該プログラマブル論理回路の動作検証方法であって、前記機能部におけるプログラマブル論理回路の動作検証を行う際に、前記プログラマブル論理回路内における論理回路から出力される信号の出力タイミングを固定することを特徴とする。

請求項６に記載の発明は、請求項５に記載の発明において、前記機能部から出力する信号をループバックし、当該ループバックされた信号とループバック前の信号とを比較して前記機能部におけるプログラマブル論理回路の動作検証を行う際に、前記出力タイミングを固定することを特徴とする。

請求項７に記載の発明は、請求項６に記載の発明において、前記機能部は、前記プログラマブル論理回路を複数有し、前記機能部における複数のプログラマブル論理回路の動作検証を行う際に、前記プログラマブル論理回路内における論理回路から出力される信号の出力タイミングをいずれかのプログラマブル論理回路から順次固定することを特徴とする。

請求項８に記載の発明は、請求項７に記載の発明において、前記機能部における前記複数のプログラマブル論理回路は従属的に接続され、前記従属的に接続された複数のプログラマブル論理回路の動作検証を行う際に、前記従属的に接続される下位のプログラマブル論理回路から上位のプログラマブル論理回路に向かって、前記プログラマブル論理回路内における論理回路から出力される信号の出力タイミングを順次固定することを特徴とする。

請求項１、５に記載の発明によれば、機能部におけるプログラマブル論理回路の動作検証を行う際に、論理回路から出力される信号の出力タイミングを固定することができ、その動作検証において固定した出力タイミングにより期待される信号のタイミングと実際に出力される信号のタイミングとを比較することができるため、プログラマブル論理回路の出力部分に関するデータ伝搬の遅延等の障害を検証することができる。

請求項２、６に記載の発明によれば、機能部から出力する信号をループバックすることができるため、プログラマブル論理回路の動作検証を行う際に、入出力部分に関するデータ伝搬の遅延等の障害を検証することができる。

請求項３、７に記載の発明によれば、複数のプログラマブル論理回路の動作検証を行う際に、いずれかのプログラマブル論理回路から順次出力タイミングを固定して動作検証することができるため、個々のプログラマブル論理回路におけるデータ伝搬の遅延等の障害を検証することができる。

請求項４、８に記載の発明によれば、従属的に接続された複数のプログラマブル論理回路の動作検証を行う際に、従属的に接続される下位のプログラマブル論理回路から上位のプログラマブル論理回路に向かって順次出力タイミングを固定して動作検証することができるため、どのプログラマブル論理回路の入出力部分に伝搬特性の異常があるかを下位のプログラマブル論理回路から順に特定することができる。

以下、図１〜図５を参照して本発明を実施するための形態について詳細に説明する。この実施の形態における説明では、本発明に係る電子機器としてＦＰＧＡが搭載された画像処理部を有する画像処理装置の例を示し、当該ＦＰＧＡの動作検証処理を説明する。ただし、発明の範囲は図示例に限定されないものとする。

図１は、本発明である画像処理装置１の機能的構成を模式的に示すブロック図であり、図２は、スキャナ系画像処理ＦＰＧＡ１６１の内部構成を例示するブロック図であり、図３は、画像処理装置１におけるデータの流れを模式的に示す概念図であり、図４は、画像処理装置１におけるＦＰＧＡの動作検証処理を示すフローチャートであり、図５は、画像処理装置１におけるＦＰＧＡの動作検証処理時の信号を例示するタイミングチャートである。

先ず、画像処理装置１の構成について説明する。画像処理装置１は、図１に示すように、制御部１１、操作部１２、表示部１３、記憶部１４、スキャナ部１５、画像処理部１６、プリンタ部１７、ＴＧ１８及びＩ／Ｆ部１９ａ、１９ｂを有する構成である。例えば、画像処理装置１は、制御部１１における制御の下、紙などの媒体からスキャナ部１５で読み取った画像を画像処理部１６で画像処理を施し、プリンタ部１７において他の媒体への画像形成を行う複写機などである。

制御部１１は、特に図示しないＲＯＭ（Read Only Memory）、ＣＰＵ（Central Processing Unit：中央処理ユニット）及びワーク用のＲＡＭ（Random Access Memory）を有している。ＲＯＭには当該画像処理装置１全体を制御するためのシステムプログラムデータが格納される。ＲＡＭは制御部１１が画像処理装置１を制御する際の作業用の格納領域を提供する。ＣＰＵは、ＲＯＭに格納されたシステムプログラムや記憶部１４に格納された各種アプリケーションプログラム又は設定データをＲＡＭの作業領域に順次展開して実行し、画像処理装置１を構成する各部に制御信号を送ることで画像処理装置１の動作を統括制御する。

操作部１２は、文字入力キー、数字入力キー又はその他各種機能キーに対応付けられたキーや、マウス又はタッチパネルなどのポインティングデバイスを含み、キー操作等により押下されたキーやポインティングデバイスにおける操作に対応する操作信号を制御部１１に出力する。なお、操作部１２は、表示部１３と一体的にタッチパネルを構成する態様としてもよい。

表示部１３は、ＣＲＴ（Cathode Ray Tube）、ＬＣＤ（Liquid Crystal Display）、有機又は無機ＥＬＤ（ElectroLuminescence Display）、プラズマディスプレイ等から構成されており、制御部１１による制御の下、当該制御部１１から入力される表示データに基づく画像を画面上に表示する。

記憶部１４は、磁気的・光学的記憶媒体、半導体等の不揮発性メモリ等から構成されており、制御部１１からの指示に応じたデータの読み取りや書き込みを行う。記憶部１４が格納するデータとしては、制御部１１が読み込んで実行することで各種機能部を動作させるための種々のアプリケーションプログラムや設定データなどがある。なお、記憶部１４は、上述した磁気的・光学的記憶媒体又は半導体等を着脱可能に装填する機構を備える構成であってよく、例えば、フラッシュメモリ、ＭＯ（Magneto-Optic）ディスク、ＣＤ−Ｒ／ＲＷ、ＤＶＤ±Ｒ／ＲＷ、ＨＤＤ（Hard Disk Drive）等が外部から装填され、制御部１１により読み出される構成であってもよい。

スキャナ部１５は、光源、ＣＣＤ（Charge-Coupled Device）、駆動回路等をコンタクトガラスの下部に備え（いずれも図示略）、制御部１１の制御の下、コンタクトガラスに載置された原稿から画像データを取得して制御部１１へ出力する。

画像処理部１６は、ＦＰＧＡにより制御部１１からの指示に応じた画像処理を行う機能部であり、従属的に接続されたスキャナ系画像処理ＦＰＧＡ１６１、メモリ制御ＦＰＧＡ１６２及びプリント制御ＦＰＧＡ１６３を有する。スキャナ系画像処理ＦＰＧＡ１６１は、スキャナ部１５で読み取った画像データに対する画像処理を行う回路部である。メモリ制御ＦＰＧＡ１６２は、記憶部１４又はスキャナ部１５からの画像データの入力や記憶部１４又はプリンタ部１７に対する画像データの出力を制御する回路部である。プリント制御ＦＰＧＡ１６３は、プリントに適した画像データをプリンタ部１７に出力するための画像処理を行う回路部である。

画像処理部１６は、上述したスキャナ系画像処理ＦＰＧＡ１６１、メモリ制御ＦＰＧＡ１６２及びプリント制御ＦＰＧＡ１６３の処理により、記憶部１４やスキャナ部１５から入力される画像データに対して二値化処理、階調変換、色変換、鮮鋭化処理又は画像抽出等の各種画像処理を行い、その画像処理後の画像データを記憶部１４やプリンタ部１７へ出力する。

ここで、画像処理部１６におけるＦＰＧＡの内部構成について、スキャナ系画像処理ＦＰＧＡ１６１を一例として説明する。なお、スキャナ系画像処理ＦＰＧＡ１６１等のＦＰＧＡの内部は、多数のＣＬＢ(Configurable Logic Block)により構成されおり、ＣＬＢ同士はＣＬＢ間にある配線リソースにより結線することが可能である。そして、このＦＰＧＡは、画像処理装置１の電源投入時などにおいて制御部１１が読み込んで行う初期化処理により、当該制御部１１内のＲＯＭや記憶部１４に格納されたコンフィギュレーションデータに基づいたコンフィギュレーション（書き込み）が行われることで、論理処理を行う構成が形成される。以下で説明する内部構成は、上述したコンフィギュレーション後の構成である。

図２に示すように、スキャナ系画像処理ＦＰＧＡ１６１は、外部から同期信号ＩＮＤＥＸ＿ＩＮ、副走査領域信号ＶＶ＿ＩＮ、主走査領域信号ＨＶ＿ＩＮ、画像データ信号ＤＡＴＡ＿ＩＮ、クロック信号ＣＬＫ＿ＩＮを入力するための端子Ｔ１〜Ｔ５、同期信号ＩＮＤＥＸ＿ＯＵＴ、副走査領域信号ＶＶ＿ＯＵＴ、主走査領域信号ＨＶ＿ＯＵＴ、画像データ信号ＤＡＴＡ＿ＯＵＴを出力するための端子Ｔ６〜Ｔ９、入力されたデータ信号にクロック信号に同期した所定の論理処理を行って出力する論理回路ＬＯ、当該論理回路ＬＯと端子Ｔ１〜Ｔ５との間を接続する配線を含むバッファＢ１〜Ｂ５及び論理回路ＬＯと端子Ｔ６〜Ｔ９との間を接続する配線を含むバッファＢ６〜Ｂ９を有する構成である。

論理回路ＬＯは、前述のコンフィギュレーションによりＣＬＢのファンクションジェネレータに生成された入力信号同期回路部ＬＯ１、画像処理回路部ＬＯ２及び出力信号固定値生成回路部ＬＯ３を有し、その入力信号同期回路部ＬＯ１、画像処理回路部ＬＯ２及び出力信号固定値生成回路部ＬＯ３の前後には入力されるクロック信号ＣＬＫ＿ＩＮに応じた同期をとるためのフリップフロップ回路ＤＦＦ１〜ＤＦＦ１７を有する構成である。

この論理回路ＬＯにおいて、入力信号同期回路部ＬＯ１は、入力される同期信号ＩＮＤＥＸ＿ＩＮと他の信号との同期をとるための論理回路部である。画像処理回路部ＬＯ２は、入力される信号に対して制御部１１からの指示に応じた画像処理を行うための論理回路部である。出力信号固定値生成回路部ＬＯ３は、制御部１１からの指示の応じたタイミングや値で信号を出力するための論理回路部である。

スキャナ系画像処理ＦＰＧＡ１６１は、上述した出力信号固定値生成回路部ＬＯ３により制御部１１の制御に応じて出力信号のタイミングや値を固定することができる。このため、制御部１１は、スキャナ系画像処理ＦＰＧＡ１６１の動作検証を検証する場合、出力信号固定値生成回路部ＬＯ３で固定した出力タイミングにより期待される信号のタイミングと端子Ｔ６〜Ｔ９から出力される信号のタイミングとを比較することで、バッファＢ６〜Ｂ９やその配線に因る伝搬特性の異常に基づくデータ伝搬の遅延等の障害を検証することができる。また、端子Ｔ６〜Ｔ９から出力する信号を端子Ｔ１〜Ｔ４にループバックして動作を検証する場合は、バッファＢ１〜Ｂ９のいずれか、つまり論理回路ＬＯ以外の入出力部分に関するデータ伝搬の遅延等の障害を検証することができる。

なお、メモリ制御ＦＰＧＡ１６２、プリント制御ＦＰＧＡ１６３については、個別の説明は省略するが、基本的には上述したスキャナ系画像処理ＦＰＧＡ１６１と同様の構成である。つまり、論理回路ＬＯ部分において、入力信号同期回路部ＬＯ１と、メモリ制御のための処理又はプリント系画像処理のための機能回路部と、出力信号固定値生成回路部ＬＯ３とを有する構成である。

プリンタ部１７は、制御部１１の制御の下、入力される画像データに基づいて紙などの記録媒体にインクジェット方式、電子写真方式、感熱方式又は昇華方式などの画像形成方法で画像形成をおこなう機能部である。

ＴＧ１８は、制御部１１の制御の下、水晶発振などにより常時一定周波数のクロック信号ＣＬＫを各部に提供する回路部である。画像処理装置１の各部は、このクロック信号ＣＬＫに同期して制御部１１からの制御に基づいた動作処理を行い、処理タイミングを同期させることができる。

Ｉ／Ｆ部１９ａはスキャナ部１５と画像処理部１６とを電気的に接続するためのインターフェイスであり、Ｉ／Ｆ部１９ｂは画像処理部１６とプリンタ部１７とを電気的に接続するためのインターフェイスである。Ｉ／Ｆ部１９ａ、１９ｂは、制御部１１からの指示に基づいてＩ／Ｆ部１９ｂの出力をＩ／Ｆ部１９ａの入力へループバックする。

ここで、Ｉ／Ｆ部１９ａ、１９ｂから入出力する画像データの流れについて説明する。図３に示すように、Ｉ／Ｆ部１９ａを介して入力される画像データは、経路Ｒ１、スキャナ系画像処理ＦＰＧＡ１６１、経路Ｒ２を経由してメモリ制御ＦＰＧＡ１６２に入力され、記憶部１４に格納する場合は経路Ｒ３側に出力される。また、プリント出力する場合の画像データは、メモリ制御ＦＰＧＡ１６２から経路Ｒ５側に出力され、プリント制御ＦＰＧＡ１６３、経路Ｒ６を経由してＩ／Ｆ部１９ｂから出力される。記憶部１４に格納された画像データは、経路Ｒ４を経由してメモリ制御ＦＰＧＡ１６２に入力され、前述した経路を経てプリント出力される。このため、通常の画像処理時であって、スキャナ部１５から読み取った画像データや記憶部１４に格納された画像データに画像処理を施してプリンタ部１７からプリント出力する場合は、上述した経路で画像データが流れる。

Ｉ／Ｆ部１９ｂは、制御部１１からの指示に応じて経路Ｒ６から入力されるデータの出力をプリンタ部１７側から経路Ｒ７側へ切り換える構成を有する。経路Ｒ７はＩ／Ｆ部１９ａにデータを入力するループバック経路であり、Ｉ／Ｆ部１９ａは当該経路Ｒ７から入力されたデータを経路Ｒ１へ出力する。このため、制御部１１は、画像データなどを経路Ｒ４から経路Ｒ７を経由して経路Ｒ３へ戻るようにループバックすることができ、記憶部１４から経路Ｒ４に流したデータと経路Ｒ３から受け取ったデータとを比較することでＦＰＧＡの動作検証を行うことができる。

次に、制御部１１が制御して行う、画像処理部１６におけるＦＰＧＡの動作検証処理について詳細に説明する。図３、図４に示すように、制御部１１は、画像処理部１６における画像処理なしで単に記憶部１４から経路Ｒ４に流したデータと経路Ｒ３から受け取ったデータとを比較するループバック検証を行い（ステップＳ１１）、経路Ｒ４に流した信号から期待される信号タイミングと経路Ｒ３から得られるループバック結果（信号タイミング）とが等しいか否かの判定（ステップＳ１２）、つまり、データ伝搬の遅延等の障害の有無を判定する。ステップＳ１２の判定結果が等しい場合は、正常であることが表示部１３の表示画面などに出力され（ステップＳ１３）、終了する。

このループバック検証については、例えば図５に示すように、正常時は時刻ｔ１〜ｔ２の主走査領域信号ＨＶ＿ＯＵＴの立ち上がり区間に応じて画像データの出力が期待される画像データ信号ＤＡＴＡ＿ＯＵＴに対し、ループバック後の信号が時刻ｔ１から空白部分Ｘ１の後に画像データが出力される画像データ信号ＤＡＴＡ＿ＯＵＴ＿Ａや、時刻ｔ２の前に空白部分Ｘ２がある画像データ信号ＤＡＴＡ＿ＯＵＴ＿Ｂなどであるか否かである。

ステップＳ１２において、判定結果が等しくない場合、つまり、データ伝搬の遅延等の障害が発生している場合は、不一致箇所のデータ値やタイミングずれが抽出され（ステップＳ１４）、スキャナ系画像処理ＦＰＧＡ１６１の出力がその抽出された値やタイミングずれで固定され（ステップＳ１５）、ループバック検証が行われて（ステップＳ１６）、期待値である固定された値やタイミングずれと等しいループバック結果であるか否か、つまり、スキャナ系画像処理ＦＰＧＡ１６１の出力から経路Ｒ２を経由してメモリ制御ＦＰＧＡ１６２の入力までの伝搬特性が正常であるか否かが判定され（ステップＳ１７）、等しくない場合はスキャナ系画像処理ＦＰＧＡ１６１とメモリ制御ＦＰＧＡ１６２との間のタイミング不具合が表示部１３などに出力され（ステップＳ１８）、終了する。

ステップＳ１７において、判定結果が等しい場合、つまり、スキャナ系画像処理ＦＰＧＡ１６１とメモリ制御ＦＰＧＡ１６２との間の入出力部分の伝搬特性が正常である場合は、プリント制御ＦＰＧＡ１６３の出力が抽出された値やタイミングずれで固定され（ステップＳ１９）、ループバック検証が行われて（ステップＳ２０）、期待値である固定された値やタイミングずれと等しいループバック結果であるか否か、つまり、プリント制御ＦＰＧＡ１６３の出力からステップＳ１４〜Ｓ１７までの処理で正常であると判定された前の部分であるスキャナ系画像処理ＦＰＧＡ１６１の入力までの伝搬特性が正常であるか否かが判定され（ステップＳ２１）、等しくない場合はプリント制御ＦＰＧＡ１６３とスキャナ系画像処理ＦＰＧＡ１６１との間のタイミング不具合が表示部１３などに出力され（ステップＳ２２）、終了する。

ステップＳ２１において、判定結果が等しい場合、つまり、プリント制御ＦＰＧＡ１６３と経路Ｒ７を経由したスキャナ系画像処理ＦＰＧＡ１６１との間の入出力部分の伝搬特性が正常である場合は、メモリ制御ＦＰＧＡ１６２の出力が抽出された値やタイミングずれで固定され（ステップＳ２３）、ループバック検証が行われて（ステップＳ２４）、期待値である固定された値やタイミングずれと等しいループバック結果であるか否か、つまり、メモリ制御ＦＰＧＡ１６２の出力からステップＳ１４〜Ｓ２１までの処理で正常であると判定された前の部分であるプリント制御ＦＰＧＡ１６３の入力までの伝搬特性が正常であるか否かが判定され（ステップＳ２５）、等しくない場合はメモリ制御ＦＰＧＡ１６２とプリント制御ＦＰＧＡ１６３との間のタイミング不具合が表示部１３などに出力され（ステップＳ２６）、終了する。

なお、ステップＳ２５において、判定結果が等しい場合は、残りの部分である記憶部１４とメモリ制御ＦＰＧＡ１６２との間のタイミング不具合が表示部１３などに出力され（ステップＳ２７）、終了する。

上述したループバックによる複数のＦＰＧＡの動作検証処理により、画像処理装置１は、いずれかのＦＰＧＡにおける論理回路の出力タイミングから順次固定して検証することができる。また、画像処理装置１は、複数のＦＰＧＡが従属的に接続される場合に、下位のＦＰＧＡから上位のＦＰＧＡに向かって論理回路の出力タイミングを順次固定して検証することができる。

以上のように、画像処理装置１は、制御部１１の制御の下、スキャナ系画像処理ＦＰＧＡ１６１、メモリ制御ＦＰＧＡ１６２、プリント制御ＦＰＧＡ１６３等の動作検証を行う際に、論理回路部分から出力される信号の出力タイミングを固定する構成である。このため、画像処理装置１は、固定した出力タイミングにより期待される信号のタイミングと実際に出力される信号のタイミングとを比較することができ、ＦＰＧＡの出力部分に関するデータ伝搬の遅延等の障害を検証することがでるため、より正確なＦＰＧＡの機能検証を行うことができる。

さらに、画像処理装置１は、ＦＰＧＡから出力される信号をループバックする構成を有するため、ＦＰＧＡの入出力部分におけるデータ伝搬の遅延等の障害を検証することができる。

さらに、画像処理装置１は、スキャナ系画像処理ＦＰＧＡ１６１、メモリ制御ＦＰＧＡ１６２、プリント制御ＦＰＧＡ１６３の動作検証を行う際に、いずれかのＦＰＧＡにおける論理回路の出力タイミングから順次固定して検証することができ、個々のＦＰＧＡにおける伝搬特性の異常の有無を検証することができる。

さらに、画像処理装置１は、複数のＦＰＧＡが従属的に接続される場合に、下位のＦＰＧＡから上位のＦＰＧＡに向かって論理回路の出力タイミングを順次固定して検証することができるため、どの入出力部分に伝搬特性の異常があるかを下位のＦＰＧＡから順に正確に特定することができる。

なお、本実施の形態における記述は、本発明の一例を示すものであり、これに限定するものではない。本実施の形態における画像処理装置１の構成及び動作に関しては、本発明の趣旨を逸脱しない範囲で適宜変更が可能である。

例えば、画像処理装置１におけるプログラマブル論理回路はＦＰＧＡの場合を説明したが、ＳＰＬＤ（Simple PLD）やＣＰＬＤ（Complex PLD）等であってよく、特に本実施の形態に限定するものではない。

また、本実施の形態では、スキャナ部１５及びプリンタ部１７を備える複写機の構成を例示したが、スキャナを備えずにプリントだけを行うプリンタ、プリンタを備えずに原稿の読み取りだけを行うスキャナ、或いは、スキャナ及びプリンタを備えずにＦＰＧＡでの画像処理のみを行う構成であってもよい。

また、ＦＰＧＡを有する機能部は、画像処理部１６に限定することなく、操作部１２、表示部１３、記憶部１４、スキャナ部１５又はプリンタ部１７のいずれの機能部であってもよい。また、ＦＰＧＡを有する機能部を備える装置としては、本実施の形態で例示した画像処理装置以外に、ＰＣ（Personal Computer）、ＰＤＡ（Personal Digital Assistant）等の情報端末や携帯電話などの通信装置など、各種電子機器であってよく、特に限定しない。

本発明である画像処理装置１の機能的構成を模式的に示すブロック図である。 スキャナ系画像処理ＦＰＧＡ１６１の内部構成を例示するブロック図である。 画像処理装置１におけるデータの流れを模式的に示す概念図である。 画像処理装置１におけるＦＰＧＡの動作検証処理を示すフローチャートである。 画像処理装置１におけるＦＰＧＡの動作検証処理時の信号を例示するタイミングチャートである。

符号の説明

１ 画像処理装置（電子機器）
１１ 制御部（制御手段、出力固定手段）
１２ 操作部
１３ 表示部
１４ 記憶部
１５ スキャナ部
１６ 画像処理部（機能部）
１７ プリンタ部
１８ ＴＧ
１９ａ、１９ｂ Ｉ／Ｆ部（ループバック手段）
１６１ スキャナ系画像処理ＦＰＧＡ（プログラマブル論理回路）
１６２ メモリ制御ＦＰＧＡ（プログラマブル論理回路）
１６３ プリント制御ＦＰＧＡ（プログラマブル論理回路）
Ｂ１〜Ｂ９ バッファ
ＤＦＦ１〜ＤＦＦ１７ フリップフロップ回路
ＬＯ 論理回路
ＬＯ１ 入力信号同期回路部
ＬＯ２ 画像処理回路部
ＬＯ３ 出力信号固定値生成回路部（出力固定手段）
Ｔ１〜Ｔ９ 端子
ＣＬＫ クロック信号
ＩＮＤＥＸ 同期信号
ＶＶ 副走査領域信号
ＨＶ 主走査領域信号
ＤＡＴＡ 画像データ信号
Ｒ１〜Ｒ７ 経路
ｔ１、ｔ２、ｔ３ 時刻
Ｘ１、Ｘ２ 空白部分

Claims (8)

1. プログラマブル論理回路を有し、このプログラマブル論理回路内に書き込まれた論理回路で制御手段からの指示に応じた処理を行う機能部を有する電子機器において、
   前記機能部におけるプログラマブル論理回路の動作検証を行う際に、前記プログラマブル論理回路内における論理回路から出力される信号の出力タイミングを固定する出力固定手段を備えることを特徴とする電子機器。
2. 前記機能部から出力する信号をループバックするループバック手段を更に有し、
   前記出力固定手段は、前記ループバック回路によりループバックされた信号とループバック前の信号とを比較して前記機能部におけるプログラマブル論理回路の動作検証を行う際に、前記出力タイミングを固定することを特徴とする請求項１に記載の電子機器。
3. 前記機能部は、前記プログラマブル論理回路を複数有し、
   前記前記出力固定手段は、前記機能部における複数のプログラマブル論理回路の動作検証を行う際に、前記プログラマブル論理回路内における論理回路から出力される信号の出力タイミングをいずれかのプログラマブル論理回路から順次固定することを特徴とする請求項２に記載の電子機器。
4. 前記機能部における前記複数のプログラマブル論理回路は従属的に接続され、
   前記出力固定手段は、前記従属的に接続された複数のプログラマブル論理回路の動作検証を行う際に、前記従属的に接続される下位のプログラマブル論理回路から上位のプログラマブル論理回路に向かって、前記プログラマブル論理回路内における論理回路から出力される信号の出力タイミングを順次固定することを特徴とする請求項３に記載の電子機器。
5. プログラマブル論理回路を有し、このプログラマブル論理回路内に書き込まれた論理回路で制御手段からの指示に応じた処理を行う機能部を有する電子機器における当該プログラマブル論理回路の動作検証方法であって、
   前記機能部におけるプログラマブル論理回路の動作検証を行う際に、前記プログラマブル論理回路内における論理回路から出力される信号の出力タイミングを固定することを特徴とするプログラマブル論理回路の動作検証方法。
6. 前記機能部から出力する信号をループバックし、当該ループバックされた信号とループバック前の信号とを比較して前記機能部におけるプログラマブル論理回路の動作検証を行う際に、前記出力タイミングを固定することを特徴とする請求項５に記載のプログラマブル論理回路の動作検証方法。
7. 前記機能部は、前記プログラマブル論理回路を複数有し、
   前記機能部における複数のプログラマブル論理回路の動作検証を行う際に、前記プログラマブル論理回路内における論理回路から出力される信号の出力タイミングをいずれかのプログラマブル論理回路から順次固定することを特徴とする請求項６に記載のプログラマブル論理回路の動作検証方法。
8. 前記機能部における前記複数のプログラマブル論理回路は従属的に接続され、
   前記従属的に接続された複数のプログラマブル論理回路の動作検証を行う際に、前記従属的に接続される下位のプログラマブル論理回路から上位のプログラマブル論理回路に向かって、前記プログラマブル論理回路内における論理回路から出力される信号の出力タイミングを順次固定することを特徴とする請求項７に記載のプログラマブル論理回路の動作検証方法。

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