JP2017517820A - 分散クロック同期を介した出力データの独立した同期 - Google Patents
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Abstract
Description
[0001]本出願は、参照によりその全体が組み込まれる、2014年6月12日に出願された特許出願第14/302,727号の利益を主張するものである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
[C1] 集積回路であって、前記集積回路は下記を備える、
データソースと、
複数のエンドポイント、ここにおいて、各エンドポイントは、
複数の第1のレジスタと、
各第1のレジスタが多重分離シーケンスに従って多重分離されたデータを受信するように、前記データソースから受信されたデータを多重分離するように構成されたデマルチプレクサ、ここにおいて、各第1のレジスタは、前記データソースから受信された第1のデータストローブに応じて、前記デマルチプレクサから受信された前記多重分離されたデータを記録するように構成される、と、
前記多重分離シーケンスの遅延されたバージョンに従って、前記エンドポイントの第1のレジスタの各々からのデータ出力を選択するように構成されたマルチプレクサと、
第2のデータストローブに応じて、前記マルチプレクサからの前記選択されたデータ出力を記録するように構成された第2のレジスタと、
を含む。
[C2] 前記データソースは、メモリコントローラを備える、[C1]に記載の集積回路。
[C3] 前記第2のデータストローブを前記第2のレジスタに送信するように構成されたクロックソースをさらに備える、[C1]に記載の集積回路。
[C4] 各エンドポイントにおける前記複数の第1のレジスタは、3つの第1のレジスタを備える、[C1]に記載の集積回路。
[C5] 各エンドポイントにおける前記複数の第1のレジスタは、4つの第1のレジスタを備える、[C1]に記載の集積回路。
[C6] 前記データソースは、前記デマルチプレクサの各々で、前記多重分離シーケンスを制御するように構成された書込みポインタを含む、[C2]に記載の集積回路。
[C7] 各エンドポイントは、前記エンドポイントのマルチプレクサにおいて、前記多重分離シーケンスの前記遅延されたバージョンを制御するように構成された読取りポインタをさらに備える、[C1]に記載の集積回路。
[C8] 前記複数のエンドポイントに対応する複数のデータパス、ここにおいて、各データパスは、前記メモリコントローラから、前記対応するエンドポイントでの前記デマルチプレクサへと延び、前記メモリコントローラが、データを各データパスで、前記対応するエンドポイントのデマルチプレクサへと送信するように構成される、と、
前記複数のエンドポイントに対応する複数のクロックパス、ここにおいて、各クロックパスは、前記メモリコントローラから、前記対応するエンドポイントにおける前記第1のレジスタの各々へと延び、前記メモリコントローラが、前記第1のデータストローブを前記対応するクロックパスで、各エンドポイントへと送信するように構成される、と、
をさらに備える、[C2]に記載の集積回路。
[C9] 前記データパスおよび前記クロックパスはすべて、互いに電気的に整合されている、[C8]に記載の集積回路。
[C10] 前記クロックソースは、位相同期ループ(PLL)を備える、[C3]に記載の集積回路。
[C11] 前記第2のデータストローブを受信し、複数の遅延クロックを生成するように構成された多相クロック発生器、ここで、各遅延クロックが、前記第2のデータストローブに関して一意の遅延を有する、と、
位相エラーに基づいて、前記遅延クロックのうちの1つを選択するように構成されたセレクタ回路、ここで、前記セレクタ回路が、前記選択された前記遅延クロックのうちの1つを前記データソースにラウンチするようにさらに構成され、ここにおいて、前記データソースが、前記受信され選択された遅延クロックを前記第1のデータストローブとして使用するように構成され、前記セレクタ回路が、前記位相エラーを決定するために、前記エンドポイントのうちの1つにおける前記受信された第1のデータストローブを、前記第2のデータストローブと比較するようにさらに構成される、と、
を備える、[C3]に記載の集積回路。
[C12] 前記セレクタ回路は、前記位相エラーに応じて、前記遅延クロックの前記選択された1つを選択するためのマルチプレクサを含む、[C11]に記載の集積回路。
[C13] 前記セレクタ回路は、第1のデジタルワードを決定するために、前記受信されたローカルクロックを前記複数の遅延クロックと比較し、また第2のデジタルワードを決定するために、前記基準クロックを前記複数の遅延クロックと比較するように構成された多相検出器を含み、前記多相検出器は、前記位相エラーを決定するために、前記第1のデジタルワードと前記第2のデジタルワードとを比較するようにさらに構成される、[C11]に記載のクロック同期回路。
[C14] 前記多相クロック発生器は、遅延同期ループ(DLL)を備える、[C11]に記載のクロック同期回路。
[C15] 集積回路内で、各エンドポイントが、第1のデータストローブとデータとを受信するように、前記データと、対応する前記第1のデータストローブとを、データソースから複数のエンドポイントに送信することと、
各第1のレジスタが、前記エンドポイントの第1のレジスタに対する多重分離シーケンスに従って多重分離されたデータを受信するように、前記受信されたデータを、各エンドポイントにおける複数の第1のレジスタへと多重分離することと、
前記受信された第1のデータストローブに応じて、前記受信され多重分離されたデータを、各第1のレジスタに記録することと、
前記エンドポイントに対する選択されたデータ信号を形成するために、前記多重分離シーケンスの遅延されたバージョンに従って、各エンドポイントにおける前記複数の第1のレジスタから選択することと、
各エンドポイントにおいて、第2のデータストローブに応じて、前記エンドポイントの選択されたデータ信号を第2のレジスタに記録することと、
を特許請求する方法。
[C16] 各遅延クロックが、前記第2のデータストローブに関して一意の遅延を有するように、複数の遅延クロックを生成することと、
選択された遅延クロックを形成するために、位相エラーに応じて、前記複数の遅延クロックから選択することと、
前記選択された遅延クロックを、クロックパスの第1の端部に駆動することと、
前記選択された遅延クロックを前記クロックパスの前記第1の端部に駆動することに応じて、前記第1のレジスタのうちの1つで、前記クロックパスの第2の端部からの前記第1のデータストローブを受信することと、
前記位相エラーを決定するために、前記クロックパスの前記第2の端部からの前記受信された第1のデータストローブを、前記第2のデータストローブと比較することと、
をさらに備える、[C15]に記載の方法。
[C17] 前記多重分離は、少なくとも3:1の多重分離である、[C15]に記載の方法。
[C18] 前記多重分離は、少なくとも4:1の多重分離である、[C15]に記載の方法。
[C19] 各エンドポイントで前記選択することは、少なくとも3:1の多重化である、[C15]に記載の方法。
[C20] 各エンドポイントで前記選択することは、少なくとも4:1の多重化である、[C15]に記載の方法。
[C21] 集積回路であって、前記集積回路は下記を備える、
データソースと、
複数のエンドポイント、ここにおいて、各エンドポイント、前記データソースからの受信された第1のデータストローブに従って前記データソースからのデータを記録することと、第2のデータストローブに従って前記データを記録することとの間のセットアップ時間を変えるための手段、と、
前記第2のデータストローブを生成するように構成されたクロックソース。
[C22] 前記複数のエンドポイントに対応する複数のデータパス、ここにおいて、各データパスは、前記データソースから、前記対応するエンドポイントでの前記手段へと延び、前記メモリコントローラが、データを、各データパスで前記対応するエンドポイントのデマルチプレクサへと送信するように構成される、と、
前記複数のエンドポイントに対応する複数のクロックパス、ここにおいて、各クロックパスは、前記データソースから、前記対応するエンドポイントにおける各手段へと延び、前記データソースが、前記第1のデータストローブを、前記対応するクロックパスで各エンドポイントに送信するように構成される、と、
をさらに備える、[C21]に記載の集積回路。
[C23] 前記第2のデータストローブを受信し、複数の遅延クロックを生成するように構成された多相クロック発生器、ここで、各遅延クロックが、前記第2のデータストローブに関して一意の遅延を有する、と、
位相エラーに基づいて、前記遅延クロックのうちの1つを選択するように構成されたセレクタ回路、ここで、前記セレクタ回路が、前記遅延クロックの前記選択された1つを、前記データソースにラウンチするようにさらに構成され、ここにおいて、前記データソースが、前記受信され選択された遅延クロックを前記第1のデータストローブとして使用するように構成され、前記セレクタ回路が、前記位相エラーを決定するために、前記エンドポイントのうちの1つにおける前記受信された第1のデータストローブを、前記第2のデータストローブと比較するようにさらに構成される、と、
をさらに備える、[C21]に記載の集積回路。
[C24] 前記クロックソースは、位相同期ループ(PLL)を備える、[C21]に記載の集積回路。
[C25] 前記データソースは、メモリコントローラを備える、[C21]に記載の集積回路。
[C26] 前記データパスおよび前記クロックパスはすべて、互いに電気的に整合されている、[C22]に記載の集積回路。
[C27] 集積回路であって、前記集積回路は下記を備える、
データソースと、
複数のエンドポイント、ここにおいて、各エンドポイントは、
第1のデータストローブに応じて、前記データソースからのデータを記録するように構成された複数の第1のレジスタと、
第2のデータストローブに応じて、前記第1のレジスタからの前記データを記録するように構成された第2のレジスタと、
を含む、と、
前記第2のデータストローブを受信し、複数の遅延クロックを生成するように構成された多相クロック発生器、ここで、各遅延クロックが、前記第2のデータストローブに関して一意の遅延を有する、と、
位相エラーに基づいて、前記遅延クロックのうちの1つを選択するように構成されたセレクタ回路、ここで、前記セレクタ回路が、前記遅延クロックの前記選択された1つを、前記データソースにラウンチするようにさらに構成され、ここにおいて、前記データソースは、前記選択された遅延クロックを、前記第1のデータストローブとして、前記エンドポイントへの前記送信に使用するように構成され、前記セレクタ回路が、前記位相エラーを決定するために、前記エンドポイントのうちの1つにおける前記受信された第1のデータストローブを、前記第2のデータストローブと比較するようにさらに構成される。
[C28] 前記データソースが、メモリコントローラを備える、[C27]に記載の集積回路。
[C29] 前記多相クロック発生器が、遅延同期ループを備える、[C27]に記載の集積回路。
[C30] 各エンドポイントにおける前記複数の第1のレジスタは、少なくとも3つの第1のレジスタを備える、[C27]に記載の集積回路。
Claims (30)
- 集積回路であって、前記集積回路は下記を備える、
データソースと、
複数のエンドポイント、ここにおいて、各エンドポイントは、
複数の第1のレジスタと、
各第1のレジスタが多重分離シーケンスに従って多重分離されたデータを受信するように、前記データソースから受信されたデータを多重分離するように構成されたデマルチプレクサ、ここにおいて、各第1のレジスタは、前記データソースから受信された第1のデータストローブに応じて、前記デマルチプレクサから受信された前記多重分離されたデータを記録するように構成される、と、
前記多重分離シーケンスの遅延されたバージョンに従って、前記エンドポイントの第1のレジスタの各々からのデータ出力を選択するように構成されたマルチプレクサと、
第2のデータストローブに応じて、前記マルチプレクサからの前記選択されたデータ出力を記録するように構成された第2のレジスタと、
を含む。 - 前記データソースは、メモリコントローラを備える、請求項1に記載の集積回路。
- 前記第2のデータストローブを前記第2のレジスタに送信するように構成されたクロックソースをさらに備える、請求項1に記載の集積回路。
- 各エンドポイントにおける前記複数の第1のレジスタは、3つの第1のレジスタを備える、請求項1に記載の集積回路。
- 各エンドポイントにおける前記複数の第1のレジスタは、4つの第1のレジスタを備える、請求項1に記載の集積回路。
- 前記データソースは、前記デマルチプレクサの各々で、前記多重分離シーケンスを制御するように構成された書込みポインタを含む、請求項2に記載の集積回路。
- 各エンドポイントは、前記エンドポイントのマルチプレクサにおいて、前記多重分離シーケンスの前記遅延されたバージョンを制御するように構成された読取りポインタをさらに備える、請求項1に記載の集積回路。
- 前記複数のエンドポイントに対応する複数のデータパス、ここにおいて、各データパスは、前記メモリコントローラから、前記対応するエンドポイントでの前記デマルチプレクサへと延び、前記メモリコントローラが、データを各データパスで、前記対応するエンドポイントのデマルチプレクサへと送信するように構成される、と、
前記複数のエンドポイントに対応する複数のクロックパス、ここにおいて、各クロックパスは、前記メモリコントローラから、前記対応するエンドポイントにおける前記第1のレジスタの各々へと延び、前記メモリコントローラが、前記第1のデータストローブを前記対応するクロックパスで、各エンドポイントへと送信するように構成される、と、
をさらに備える、請求項2に記載の集積回路。 - 前記データパスおよび前記クロックパスはすべて、互いに電気的に整合されている、請求項8に記載の集積回路。
- 前記クロックソースは、位相同期ループ(PLL)を備える、請求項3に記載の集積回路。
- 前記第2のデータストローブを受信し、複数の遅延クロックを生成するように構成された多相クロック発生器、ここで、各遅延クロックが、前記第2のデータストローブに関して一意の遅延を有する、と、
位相エラーに基づいて、前記遅延クロックのうちの1つを選択するように構成されたセレクタ回路、ここで、前記セレクタ回路が、前記選択された前記遅延クロックのうちの1つを前記データソースにラウンチするようにさらに構成され、ここにおいて、前記データソースが、前記受信され選択された遅延クロックを前記第1のデータストローブとして使用するように構成され、前記セレクタ回路が、前記位相エラーを決定するために、前記エンドポイントのうちの1つにおける前記受信された第1のデータストローブを、前記第2のデータストローブと比較するようにさらに構成される、と、
を備える、請求項3に記載の集積回路。 - 前記セレクタ回路は、前記位相エラーに応じて、前記遅延クロックの前記選択された1つを選択するためのマルチプレクサを含む、請求項11に記載の集積回路。
- 前記セレクタ回路は、第1のデジタルワードを決定するために、前記受信されたローカルクロックを前記複数の遅延クロックと比較し、また第2のデジタルワードを決定するために、前記基準クロックを前記複数の遅延クロックと比較するように構成された多相検出器を含み、前記多相検出器は、前記位相エラーを決定するために、前記第1のデジタルワードと前記第2のデジタルワードとを比較するようにさらに構成される、請求項11に記載のクロック同期回路。
- 前記多相クロック発生器は、遅延同期ループ(DLL)を備える、請求項11に記載のクロック同期回路。
- 集積回路内で、各エンドポイントが、第1のデータストローブとデータとを受信するように、前記データと、対応する前記第1のデータストローブとを、データソースから複数のエンドポイントに送信することと、
各第1のレジスタが、前記エンドポイントの第1のレジスタに対する多重分離シーケンスに従って多重分離されたデータを受信するように、前記受信されたデータを、各エンドポイントにおける複数の第1のレジスタへと多重分離することと、
前記受信された第1のデータストローブに応じて、前記受信され多重分離されたデータを、各第1のレジスタに記録することと、
前記エンドポイントに対する選択されたデータ信号を形成するために、前記多重分離シーケンスの遅延されたバージョンに従って、各エンドポイントにおける前記複数の第1のレジスタから選択することと、
各エンドポイントにおいて、第2のデータストローブに応じて、前記エンドポイントの選択されたデータ信号を第2のレジスタに記録することと、
を特許請求する方法。 - 各遅延クロックが、前記第2のデータストローブに関して一意の遅延を有するように、複数の遅延クロックを生成することと、
選択された遅延クロックを形成するために、位相エラーに応じて、前記複数の遅延クロックから選択することと、
前記選択された遅延クロックを、クロックパスの第1の端部に駆動することと、
前記選択された遅延クロックを前記クロックパスの前記第1の端部に駆動することに応じて、前記第1のレジスタのうちの1つで、前記クロックパスの第2の端部からの前記第1のデータストローブを受信することと、
前記位相エラーを決定するために、前記クロックパスの前記第2の端部からの前記受信された第1のデータストローブを、前記第2のデータストローブと比較することと、
をさらに備える、請求項15に記載の方法。 - 前記多重分離は、少なくとも3:1の多重分離である、請求項15に記載の方法。
- 前記多重分離は、少なくとも4:1の多重分離である、請求項15に記載の方法。
- 各エンドポイントで前記選択することは、少なくとも3:1の多重化である、請求項15に記載の方法。
- 各エンドポイントで前記選択することは、少なくとも4:1の多重化である、請求項15に記載の方法。
- 集積回路であって、前記集積回路は下記を備える、
データソースと、
複数のエンドポイント、ここにおいて、各エンドポイント、前記データソースからの受信された第1のデータストローブに従って前記データソースからのデータを記録することと、第2のデータストローブに従って前記データを記録することとの間のセットアップ時間を変えるための手段、と、
前記第2のデータストローブを生成するように構成されたクロックソース。 - 前記複数のエンドポイントに対応する複数のデータパス、ここにおいて、各データパスは、前記データソースから、前記対応するエンドポイントでの前記手段へと延び、前記メモリコントローラが、データを、各データパスで前記対応するエンドポイントのデマルチプレクサへと送信するように構成される、と、
前記複数のエンドポイントに対応する複数のクロックパス、ここにおいて、各クロックパスは、前記データソースから、前記対応するエンドポイントにおける各手段へと延び、前記データソースが、前記第1のデータストローブを、前記対応するクロックパスで各エンドポイントに送信するように構成される、と、
をさらに備える、請求項21に記載の集積回路。 - 前記第2のデータストローブを受信し、複数の遅延クロックを生成するように構成された多相クロック発生器、ここで、各遅延クロックが、前記第2のデータストローブに関して一意の遅延を有する、と、
位相エラーに基づいて、前記遅延クロックのうちの1つを選択するように構成されたセレクタ回路、ここで、前記セレクタ回路が、前記遅延クロックの前記選択された1つを、前記データソースにラウンチするようにさらに構成され、ここにおいて、前記データソースが、前記受信され選択された遅延クロックを前記第1のデータストローブとして使用するように構成され、前記セレクタ回路が、前記位相エラーを決定するために、前記エンドポイントのうちの1つにおける前記受信された第1のデータストローブを、前記第2のデータストローブと比較するようにさらに構成される、と、
をさらに備える、請求項21に記載の集積回路。 - 前記クロックソースは、位相同期ループ(PLL)を備える、請求項21に記載の集積回路。
- 前記データソースは、メモリコントローラを備える、請求項21に記載の集積回路。
- 前記データパスおよび前記クロックパスはすべて、互いに電気的に整合されている、請求項22に記載の集積回路。
- 集積回路であって、前記集積回路は下記を備える、
データソースと、
複数のエンドポイント、ここにおいて、各エンドポイントは、
第1のデータストローブに応じて、前記データソースからのデータを記録するように構成された複数の第1のレジスタと、
第2のデータストローブに応じて、前記第1のレジスタからの前記データを記録するように構成された第2のレジスタと、
を含む、と、
前記第2のデータストローブを受信し、複数の遅延クロックを生成するように構成された多相クロック発生器、ここで、各遅延クロックが、前記第2のデータストローブに関して一意の遅延を有する、と、
位相エラーに基づいて、前記遅延クロックのうちの1つを選択するように構成されたセレクタ回路、ここで、前記セレクタ回路が、前記遅延クロックの前記選択された1つを、前記データソースにラウンチするようにさらに構成され、ここにおいて、前記データソースは、前記選択された遅延クロックを、前記第1のデータストローブとして、前記エンドポイントへの前記送信に使用するように構成され、前記セレクタ回路が、前記位相エラーを決定するために、前記エンドポイントのうちの1つにおける前記受信された第1のデータストローブを、前記第2のデータストローブと比較するようにさらに構成される。 - 前記データソースが、メモリコントローラを備える、請求項27に記載の集積回路。
- 前記多相クロック発生器が、遅延同期ループを備える、請求項27に記載の集積回路。
- 各エンドポイントにおける前記複数の第1のレジスタは、少なくとも3つの第1のレジスタを備える、請求項27に記載の集積回路。
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