JP6520009B2 - クロック信号分配回路、クロック信号分配方法、及びクロック信号分配プログラム - Google Patents
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Description
(発明の目的)
本発明の主たる目的は、クロック信号の分配経路の回路長がクロック信号の波長に比べて無視できないほど大きい場合にも、元のクロック信号と受信先におけるクロック信号とを精度よく同期させることができるクロック信号分配回路、クロック信号分配方法、及びクロック信号分配プログラムを提供ことにある。
(第1の実施形態)
本実施形態における構成について説明する。
(第2の実施形態)
次に、上述した第1の実施形態を基本とする第2の実施形態について説明する。本実施形態は、第1の実施形態の分配経路、フィードバック往路、及びフィードバック復路に入出力バッファを追加したものである。以下の説明において、第1の実施形態と同等の構成要素には同じ符号を付し、適宜説明を省略する。
(第3の実施形態)
次に、上述した第1の実施形態を基本とする第3の実施形態について説明する。本実施形態では、遅延時間測定手段と遅延時間調節手段とをより具体的に説明する。以下の説明において、第1の実施形態と同等の構成要素には同じ符号を付し、適宜説明を省略する。
113 受信基準信号
122 送信クロック信号
117 遅延時間情報
211、212 入出力バッファ
221、222 入出力バッファ
231、232 入出力バッファ
412 送信基準信号
413 受信基準信号
422 送信クロック信号
417 遅延時間情報
423 フィードバック信号
Claims (4)
- 外部から入力した第1のクロック信号を第1の遅延時間だけ遅延させた第2のクロック信号が伝播されてきた第3のクロック信号を受信する外部の受信回路に、第2の遅延時間を有する、分岐を含まない第1の経路により接続され、前記第2の遅延時間の2倍の遅延時間を有する、分岐を含まない第2の経路の始端及び終端に接続されたクロック信号分配回路であって、
前記第1の経路は、入力信号の波形歪を除去して出力する所定の個数の入出力バッファを含み、
前記第2の経路は、入力信号の波形歪を除去して出力する前記所定の個数の2倍の入出力バッファを含み、
前記クロック信号分配回路は、
前記始端へ送信した第1の基準信号が伝播されてきた、前記終端から受信した第2の基準信号の、前記第1の基準信号に対する第3の遅延時間を検出する遅延測定手段と、
前記第1のクロック信号の周期から前記第3の遅延時間の半分の時間を減算することによって前記第1の遅延時間を算出し、前記第1のクロック信号を前記第1の遅延時間だけ遅延させた前記第2のクロック信号を前記第1の経路へ送信する遅延調節手段と
を備え、
前記第1の基準信号は、前記第1のクロック信号を第5の遅延時間だけ遅延させた信号であり、
前記遅延測定手段は、前記第1のクロック信号を、第1の制御信号が指示する前記第5の遅延時間だけ遅延させた前記第1の基準信号を生成する第1の可変ディレイライン、前記第2の基準信号の前記第1のクロック信号に対する第1の位相差を検出する第1の位相比較器、及び前記第1の位相差に応じて、前記第1の可変ディレイラインの遅延時間をネガティブフィードバックが掛かるように増減させる前記第1の制御信号を出力する第1の遅延制御カウンターを含み、
前記遅延調節手段は、前記第1の基準信号を、第2の制御信号が指示する第6の遅延時間だけ遅延させたフィードバック信号、及び前記第1の基準信号を前記第6の遅延時間の半分の時間だけ遅延させた前記第2のクロック信号を生成する第2の可変ディレイライン、前記フィードバック信号の前記第1のクロック信号に対する第2の位相差を検出する第2の位相比較器、及び前記第2の位相差に応じて、前記第2の可変ディレイラインの遅延時間をネガティブフィードバックが掛かるように増減させる前記第2の制御信号を出力する第2の遅延制御カウンターを含む
ことを特徴とするクロック信号分配回路。 - 請求項1に記載のクロック信号分配回路、及び
前記第2の経路の中間点を内蔵する前記外部の受信回路
を備えたことを特徴とするクロック信号回路。 - 外部から入力した第1のクロック信号を第1の遅延時間だけ遅延させた第2のクロック信号が伝播されてきた第3のクロック信号を受信する外部の受信回路に、第2の遅延時間を有する、分岐を含まない第1の経路により接続され、前記第2の遅延時間の2倍の遅延時間を有する、分岐を含まない第2の経路の始端及び終端に接続されたクロック信号分配回路のクロック信号分配方法であって、
前記第1の経路は、入力信号の波形歪を除去して出力する所定の個数の入出力バッファを含み、且つ
前記第2の経路は、入力信号の波形歪を除去して出力する前記所定の個数の2倍の入出力バッファを含む場合に、
前記始端へ送信した第1の基準信号が伝播されてきた、前記終端から受信した第2の基準信号の、前記第1の基準信号に対する第3の遅延時間を検出し、
前記第1のクロック信号の周期から前記第3の遅延時間の半分の時間を減算することによって前記第1の遅延時間を算出し、
前記第1のクロック信号を前記第1の遅延時間だけ遅延させた前記第2のクロック信号を前記第1の経路へ送信することと、
更に、前記第1の基準信号は、前記第1のクロック信号を第5の遅延時間だけ遅延させた信号である場合に、
前記クロック信号分配回路が、前記第1のクロック信号を、第1の制御信号が指示する前記第5の遅延時間だけ遅延させた前記第1の基準信号を生成する第1の可変ディレイライン、及び前記第2の基準信号の前記第1のクロック信号に対する第1の位相差を検出する第1の位相比較器を更に含む場合に、
前記第1の位相差に応じて、前記第1の可変ディレイラインの遅延時間をネガティブフィードバックが掛かるように増減させる前記第1の制御信号を出力し、
前記クロック信号分配回路が、前記第1の基準信号を、第2の制御信号が指示する第6の遅延時間だけ遅延させたフィードバック信号、及び前記第1の基準信号を前記第6の遅延時間の半分の時間だけ遅延させた前記第2のクロック信号を生成する第2の可変ディレイライン、及び前記フィードバック信号の前記第1のクロック信号に対する第2の位相差を検出する第2の位相比較器を更に含む場合に、
前記第2の位相差に応じて、前記第2の可変ディレイラインの遅延時間をネガティブフィードバックが掛かるように増減させる前記第2の制御信号を出力する
ことを特徴とするクロック信号分配方法。 - 外部から入力した第1のクロック信号を第1の遅延時間だけ遅延させた第2のクロック信号が伝播されてきた第3のクロック信号を受信する外部の受信回路に、第2の遅延時間を有する、分岐を含まない第1の経路により接続され、前記第2の遅延時間の2倍の遅延時間を有する、分岐を含まない第2の経路の始端及び終端に接続されたクロック信号分配回路が備えるコンピュータに、
前記第1の経路は、入力信号の波形歪を除去して出力する所定の個数の入出力バッファを含み、且つ
前記第2の経路は、入力信号の波形歪を除去して出力する前記所定の個数の2倍の入出力バッファを含む場合に、
前記始端へ送信した第1の基準信号が伝播されてきた、前記終端から受信した第2の基準信号の、前記第1の基準信号に対する第3の遅延時間を検出する遅延測定処理と、
前記第1のクロック信号の周期から前記第3の遅延時間の半分の時間を減算することによって前記第1の遅延時間を算出し、前記第1のクロック信号を前記第1の遅延時間だけ遅延させた前記第2のクロック信号を前記第1の経路へ送信する遅延調節処理と
を実行させ、
更に、前記第1の基準信号は、前記第1のクロック信号を第5の遅延時間だけ遅延させた信号である場合に、
前記クロック信号分配回路が、前記第1のクロック信号を、第1の制御信号が指示する前記第5の遅延時間だけ遅延させた前記第1の基準信号を生成する第1の可変ディレイライン、及び前記第2の基準信号の前記第1のクロック信号に対する第1の位相差を検出する第1の位相比較器を更に含む場合に、
前記第1の位相差に応じて、前記第1の可変ディレイラインの遅延時間をネガティブフィードバックが掛かるように増減させる前記第1の制御信号を出力する第1の遅延制御カウンター処理と、
前記クロック信号分配回路が、前記第1の基準信号を、第2の制御信号が指示する第6の遅延時間だけ遅延させたフィードバック信号、及び前記第1の基準信号を前記第6の遅延時間の半分の時間だけ遅延させた前記第2のクロック信号を生成する第2の可変ディレイライン、及び前記フィードバック信号の前記第1のクロック信号に対する第2の位相差を検出する第2の位相比較器を更に含む場合に、
前記第2の位相差に応じて、前記第2の可変ディレイラインの遅延時間をネガティブフィードバックが掛かるように増減させる前記第2の制御信号を出力する第2の遅延制御カウンター処理と
を実行させることを特徴とするクロック信号分配プログラム。
Priority Applications (1)
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JP2014160019A JP6520009B2 (ja) | 2014-08-06 | 2014-08-06 | クロック信号分配回路、クロック信号分配方法、及びクロック信号分配プログラム |
Applications Claiming Priority (1)
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JP2014160019A JP6520009B2 (ja) | 2014-08-06 | 2014-08-06 | クロック信号分配回路、クロック信号分配方法、及びクロック信号分配プログラム |
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JP2016039423A JP2016039423A (ja) | 2016-03-22 |
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Family
ID=55530201
Family Applications (1)
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JP2014160019A Active JP6520009B2 (ja) | 2014-08-06 | 2014-08-06 | クロック信号分配回路、クロック信号分配方法、及びクロック信号分配プログラム |
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JPS63181515A (ja) * | 1987-01-22 | 1988-07-26 | Fujitsu Ltd | 遅延時間自動調整方式 |
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JPH11225173A (ja) * | 1998-02-04 | 1999-08-17 | Hitachi Ltd | ディレイ調整回路 |
-
2014
- 2014-08-06 JP JP2014160019A patent/JP6520009B2/ja active Active
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