JP6520009B2

JP6520009B2 - クロック信号分配回路、クロック信号分配方法、及びクロック信号分配プログラム

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Publication number: JP6520009B2
Application number: JP2014160019A
Authority: JP
Inventors: 高木　卓也; 卓也高木
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2014-08-06
Filing date: 2014-08-06
Publication date: 2019-05-29
Anticipated expiration: 2034-08-06
Also published as: JP2016039423A

Description

本発明は、外部クロック信号に同期されたクロック信号をＩＣ（Integrated Circuit）に分配するクロック信号分配回路、クロック信号分配方法、及びクロック信号分配プログラムに関する。

デジタル回路間におけるデータ転送を高速に行うために、クロック信号を用いて各デジタル回路の入出力タイミングを合わせる（同期させる）ことがある。

クロック信号をデジタル回路に分配する際には、クロック信号の分配経路による遅延時間がクロック信号の周期に比べて無視できないほど大きいと、元のクロック信号と受信先におけるクロック信号とを精度よく同期させることが困難である。つまり、分配経路の回路長に起因して、受信先におけるクロック信号の遅延が発生することがある。

そこで、分配経路による遅延時間の影響を補正するために、分配経路と同等の遅延時間を有するフィードバック経路を経由してクロック信号をフィードバックさせることにより、元のクロック信号と受信先におけるクロック信号とを同期させることがある。

そのような技術の一例が、特許文献１に開示されている。

特許文献１の半導体集積回路装置は、ＰＬＬ（Phase Locked Loop）回路と、位相比較回路と、１／２電圧変換器と、電圧制御遅延回路と、内部ブロック回路とを含む。

電圧制御遅延回路は、外部クロック信号ＣＬＫ・ＥＸＴに、変換電圧信号Ｓ５（後述）が示す遅延時間Ｔ１が与えられた外部クロック遅延信号ＤＣＬＫ・ＥＸＴを出力する。

ＰＬＬ回路は、外部クロック遅延信号ＤＣＬＫ・ＥＸＴに遅延時間Ｔ２が与えられた内部クロック信号ＰＬＬＯを送信する。

内部クロック信号ＰＬＬＯは、内部信号伝達信号線Ｌ１を経由して内部クロック信号ＣＬＫＩとして内部ブロック回路ＮＫｎへ到達する。

内部クロック信号ＣＬＫＩは、内部ブロック回路ＮＫｎにより受信されると同時に、内部信号伝達信号線Ｌ１と同一長のフィードバック線Ｌ２を経由して折り返され、フィードバック信号ＰＬＬＢとしてＰＬＬ回路へ到達する。

ＰＬＬ回路は、外部クロック遅延信号ＤＣＬＫ・ＥＸＴの位相と、フィードバック信号ＰＬＬＢの位相とが一致するように、遅延時間Ｔ２を調節する。

位相比較回路は、内部クロック信号ＰＬＬＯに対する、フィードバック信号ＰＬＬＢの遅延時間Ｔ３を示す位相比較電圧信号Ｓ４を出力する。

１／２電圧変換器は、位相比較電圧信号Ｓ４が示す遅延時間Ｔ３の１／２を示す変換電圧信号Ｓ５を出力する。

内部信号伝達信号線Ｌ１による遅延時間をＴ０すると、フィードバック線Ｌ２による遅延時間もＴ０である。従って、位相比較電圧信号Ｓ４が示す遅延時間は２×Ｔ０であり、変換電圧信号Ｓ５が示す遅延時間はＴ０ある。つまり、遅延時間Ｔ１は、Ｔ０に等しい。

一方、外部クロック遅延信号ＤＣＬＫ・ＥＸＴの位相とフィードバック信号ＰＬＬＢの位相とは一致するため、外部クロック遅延信号ＤＣＬＫ・ＥＸＴに対する内部クロック信号ＣＬＫＩの遅延時間はＴ０に等しい。

従って、特許文献１の半導体集積回路装置では、内部クロック信号ＣＬＫＩは外部クロック信号ＣＬＫ・ＥＸＴに同期される。

特開平７−２８１７８３号公報

図７は、特許文献１の半導体集積回路装置の構成の一例を示すブロック図である。

クロック信号分配回路８００は、ＰＬＬ回路と、位相比較回路と、１／２電圧変換器と、電圧制御遅延回路とを含む回路に相当する。

外部クロック信号８１０は、外部クロック信号ＣＬＫ・ＥＸＴに相当する。

分配経路８２０は、内部信号伝達信号線Ｌ１に相当し、フィードバック経路の往路（フィードバック往路）を兼ねる。

フィードバック帰路８３０は、フィードバック線Ｌ２に相当し、分配経路８２０と同じ遅延時間τ（Ｔ０に相当）を有する。即ち、フィードバック経路は、分配経路８２０及びフィードバック帰路８３０を含む。

クロック信号受信回路８５０は、内部ブロック回路ＮＫｎに相当する。

分配経路（フィードバック往路）８２０は、分岐点８４０において、フィードバック帰路８３０と、クロック信号受信回路８５０とに分岐する。

特許文献１の半導体集積回路装置では、クロック信号分配回路８００とクロック信号受信回路８５０とは同一の半導体集積回路装置内に存在する。分配経路８２０及びフィードバック帰路８３０の回路長がクロック信号の波長に比べて無視できるほど小さい（クロック信号の分配経路８２０及びフィードバック帰路８３０による遅延時間がクロック信号の周期に比べて無視できるほど小さい）場合には、フィードバック経路を集中定数回路とみなすことが可能である。フィードバック経路が集中定数回路とみなされる場合には、分配経路８２０に起因する遅延時間は、分配経路８２０及びフィードバック帰路８３０に起因する遅延時間の半分として算出可能である。

一方、クロック信号分配回路８００とクロック信号受信回路８５０とが異なる半導体集積回路装置内に存在する場合が存在する。分配経路８２０及びフィードバック帰路８３０の回路長がクロック信号の波長に比べて無視できないほど大きい（クロック信号の分配経路８２０及びフィードバック帰路８３０による遅延時間がクロック信号の周期に比べて無視できないほど大きい）場合には、フィードバック経路を分布定数回路とみなすことが必要である。

図８は、分岐を有する分布定数回路を伝播する信号の具体例を説明するための図である。

図８（ａ）は、図７におけるフィードバック経路の構成の一例を示すブロック図である。

入力信号９１０は、図７における外部クロック信号８１０に相当する。

ドライバ９００は、図７における分配経路８２０への信号を送信するクロック信号分配回路８００中の機能に相当し、特性インピーダンスＺ_０を有する。ドライバ９００は、送信点９７０において信号を送信する。

レシーバ９５０は、図７におけるクロック信号受信回路８５０に相当する。レシーバ９５０は、分岐点９４０において信号を受信する。

レシーバ９６０は、図７におけるフィードバック帰路８３０からの信号を受信するクロック信号分配回路８００中の機能に相当する。レシーバ９６０は、受信点９８０において信号を受信する。

経路９２０は、図７における分配経路８２０に相当し、特性インピーダンスＺ_０、単位長あたりの遅延時間τ、及び回路長Ｌを有する。

経路９３０は、図７におけるフィードバック帰路８３０に相当し、特性インピーダンスＺ_０、単位長あたりの遅延時間τ、及び回路長Ｌを有する。

図８（ｂ）は、図８（ａ）の各点における信号の一例を示すグラフである。

ドライバ９００は、時刻０より前では０ボルトで、時刻０以降ではＶボルト（Ｖは実数）である信号を送信する。このときの送信点９７０における信号の電圧の時間変化は、図８（ｂ）における実線のグラフで示される。

また、レシーバ９６０は、時刻２τＬより前では０ボルトで、時刻２τＬ以降ではＶボルトである信号を受信する。このときの受信点９８０における信号の電圧の時間変化は、図８（ｂ）における点線のグラフで示される。

また、レシーバ９５０は、時刻τＬより前では０ボルトで、時刻τＬ以降且つ時刻３τＬより前ではＶ／２ボルトで、時刻３τＬ以降ではＶボルトである信号を受信する。このときの分岐点９４０における信号の電圧の時間変化は、図８（ｂ）における破線のグラフで示される。

従って、フィードバック経路が分岐を有する集中定数回路とみなされる場合には、分配経路８２０に起因する遅延時間は、分配経路８２０及びフィードバック帰路８３０に起因する遅延時間の半分として必ずしも算出可能ではない。

つまり、特許文献１の半導体集積回路装置には、クロック信号の分配経路の回路長がクロック信号の波長に比べて無視できないほど大きい場合に、元のクロック信号と受信先におけるクロック信号とを精度よく同期させることができないという問題がある。
（発明の目的）
本発明の主たる目的は、クロック信号の分配経路の回路長がクロック信号の波長に比べて無視できないほど大きい場合にも、元のクロック信号と受信先におけるクロック信号とを精度よく同期させることができるクロック信号分配回路、クロック信号分配方法、及びクロック信号分配プログラムを提供ことにある。

本発明のクロック信号分配回路は、外部から入力した第１のクロック信号を第１の遅延時間だけ遅延させた第２のクロック信号が伝播されてきた第３のクロック信号を受信する外部の受信回路に、第２の遅延時間を有する分岐を含まない第１の経路により接続され、第２の遅延時間の２倍の遅延時間を有する分岐を含まない第２の経路の始端及び終端に接続されたクロック信号分配回路であって、始端へ送信した第１の基準信号が伝播されてきた、終端から受信した第２の基準信号の、第１の基準信号に対する第３の遅延時間を検出する遅延測定手段と、第１のクロック信号の周期から第３の遅延時間の半分の時間を減算した第４の遅延時間を算出し、第１のクロック信号を第４の遅延時間だけ遅延させた第２のクロック信号を第１の経路へ送信する遅延調節手段とを備えることを特徴とする。

本発明のクロック信号分配方法は、外部から入力した第１のクロック信号を第１の遅延時間だけ遅延させた第２のクロック信号が伝播されてきた第３のクロック信号を受信する外部の受信回路に、第２の遅延時間を有する分岐を含まない第１の経路により接続され、第２の遅延時間の２倍の遅延時間を有する分岐を含まない第２の経路の始端及び終端に接続されたクロック信号分配回路において、始端へ送信した第１の基準信号が伝播されてきた、終端から受信した第２の基準信号の、第１の基準信号に対する第３の遅延時間を検出し、第１のクロック信号の周期から第３の遅延時間の半分の時間を減算した第４の遅延時間を算出し、第１のクロック信号を第４の遅延時間だけ遅延させた第２のクロック信号を第１の経路へ送信することを特徴とする。

本発明のクロック信号分配プログラムは、外部から入力した第１のクロック信号を第１の遅延時間だけ遅延させた第２のクロック信号が伝播されてきた第３のクロック信号を受信する外部の受信回路に、第２の遅延時間を有する分岐を含まない第１の経路により接続され、第２の遅延時間の２倍の遅延時間を有する分岐を含まない第２の経路の始端及び終端に接続されたクロック信号分配回路において、始端へ送信した第１の基準信号が伝播されてきた、終端から受信した第２の基準信号の、第１の基準信号に対する第３の遅延時間を検出する遅延測定処理と、第１のクロック信号の周期から第３の遅延時間の半分の時間を減算した第４の遅延時間を算出し、第１のクロック信号を第４の遅延時間だけ遅延させた第２のクロック信号を第１の経路へ送信する遅延調節処理とをコンピュータに実行させることを特徴とする。

本発明によれば、クロック信号の分配経路の回路長がクロック信号の波長に比べて無視できないほど大きい場合にも、元のクロック信号と受信先におけるクロック信号とを精度よく同期させることができるという効果がある。

本発明の第１の実施形態におけるクロック信号分配回路１００の構成の一例を示すブロック図である。本発明の第１の実施形態におけるクロック信号分配回路１００の動作を示すフローチャートである。本発明の第１の実施形態における信号の具体例を示すグラフである。本発明の第２の実施形態におけるクロック信号分配回路１００の構成の一例を示すブロック図である。本発明の第３の実施形態におけるクロック信号分配回路１００の構成の一例を示すブロック図である。本発明の第３の実施形態における信号の具体例を示すグラフである。特許文献１の半導体集積回路装置の構成の一例を示すブロック図である。分岐を有する分布定数回路を伝播する信号の具体例を説明するための図である。

以下、本発明の実施形態について、図面を参照して詳細に説明する。尚、すべての図面において、同等の構成要素には同じ符号を付し、適宜説明を省略する。
（第１の実施形態）
本実施形態における構成について説明する。

図１は、本発明の第１の実施形態におけるクロック信号分配回路１００の構成の一例を示すブロック図である。本実施形態のクロック信号分配回路１００は、遅延測定手段１１０と、遅延調節手段１２０とを含む。

クロック信号分配回路１００は、分配経路２１０を経由してクロック信号受信回路３００に接続される。なお、分配経路２１０は、所定の周期の信号について、所定の遅延時間（Ｔ１）を有する。一方、クロック信号分配回路１００内の遅延時間は、遅延時間Ｔ１に比べて無視できるほど小さい。

クロック信号分配回路１００は、フィードバック経路によりクロック信号分配回路１００自身にループ接続される。なお、フィードバック経路は、分配経路２１０から独立した経路であり、経路の途中に分岐を含まない。また、フィードバック経路は、所定の周期の信号について分配経路２１０の２倍の遅延時間（２×Ｔ１）を有する。

このようなフィードバック経路は、分配経路２１０と同じ特性を有する２つの経路を直列に接続することにより、比較的容易に実現可能である。例えば、フィードバック経路は、クロック信号分配回路１００から分配経路２１０に沿ってクロック信号受信回路３００の付近に到達し、直ちに折り返して分配経路２１０に沿ってクロック信号分配回路１００に到達する経路である。そこで、以下では、フィードバック経路は、仮想的に、フィードバック経路の往路（以下、「フィードバック往路」という。）２２０とフィードバック経路の復路（以下、「フィードバック復路」という。）２３０とが接続点２４０において接続された経路であるものとみなす。

フィードバック経路には分岐がないので、フィードバック経路の全体の遅延時間は、フィードバック経路の各部分の遅延時間の和である。従って、フィードバック往路２２０、フィードバック復路２３０のそれぞれは、所定の周期の信号について分配経路２１０と同じ遅延時間（Ｔ１）を有する。なお、図１では、実際には、クロック信号分配回路１００の回路規模に比べて極めて長い、分配経路２１０、フィードバック往路２２０、及びフィードバック復路２３０を短縮して図示している。

遅延測定手段１１０は、フィードバック往路２２０へ送信基準信号１１２を送信し、フィードバック復路２３０から、送信基準信号１１２が伝播されてきた受信基準信号１１３を受信する。なお、遅延測定手段１１０は、所定の基準信号を利用して送信基準信号１１２を生成してもよい。所定の基準信号は、分配すべきクロック信号と同じ周波数を有する任意の信号である。基準信号は、例えば、分配すべきクロック信号である。遅延測定手段１１０は、基準信号をそのまま送信基準信号１１２として利用してもよいし、基準信号を遅延させることにより送信基準信号１１２を生成してもよい。

また、遅延測定手段１１０は、送信基準信号１１２に対する受信基準信号１１３の遅延時間（２×Ｔ１）を検出し、遅延時間情報１１７を生成する。なお、遅延測定手段１１０は、デジタル信号処理又はアナログ信号処理により前記遅延時間を検出する。また、遅延時間情報１１７は、フィードバック経路に起因する遅延時間（２×Ｔ１）を特定可能な、任意の情報である。遅延時間情報１１７は、例えば、検出した遅延時間（２×Ｔ１）を示す信号、又は送信基準信号１１２と受信基準信号１１３との組である。

遅延調節手段１２０は、外部クロック信号１２１の周期（Ｔ０）から、遅延時間情報１１７が示す遅延時間（２×Ｔ１）の、半分の時間（Ｔ１）を減算した時間（Ｔ０−Ｔ１）を算出する。なお、遅延調節手段１２０は、デジタル信号処理又はアナログ信号処理により時間（Ｔ０−Ｔ１）を算出する。

また、遅延調節手段１２０は、外部クロック信号１２１を、算出した時間（Ｔ０−Ｔ１）だけ遅延させた送信クロック信号１２２を分配経路２１０へ送信する。なお、遅延調節手段１２０は、デジタル信号処理又はアナログ信号処理により、送信クロック信号１２２を生成する。

次に、本実施形態における動作について説明する。

図２は、本発明の第１の実施形態におけるクロック信号分配回路１００の動作を示すフローチャートである。

遅延測定手段１１０は、フィードバック往路２２０へ送信基準信号１１２を送信し、フィードバック復路２３０から、送信基準信号１１２が伝播されてきた受信基準信号１１３を受信する（ステップＳ１０１）。

遅延測定手段１１０は、送信基準信号１１２に対する受信基準信号１１３の遅延時間（２×Ｔ１）を検出し、遅延時間情報１１７を生成する（ステップＳ１０２）。

遅延調節手段１２０は、外部クロック信号１２１の周期（Ｔ０）から、遅延時間情報１１７が示す遅延時間（２×Ｔ１）の、半分の時間（Ｔ１）を減算した時間（Ｔ０−Ｔ１）を算出する（ステップＳ１０３）。

遅延調節手段１２０は、外部クロック信号１２１を、算出した時間（Ｔ０−Ｔ１）だけ遅延させた送信クロック信号１２２を分配経路２１０へ送信する（ステップＳ１０４）。

なお、上述の遅延測定手段１１０と遅延調節手段１２０との間の機能分担は一例である。ステップＳ１０２、Ｓ１０３に対応する機能に含まれる各機能は、遅延測定手段１１０又は遅延調節手段１２０のいずれか一方に含まれればよい。

次に、本発明の第１の実施形態の処理の具体例について説明する。

図３は、本発明の第１の実施形態における信号の具体例を示すグラフである。なお、グラフの横軸方向は時間を、グラフの縦軸方向は信号の電圧を示す。また、信号の最小単位時間を縦軸方向の破線で示す。

本具体例では、外部クロック信号１２１及び送信基準信号１１２の周期（Ｔ０）は、８単位時間であるものとする。また、分配経路２１０、フィードバック往路２２０、フィードバック復路２３０のそれぞれが有する遅延時間（Ｔ１）は３単位時間であるものとする。

遅延測定手段１１０は、フィードバック往路２２０へ送信基準信号１１２を送信する（図３（ａ））。送信基準信号１１２は、最初の１単位時間において高い電圧値を有し、１周期時間内の残りの単位時間において低い電圧値を有する。

送信基準信号１１２がフィードバック往路２２０及びフィードバック復路２３０を伝播する間に、合計６単位時間（２×Ｔ１）の遅延が発生する。

遅延測定手段１１０は、フィードバック復路２３０から、信基準信号１１２が伝播されてきた受信基準信号１１３を受信する（図３（ｂ））。

遅延測定手段１１０は、送信基準信号１１２に対する受信基準信号１１３の遅延時間（２×Ｔ１）として、６単位時間を検出し、遅延時間情報１１７を生成する。

遅延調節手段１２０は、外部クロック信号１２１を入力する（図３（ｃ））。外部クロック信号１２１は、最初の４単位時間において高い電圧値を有し、１周期時間内の残りの単位時間において低い電圧値を有する。

遅延調節手段１２０は、外部クロック信号１２１の周期（Ｔ０）である８単位時間から、遅延時間情報１１７が示す遅延時間（２×Ｔ１）の、半分の時間（Ｔ１）である３単位時間を減算した時間（Ｔ０−Ｔ１）である５単位時間を算出する。

遅延調節手段１２０は、外部クロック信号１２１を、算出した時間（Ｔ０−Ｔ１）である５単位時間だけ遅延させた送信クロック信号１２２を分配経路２１０へ送信する（図３（ｄ））。

送信クロック信号１２２が分配経路２１０を伝播する間に、３単位時間（Ｔ１）の遅延が発生する。

クロック信号受信回路３００は、送信クロック信号１２２が３単位時間（Ｔ１）だけ遅延されてきた受信クロック信号を受信する（図３（ｅ））。外部クロック信号１２１に対する受信クロック信号の遅延時間は、外部クロック信号１２１の周期（Ｔ０）に一致する。つまり、受信クロック信号は、外部クロック信号１２１に精度よく同期される。

以上説明したように、本実施形態のクロック信号分配回路１００は、分配経路に起因する遅延時間の２倍の遅延時間を有する、分岐がないフィードバック経路において測定した遅延時間に基づいて、分配経路に起因する遅延時間を算出する。従って、本実施形態のクロック信号分配回路には、クロック信号の分配経路の回路長がクロック信号の波長に比べて無視できないほど大きい場合にも、元のクロック信号と受信先におけるクロック信号とを精度よく同期させることができるという効果がある。
（第２の実施形態）
次に、上述した第１の実施形態を基本とする第２の実施形態について説明する。本実施形態は、第１の実施形態の分配経路、フィードバック往路、及びフィードバック復路に入出力バッファを追加したものである。以下の説明において、第１の実施形態と同等の構成要素には同じ符号を付し、適宜説明を省略する。

本実施形態における構成について説明する。

図４は、本発明の第２の実施形態におけるクロック信号分配回路１００の構成の一例を示すブロック図である。

本発明の第２の実施形態におけるクロック信号分配回路１００の構成は、本発明の第１の実施形態におけるクロック信号分配回路１００の構成と同じである。

クロック信号分配回路１００は、分配経路２１５を経由してクロック信号受信回路３００に接続される。なお、分配経路２１５は、入出力バッファ２１１又は入出力バッファ２１２を含む。入出力バッファは、入力信号の波形歪を除去した信号を出力する。また、入出力バッファは、入出力バッファに固有の遅延時間を有する。分配経路２１５は、所定の周期の信号について、入出力バッファの遅延時間を含んだ所定の遅延時間（Ｔ１）を有する。一方、クロック信号分配回路１００内の遅延時間は、遅延時間Ｔ１に比べて無視できるほど小さい。

クロック信号分配回路１００は、フィードバック経路によりクロック信号分配回路１００自身にループ接続される。なお、フィードバック経路は、分配経路２１５から独立した経路であり、経路の途中に分岐を含まない。また、フィードバック経路は、入出力バッファ２２１，２２２，２３１，２３２を含む。また、フィードバック経路は、所定の周期の信号について、入出力バッファの遅延時間を含めて、分配経路２１５の２倍の遅延時間（２×Ｔ１）を有する。

このようなフィードバック経路は、分配経路２１５と同じ特性を有する２つの経路を直列に接続することにより、比較的容易に実現可能である。例えば、フィードバック経路は、クロック信号分配回路１００から分配経路２１５に沿ってクロック信号受信回路３００の付近に到達し、直ちに折り返して分配経路２１５に沿ってクロック信号分配回路１００に到達する経路である。そこで、以下では、フィードバック経路は、仮想的に、フィードバック往路２２５とフィードバック復路２３５とが接続点２４０において接続された経路であるものとみなす。なお、図４では、実際には、クロック信号分配回路１００の回路規模に比べて極めて長い、分配経路２１５、フィードバック往路２２５、及びフィードバック復路２３５を短縮して図示している。

クロック信号分配回路１００とクロック信号受信回路３００とが離れていても、入出力バッファ２１１、２２１、２３１はクロック信号分配回路１００に近く、入出力バッファ２１２、２２２、２３２はクロック信号受信回路３００に近いことが多い。更に、入出力バッファ２１１、２２１、２３１は１つの集積回路Ａ中に存在し、入出力バッファ２１２、２２２、２３２は別の集積回路Ｂ中に存在することが多い。この場合、異なる集積回路中に存在する入出力バッファの遅延時間は必ずしも一致しないが、同一の集積回路中に存在する入出力バッファの遅延時間は一致することが多い。

例えば、入出力バッファ２１１、２２１、２３１のそれぞれの遅延時間をＤａ＋α、入出力バッファ２１２、２２２、２３２のそれぞれの遅延時間をＤｂ＋βとする。ここで、Ｄａは集積回路Ａの入出力バッファの遅延時間の設計値、αは集積回路Ａの特定個体に固有の遅延時間の設計値からの実装誤差とする。同様に、Ｄｂは集積回路Ｂの入出力バッファの遅延時間の設計値、βは集積回路Ｂの特定個体に固有の遅延時間の設計値からの実装誤差である。分配経路２１５に含まれる入出力バッファ２１１、２１２に起因する遅延時間の合計は、Ｄａ＋α＋Ｄｂ＋βである。フィードバック往路２２５、フィードバック復路２３５のそれぞれに含まれる入出力バッファに起因する遅延時間の合計はＤａ＋α＋Ｄｂ＋βであり、分配経路２１５に含まれる入出力バッファに起因する遅延時間の合計に一致する。

従って、フィードバック往路２２５、フィードバック復路２３５のそれぞれに含まれる入出力バッファに起因する遅延時間を、分配経路２１５に含まれる入出力バッファに起因する遅延時間に合わせることも、比較的容易に実現可能である。

次に、本実施形態における動作について説明する。

本発明の第２の実施形態におけるクロック信号分配回路１００の動作は、本発明の第１の実施形態におけるクロック信号分配回路１００の動作と同じである。

以上説明したように、本実施形態のクロック信号分配回路１００には、第１の実施形態における効果に加えて、クロック信号の分配経路が入出力バッファを含む場合にも、元のクロック信号と受信先におけるクロック信号とを精度よく同期させることができるという効果がある。

なお、接続点２４０は、クロック信号受信回路３００内に存在してもよい。この場合には、フィードバック経路のうちのクロック信号受信回路３００内の経路の遅延時間は、クロック信号受信回路３００外の経路の遅延時間と比べて無視できる程度小さくすることが好ましい。あるいは、フィードバック経路のうちのクロック信号受信回路３００内の経路の遅延時間をクロック信号受信回路３００が補正してゼロ相当にすることが好ましい。上述したような対策により、本実施形態のクロック信号分配回路には、接続点２４０がクロック信号受信回路３００内に存在する場合にも、上述の効果がある。

さらに、接続点２４０がクロック信号受信回路３００内に存在する場合には、クロック信号分配回路１００は、クロック信号受信回路３００に対する通常のデータ信号を基準信号として使用してもよい。クロック信号受信回路３００に対する通常のデータ信号を基準信号として使用する場合には、遅延測定専用の信号を用意することが不要であるという効果がある。
（第３の実施形態）
次に、上述した第１の実施形態を基本とする第３の実施形態について説明する。本実施形態では、遅延時間測定手段と遅延時間調節手段とをより具体的に説明する。以下の説明において、第１の実施形態と同等の構成要素には同じ符号を付し、適宜説明を省略する。

本実施形態における構成について説明する。

図５は、本発明の第３の実施形態におけるクロック信号分配回路４００の構成の一例を示すブロック図である。本実施形態のクロック信号分配回路４００は、遅延測定手段４１０と、遅延調節手段４２０とを含む。

クロック信号分配回路４００の、分配経路２１０及びフィードバック経路に対する接続関係は、第１の実施形態のクロック信号分配回路１００の、分配経路２１０及びフィードバック経路に対する接続関係と同じである。

遅延測定手段４１０が有する機能は、第１の実施形態の遅延測定手段１１０が有する機能と同じである。ただし、遅延測定手段４１０は、外部クロック信号１２１を所定の遅延時間（Ｔ２）だけ遅延させることにより送信基準信号４１２を生成する。また、遅延測定手段４１０は、遅延時間情報４１７として送信基準信号４１２を使用する。なお、送信基準信号４１２と外部クロック信号１２１との組により、フィードバック経路の遅延時間（２×Ｔ１）を特定可能である（後述）。

遅延測定手段４１０は、可変ディレイライン４１４と、位相比較器４１５と、遅延制御カウンター４１６とを含む。

可変ディレイライン４１４は、入力した外部クロック信号１２１を、入力した制御信号が指示する遅延時間（Ｔ２）だけ遅延させた送信基準信号４１２を生成する。

位相比較器４１５は、入力した受信基準信号４１３の、入力した外部クロック信号１２１に対する位相差を検出し、検出した位相差を示す信号を出力する。

遅延制御カウンター４１６は、入力した信号が示す位相差に応じて、可変ディレイライン４１４の遅延時間（Ｔ２）をネガティブフィードバックが掛かるように増減させる制御信号を出力する。

上述の遅延測定手段４１０の構成により、受信基準信号４１３の位相が外部クロック信号１２１の位相に一致するように、可変ディレイライン４１４の遅延時間（Ｔ２）が調節される。一方、受信基準信号４１３は、送信基準信号４１２に対して、フィードバック経路の遅延時間（２×Ｔ１）だけ遅延する。従って、フィードバック経路の遅延時間（２×Ｔ１）は、外部クロック信号１２１の周期（Ｔ０）から、可変ディレイライン４１４の遅延時間（Ｔ２）を減算した時間（Ｔ０−Ｔ２）に一致する。つまり、フィードバック経路の遅延時間（２×Ｔ１）は、外部クロック信号１２１と送信基準信号４１２との組により特定可能である。そこで、遅延測定手段４１０は、遅延時間情報４１７として送信基準信号４１２を出力する。

また、遅延調節手段４２０が有する機能は、第１の実施形態の遅延調節手段１２０が有する機能と同じである。ただし、遅延調節手段４２０は、遅延時間情報４１７として送信基準信号４１２を使用する。

遅延調節手段４２０は、半値出力付き可変ディレイライン４２４と、位相比較器４２５と、遅延制御カウンター４２６とを含む。

半値出力付き可変ディレイライン４２４は、入力した遅延時間情報４１７である送信基準信号４１２を、入力した制御信号が指示する遅延時間（２×Ｔ３）だけ遅延させたフィードバック信号４２３を出力する。同時に、半値出力付き可変ディレイライン４２４は、入力した信号４１２を、入力した制御信号が指示する遅延時間（２×Ｔ３）の半分の遅延時間（Ｔ３）だけ遅延させた信号も出力する。

位相比較器４２５は、入力したフィードバック信号４２３の、入力した外部クロック信号１２１に対する位相差を検出し、検出した位相差を示す信号を出力する。

遅延制御カウンター４２６は、入力した信号が示す位相差に応じて、半値出力付き可変ディレイライン４２４の遅延時間（２×Ｔ３）をネガティブフィードバックが掛かるように増減させる制御信号を出力する。

上述の遅延調節手段４２０の構成により、フィードバック信号４２３の位相が外部クロック信号１２１の位相に一致するように、半値出力付き可変ディレイライン４２４の遅延時間（２×Ｔ３）が調節される。従って、半値出力付き可変ディレイライン４２４の遅延時間（２×Ｔ３）は、フィードバック経路の遅延時間（２×Ｔ１）に一致する。つまり、半値出力付き可変ディレイライン４２４の遅延時間（２×Ｔ３）の半分の遅延時間（Ｔ３）は、フィードバック往路の遅延時間（Ｔ１）に一致する。そこで、遅延調節手段４２０は、送信クロック信号４２２として、半値出力付き可変ディレイライン４２４の遅延時間（２×Ｔ３）の半分の遅延時間（Ｔ３）だけ遅延させた送信クロック信号４２２を出力する。

次に、本実施形態における動作について説明する。

本発明の第３の実施形態におけるクロック信号分配回路４００の動作は、本発明の第１の実施形態におけるクロック信号分配回路１００の動作と同じである。

次に、本発明の第３の実施形態の処理の具体例について説明する。

図６は、本発明の第３の実施形態における信号の具体例を示すグラフである。なお、グラフの横軸方向は時間を、グラフの縦軸方向は信号の電圧を示す。また、信号の最小単位時間を縦軸方向の破線で示す。

本具体例では、外部クロック信号１２１の周期（Ｔ０）は、８単位時間であるものとする。また、分配経路２１０、フィードバック往路２２０、フィードバック復路２３０のそれぞれが有する遅延時間（Ｔ１）は３単位時間であるものとする。

遅延測定手段４１０は、外部クロック信号１２１を所定の遅延時間（Ｔ２）だけ遅延させることにより送信基準信号４１２を生成する。初期状態における遅延時間（Ｔ２）は０で、送信基準信号４１２は、外部クロック信号１２１に一致する。外部クロック信号１２１は、最初の４単位時間において高い電圧値を有し、１周期時間内の残りの単位時間において低い電圧値を有する（図６（ａ））。

遅延測定手段４１０は、フィードバック往路２２０へ送信基準信号４１２を送信する（図６（ｂ））。

送信基準信号４１２がフィードバック往路２２０及びフィードバック復路２３０を伝播する間に、合計６単位時間（２×Ｔ１）の遅延が発生する。

遅延測定手段４１０は、フィードバック復路２３０から、送信基準信号４１２が伝播されてきた受信基準信号４１３を受信する（図６（ｃ））。

遅延測定手段４１０は、受信基準信号４１３の位相が外部クロック信号１２１の位相に一致するように、可変ディレイライン４１４の遅延時間（Ｔ２）が２単位時間になるように調節する（図６（ｄ））。

遅延測定手段４１０は、フィードバック復路２３０から、送信基準信号４１２が伝播されてきた受信基準信号４１３を受信する（図６（ｅ））。受信基準信号４１３の位相が外部クロック信号１２１の位相に一致するので、受信基準信号４１３は、外部クロック信号１２１に同期される。

遅延測定手段４１０は、送信基準信号４１２に対する受信基準信号４１３の遅延時間（２×Ｔ１）として、６単位時間を検出し、遅延時間情報４１７として送信基準信号４１２を出力する。

半値出力付き可変ディレイライン４２４は、入力した遅延時間情報４１７である送信基準信号４１２を、入力した制御信号が指示する遅延時間（２×Ｔ３）だけ遅延させたフィードバック信号４２３を出力する。初期状態における遅延時間（Ｔ３）は０で、フィードバック信号４２３は、送信基準信号４１２に一致する（図６（ｆ））。

遅延調節手段４２０は、フィードバック信号４２３の位相が外部クロック信号１２１の位相に一致するように、半値出力付き可変ディレイライン４２４の遅延時間（２×Ｔ３）が６単位時間になるように調節する。半値出力付き可変ディレイライン４２４の遅延時間（２×Ｔ３）は、フィードバック経路の遅延時間（２×Ｔ１）に一致する。

フィードバック信号４２３の位相が外部クロック信号１２１の位相に一致するので、フィードバック信号４２３は、外部クロック信号１２１に同期される（図６（ｇ））。

同時に、半値出力付き可変ディレイライン４２４は、入力した信号４１２を、入力した制御信号が指示する遅延時間（２×Ｔ３）の半分の遅延時間（Ｔ３＝Ｔ１）だけ遅延させた送信クロック信号４２２を出力する（図６（ｈ））。

送信クロック信号４２２が分配経路２１０を伝播する間に、３単位時間（Ｔ１）の遅延が発生する。

クロック信号受信回路３００は、送信クロック信号４２２が３単位時間（Ｔ１）だけ遅延されてきた受信クロック信号を受信する（図６（ｊ））。外部クロック信号１２１に対する受信クロック信号の遅延時間は、外部クロック信号１２１の周期（Ｔ０）に一致する。つまり、受信クロック信号は、外部クロック信号１２１に精度よく同期される。

以上説明したように、本実施形態のクロック信号分配回路４００は、第１の実施形態のクロック信号分配回路１００と同様に動作する。従って、本実施形態のクロック信号分配回路４００には、第１の実施形態における効果と同じ効果がある。

また、本実施形態のクロック信号分配回路４００の遅延調節手段４２０は、フィードバックループを有する。そのため、本実施形態のクロック信号分配回路４００には、元のクロック信号と受信先におけるクロック信号との同期精度が、第１の実施形態のクロック信号分配回路１００の遅延調節手段１２０に比べてより高いという効果がある。

尚、上述した各実施形態におけるクロック信号分配回路は、専用の装置によって実現してもよいが、コンピュータ（情報処理装置）によっても実現可能である。この場合、係るコンピュータは、メモリ（不図示）に格納されたソフトウェア・プログラムをＣＰＵ（Ｃｅｎｔｒａｌ＿Ｐｒｏｃｅｓｓｉｎｇ＿Ｕｎｉｔ、不図示）に読み出し、読み出したソフトウェア・プログラムをＣＰＵにおいて実行することにより、実行結果を、例えば、ユーザ・インタフェースに出力する。上述した各実施形態の場合、係るソフトウェア・プログラムには、上述したところの、図１若しくは図４に示したクロック信号分配回路１００の各手段、又は図５に示したクロック信号分配回路４００の各手段の機能を実現可能な記述がなされていればよい。但し、クロック信号分配回路４００の場合、位相比較器４１５、４２５、遅延制御カウンター４１６、４２６、及び可変ディレイライン４１４、４２４には、適宜ハードウェアを含むことも想定される。そして、このような場合、係るソフトウェア・プログラム（コンピュータ・プログラム）は、本発明を構成すると捉えることができる。更に、係るソフトウェア・プログラムを格納した、コンピュータ読み取り可能な記憶媒体も、本発明を構成すると捉えることができる。

以上、本発明を、上述した各実施形態およびその変形例によって例示的に説明した。しかしながら、本発明の技術的範囲は、上述した各実施形態およびその変形例に記載した範囲には限定されない。当業者には、係る実施形態に対して多様な変更又は改良を加えることが可能であることは明らかである。そのような場合、係る変更又は改良を加えた新たな実施形態も、本発明の技術的範囲に含まれ得る。そしてこのことは、特許請求の範囲に記載した事項から明らかである。

１１２送信基準信号
１１３受信基準信号
１２２送信クロック信号
１１７遅延時間情報
２１１、２１２入出力バッファ
２２１、２２２入出力バッファ
２３１、２３２入出力バッファ
４１２送信基準信号
４１３受信基準信号
４２２送信クロック信号
４１７遅延時間情報
４２３フィードバック信号

Claims

外部から入力した第１のクロック信号を第１の遅延時間だけ遅延させた第２のクロック信号が伝播されてきた第３のクロック信号を受信する外部の受信回路に、第２の遅延時間を有する、分岐を含まない第１の経路により接続され、前記第２の遅延時間の２倍の遅延時間を有する、分岐を含まない第２の経路の始端及び終端に接続されたクロック信号分配回路であって、
前記第１の経路は、入力信号の波形歪を除去して出力する所定の個数の入出力バッファを含み、
前記第２の経路は、入力信号の波形歪を除去して出力する前記所定の個数の２倍の入出力バッファを含み、
前記クロック信号分配回路は、
前記始端へ送信した第１の基準信号が伝播されてきた、前記終端から受信した第２の基準信号の、前記第１の基準信号に対する第３の遅延時間を検出する遅延測定手段と、
前記第１のクロック信号の周期から前記第３の遅延時間の半分の時間を減算することによって前記第１の遅延時間を算出し、前記第１のクロック信号を前記第１の遅延時間だけ遅延させた前記第２のクロック信号を前記第１の経路へ送信する遅延調節手段と
を備え、
前記第１の基準信号は、前記第１のクロック信号を第５の遅延時間だけ遅延させた信号であり、
前記遅延測定手段は、前記第１のクロック信号を、第１の制御信号が指示する前記第５の遅延時間だけ遅延させた前記第１の基準信号を生成する第１の可変ディレイライン、前記第２の基準信号の前記第１のクロック信号に対する第１の位相差を検出する第１の位相比較器、及び前記第１の位相差に応じて、前記第１の可変ディレイラインの遅延時間をネガティブフィードバックが掛かるように増減させる前記第１の制御信号を出力する第１の遅延制御カウンターを含み、
前記遅延調節手段は、前記第１の基準信号を、第２の制御信号が指示する第６の遅延時間だけ遅延させたフィードバック信号、及び前記第１の基準信号を前記第６の遅延時間の半分の時間だけ遅延させた前記第２のクロック信号を生成する第２の可変ディレイライン、前記フィードバック信号の前記第１のクロック信号に対する第２の位相差を検出する第２の位相比較器、及び前記第２の位相差に応じて、前記第２の可変ディレイラインの遅延時間をネガティブフィードバックが掛かるように増減させる前記第２の制御信号を出力する第２の遅延制御カウンターを含む
ことを特徴とするクロック信号分配回路。
請求項１に記載のクロック信号分配回路、及び
前記第２の経路の中間点を内蔵する前記外部の受信回路
を備えたことを特徴とするクロック信号回路。
外部から入力した第１のクロック信号を第１の遅延時間だけ遅延させた第２のクロック信号が伝播されてきた第３のクロック信号を受信する外部の受信回路に、第２の遅延時間を有する、分岐を含まない第１の経路により接続され、前記第２の遅延時間の２倍の遅延時間を有する、分岐を含まない第２の経路の始端及び終端に接続されたクロック信号分配回路のクロック信号分配方法であって、
前記第１の経路は、入力信号の波形歪を除去して出力する所定の個数の入出力バッファを含み、且つ
前記第２の経路は、入力信号の波形歪を除去して出力する前記所定の個数の２倍の入出力バッファを含む場合に、
前記始端へ送信した第１の基準信号が伝播されてきた、前記終端から受信した第２の基準信号の、前記第１の基準信号に対する第３の遅延時間を検出し、
前記第１のクロック信号の周期から前記第３の遅延時間の半分の時間を減算することによって前記第１の遅延時間を算出し、
前記第１のクロック信号を前記第１の遅延時間だけ遅延させた前記第２のクロック信号を前記第１の経路へ送信することと、
更に、前記第１の基準信号は、前記第１のクロック信号を第５の遅延時間だけ遅延させた信号である場合に、
前記クロック信号分配回路が、前記第１のクロック信号を、第１の制御信号が指示する前記第５の遅延時間だけ遅延させた前記第１の基準信号を生成する第１の可変ディレイライン、及び前記第２の基準信号の前記第１のクロック信号に対する第１の位相差を検出する第１の位相比較器を更に含む場合に、
前記第１の位相差に応じて、前記第１の可変ディレイラインの遅延時間をネガティブフィードバックが掛かるように増減させる前記第１の制御信号を出力し、
前記クロック信号分配回路が、前記第１の基準信号を、第２の制御信号が指示する第６の遅延時間だけ遅延させたフィードバック信号、及び前記第１の基準信号を前記第６の遅延時間の半分の時間だけ遅延させた前記第２のクロック信号を生成する第２の可変ディレイライン、及び前記フィードバック信号の前記第１のクロック信号に対する第２の位相差を検出する第２の位相比較器を更に含む場合に、
前記第２の位相差に応じて、前記第２の可変ディレイラインの遅延時間をネガティブフィードバックが掛かるように増減させる前記第２の制御信号を出力する
ことを特徴とするクロック信号分配方法。
外部から入力した第１のクロック信号を第１の遅延時間だけ遅延させた第２のクロック信号が伝播されてきた第３のクロック信号を受信する外部の受信回路に、第２の遅延時間を有する、分岐を含まない第１の経路により接続され、前記第２の遅延時間の２倍の遅延時間を有する、分岐を含まない第２の経路の始端及び終端に接続されたクロック信号分配回路が備えるコンピュータに、
前記第１の経路は、入力信号の波形歪を除去して出力する所定の個数の入出力バッファを含み、且つ
前記第２の経路は、入力信号の波形歪を除去して出力する前記所定の個数の２倍の入出力バッファを含む場合に、
前記始端へ送信した第１の基準信号が伝播されてきた、前記終端から受信した第２の基準信号の、前記第１の基準信号に対する第３の遅延時間を検出する遅延測定処理と、
前記第１のクロック信号の周期から前記第３の遅延時間の半分の時間を減算することによって前記第１の遅延時間を算出し、前記第１のクロック信号を前記第１の遅延時間だけ遅延させた前記第２のクロック信号を前記第１の経路へ送信する遅延調節処理と
を実行させ、
更に、前記第１の基準信号は、前記第１のクロック信号を第５の遅延時間だけ遅延させた信号である場合に、
前記クロック信号分配回路が、前記第１のクロック信号を、第１の制御信号が指示する前記第５の遅延時間だけ遅延させた前記第１の基準信号を生成する第１の可変ディレイライン、及び前記第２の基準信号の前記第１のクロック信号に対する第１の位相差を検出する第１の位相比較器を更に含む場合に、
前記第１の位相差に応じて、前記第１の可変ディレイラインの遅延時間をネガティブフィードバックが掛かるように増減させる前記第１の制御信号を出力する第１の遅延制御カウンター処理と、
前記クロック信号分配回路が、前記第１の基準信号を、第２の制御信号が指示する第６の遅延時間だけ遅延させたフィードバック信号、及び前記第１の基準信号を前記第６の遅延時間の半分の時間だけ遅延させた前記第２のクロック信号を生成する第２の可変ディレイライン、及び前記フィードバック信号の前記第１のクロック信号に対する第２の位相差を検出する第２の位相比較器を更に含む場合に、
前記第２の位相差に応じて、前記第２の可変ディレイラインの遅延時間をネガティブフィードバックが掛かるように増減させる前記第２の制御信号を出力する第２の遅延制御カウンター処理と
を実行させることを特徴とするクロック信号分配プログラム。