JP3401969B2 - クロック信号生成装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電子計算機の中央処
理装置等に同期化された高速なクロック信号を生成して
供給する装置に関するものである。

【０００２】

【従来の技術】電子計算機の中央処理装置等において
は、その処理速度の向上のためには、クロック信号の周
波数を高くすることが必要である。しかし、クロック信
号の周波数が高くなるにつれて、伝送線路によるクロッ
ク信号の遅延がもたらすクロック信号同士の位相差を考
慮することが必要になった。この、伝送線路による遅延
を解消するために、例えば、特開平３ー１２３１１５公
報に開示されたような装置があった。図１１は、特開平
３−１２３１１５号公報に開示された従来のクロック信
号供給装置を説明する図で、図１１（Ａ）はその構成を
示すブロック図、図１１（Ｂ）及び図１１（Ｃ）は、そ
の動作を説明する図である。

【０００３】図において１は基準クロック信号を発生す
る基準発振器、２は基準クロック信号１の出力を遅延さ
せる遅延素子で構成され遅延時間を選択できる第１の可
変遅延手段，３は基準発振器１の出力φ１が伝送する第
１の伝送線路，４はその出力を被クロック信号供給回路
ブロック５へ供給するための第１のバッファ、６は第１
のバッファ４の出力φを駆動する第２のバッファ、７は
その伝送線路である第２の伝送線路、８は第１の可変遅
延手段２と同じ構成の第２の可変遅延手段、９は基準発
振器１の出力φ１と第２の可変遅延手段８の出力φ２と
の位相を比較して、比較結果に基づいて第１の可変遅延
手段２及び第２の可変遅延手段８の遅延時間を制御する
位相比較制御手段である。

【０００４】以下、図を参照しながら動作について説明
する。基準発振器１の出力φ１を第１の可変遅延手段２
に入力すると共に位相比較制御手段９に入力し、第１の
可変遅延手段２，第１の伝送線路３，第１のバッファ４
を介したクロック信号φを被クロック信号供給回路ブロ
ック５に入力すると共に第２のバッファ６に折り返し、
第２の伝送線路７，第２の可変遅延手段８を介して位相
比較制御手段９に入力する。位相比較制御手段９では基
準発振器１の出力φ１の位相と第２のバッファ６を経由
して折り返されてきた第２の可変遅延手段８の出力φ２
との位相が等しくなるように第１，第２の可変遅延手段
２及び８の遅延時間を等しくなるように制御する。

【０００５】従って、第１，第２の伝送線路３及び７に
よる遅延時間がクロック信号の周期より少ないと、第１
のバッファ４の出力としてのクロック信号φの位相は、
図１０の（Ｂ）に示したように、基準クロック信号φ１
の位相より１８０度遅れた位相となる。また、第１，第
２の伝送線路３，７による遅延量がクロック信の号周期
より大きくクロック信号の周期の２倍より小さいと、第
１のバッファ４の出力クロック信号φの位相は、図１０
の（Ｃ）に示したように、基準クロック信号より３６０
度遅れのφ１と等しい位相となる。

【０００６】

【発明が解決しようとする課題】従来のクロック信号供
給装置は上記のように、可変遅延手段の構成が遅延素子
で形成され、各遅延素子の和で遅延時間の選択を行って
いるため、連続的な遅延時間の選択が出来ず遅延制御が
離散的となり最適な位相制御をを行えないという問題が
あった。このため、最適な遅延制御を行なうためには回
路規模が非常に大きくなるという問題があった。さら
に、遅延時間の等しいバッファ及び可変遅延手段の製造
が困難であるため、装置が高価となるという問題があっ
た。また、基準クロック信号の周波数が高くなると、ク
ロックバッファが応答できなくなり、被クロック信号供
給回路ブロックに正常なクロック信号を供給できなくな
るという問題があった。

【０００７】この発明は、上記のような問題点を解消す
るためになされたもので、連続的な遅延制御を行って最
適な位相制御を行なうようにすることを目的とする。ま
た、回路構成を簡単にして安価な装置を提供することを
目的とする。さらに、特殊な高速ドライバを使用するこ
となく、高速なクロック信号を生成する装置を提供する
ことを目的とする。

【０００８】

【課題を解決するための手段】第１の発明に係わるクロ
ック信号生成装置は、基準クロック信号を発生する基準
発振器と、位相比較器とフィルタと電圧制御型発振器で
構成されるＰＬＬ回路と、このＰＬＬ回路の出力を、ク
ロック信号の供給を受ける第１の被クロック信号供給装
置に遅延時間τ（τは所定の時間）で伝送する第１の伝
送線路と、この第１の伝送線路の出力端を入力端とし且
つ第１の伝送線路と等しい線長とすることにより第１の
伝送線路と等しい遅延時間τで信号を伝送する第２の伝
送線路と、を備え、ＰＬＬ回路は基準発振器の出力を入
力とする第１及び第２の位相比較器と、電圧制御型発振
器の出力を他の入力とする第１の位相比較器の出力と第
２の伝送線路の出力を他の入力とする第２の位相比較器
の出力との加算平均をとるバッファ増幅器と、を備え
て、第１及び第２の位相比較器の加算平均で電圧制御型
発振器を制御して、電圧制御型発振器の出力であるクロ
ック信号の位相を、基準発振器が発生する基準クロック
信号の位相に対して時間τだけ進めると共に、第１の被
クロック信号供給装置の入力端でのクロック信号の位相
を、第１の伝送線路によって発生する遅延時間によっ
て、電圧制御型発振器の出力であるクロック信号の位相
に対して時間τだけ遅らせることにより、基準発振器が
発生する基準クロック信号と第１の被クロック信号供給
装置の入力端でのクロック信号との位相を一致させるよ
うにしたものである。

【０００９】第２の発明に係わるクロック信号生成装置
は、第１の発明におけるクロック信号生成装置におい
て、位相比較器とフィルタと電圧制御型発振器で構成さ
れる第２のＰＬＬ回路と、この第２のＰＬＬ回路の出力
を、クロック信号の供給を受ける第２の被クロック信号
供給装置に伝送する第３の伝送線路と、この第３の伝送
線路の出力端を入力端とし且つ第３の伝送線路と線長の
等しい第４の伝送線路と、を設け、第２のＰＬＬ回路に
は第１の伝送線路の出力を入力とする第３及び第４の位
相比較器と、電圧制御型発振器の出力を他の入力とする
第３の位相比較器の出力と第４の伝送線路の出力を他の
入力とする第４の位相比較器の出力との加算平均をとる
バッファ増幅器と、を設けるようにしたものである。

【００１０】第３の発明に係わるクロック信号生成装置
は、第２の発明におけるクロック信号生成装置におい
て、第１の伝送線路と入力端を同じくし且つ線長の等し
い第５の伝送線路を設け、この第５の伝送線路の出力を
前記第２のＰＬＬ回路の基準クロック信号とするように
構成したものである。

【００１１】第４の発明に係わるクロック信号生成装置
は、基準クロック信号を発生する基準発振器と、位相比
較器とフィルタと電圧制御型発振器で構成されるＰＬＬ
回路と、このＰＬＬ回路の出力を、クロック信号の供給
を受ける第１の被クロック信号供給装置に遅延時間τ
（τは所定の時間）で伝送する第１の伝送線路と、この
第１の伝送線路と入力端を同じくし且つ等しい線長とす
ることにより第１の伝送線路と等しい遅延時間τで信号
を伝送する第２の伝送線路と、を備え、位相比較器は基
準発振器の出力を一方の入力に、第２の伝送線路の出力
を他方の入力とするように構成され、基準発振器の出力
の位相と第２の伝送線路の出力の位相とを一致させるよ
うに電圧制御型発振器を制御し、電圧制御型発振器から
出力されるクロック信号の位相を、基準発振器で発生す
る基準クロック信号の位相に対して時間τだけ進めると
共に、第１の被クロック信号供給装置の入力端でのクロ
ック信号の位相を、遅延時間τの第１の伝送線路を介し
て電圧制御型発振器から供給することにより、基準発振
器が発生する基準クロック信号と第１の被クロック信号
供給装置の入力端でのクロック信号との位相を一致させ
るようにしたものである。

【００１２】第５の発明に係わるクロック信号生成装置
は、第４の発明におけるクロック信号生成装置におい
て、位相比較器とフィルタと電圧制御型発振器で構成さ
れる第２のＰＬＬ回路と、この第２のＰＬＬ回路の出力
を、クロック信号の供給を受ける第２の被クロック信号
供給装置に伝送する第３の伝送線路と、この第３の伝送
線路と入力端を同じくし且つ線長の等しい第４の伝送線
路と、を設け、この第２のＰＬＬ回路の位相比較器は第
２の伝送線路の出力を一方の入力に、第４の伝送線路の
出力を他方の入力とするように構成されたものである。

【００１３】第６の発明に係わるクロック信号生成装置
は、請求項５に記載のクロック信号生成回路において、
前記第１の伝送線路と線長の等しい第５の伝送線路を設
け、この第５の伝送線路の出力を前記第２のＰＬＬ回路
の基準クロック信号とするように構成したものである。

【００１４】第７の発明に係わるクロック信号生成装置
は、供給された入力クロック信号の波形歪みを整形する
波形整形回路と、この波形整形回路で整形されたクロッ
ク信号を三角波に変換する積分回路と、この積分回路に
より変換された三角波から所定の基準電圧に基づいたパ
ルス信号を生成するｎ（ｎは２以上の整数）組のパルス
信号生成回路と、このｎ組のパルス信号生成回路で生成
されたｎ組の信号を１つの信号に変換する信号変換回路
と、を設けるようにしたものである。

【００１５】第８の発明に係わるクロック信号生成装置
は、第１の発明乃至第６の発明のいづれかのクロック信
号生成装置で生成されるクロック信号を第７の発明にお
ける入力クロック信号とするように構成したものであ
る。

【００１６】

【作用】第１の発明に係わるクロック信号生成装置にお
いては、第１の位相比較器が基準発振器が発生する基準
クロック信号と電圧制御型発振器の出力信号との位相を
揃えるように電圧制御型発振器を制御し、第２の位相比
較器が基準クロック信号と被クロック信号供給装置の入
力端でのクロック信号との位相を揃えるように制御す
る。また、バッファ増幅器は第１及び第２の位相比較器
の加算平均をとるように動作するので、基準クロック信
号と被クロック信号供給装置の入力端でのクロック信号
との位相が揃うようになる。

【００１７】第２の発明に係わるクロック生成装置にお
いては、第３の位相比較器が基準発振器が発生する基準
クロック信号と電圧制御型発振器の出力信号との位相を
揃えるように電圧制御型発振器を制御し、第４の位相比
較器が基準クロック信号と被クロック信号供給装置の入
力端でのクロック信号との位相を揃えるように制御す
る。また、バッファ増幅器は第３及び第４の位相比較器
の加算平均をとるように動作するので、基準クロック信
号と複数の被クロック信号供給装置の入力端でのクロッ
ク信号との位相が揃うようになる。

【００１８】第３の発明に係わるクロック信号生成装置
においては、第５の伝送線路が第１の伝送線路と同じ遅
延時間を生成するので第３の発明と同様の作用をもたら
す。

【００１９】第４の発明に係わるクロック信号生成装置
においては、第１の伝送線路と第２の伝送線路の出力端
でのクロック信号の位相が等しいのでＰＬＬ回路が基準
クロック信号と被クロック信号供給装置の入力端でのク
ロック信号との位相を揃えるように動作する。

【００２０】第５の発明に係わるクロック信号生成装置
においては、第２のＰＬＬ回路の基準クロック信号の位
相が第１のクロック信号供給装置の位相と等しくなるよ
うに構成しているので、第１のＰＬＬ回路の基準クロッ
ク信号の位相と第２のＰＬＬ回路の基準クロック信号の
位相が等しくなる。また第２のＰＬＬ回路がこの基準ク
ロック信号の位相と第２の被クロック信号供給装置の位
相とを揃えるように動作する。

【００２１】第６の発明に係わるクロック信号生成装置
においては、第５の伝送線路が第１の伝送線路と同じ遅
延時間を生成するので第５の発明と同様の作用をもたら
す。

【００２２】

【００２３】

【００２４】

【実施例】

実施例１．図１は、この発明の位置実施例の構成を示す
ブロック図で、図において、１は基準クロック信号を発
生する基準発振器、５はクロック信号の供給を受ける被
クロック信号供給回路ブロック（被クロック信号供給装
置）、１１はこの発明によるＰｈａｓｅーｌｏｃｋｅｄ
ｌｏｏｐ回路（以下、ＰＬＬ回路と称す）、１２はＰ
ＬＬ回路１１の出力φ３を被クロック信号供給回路ブロ
ック５へ伝送する線長がＬ（図示せず）の伝送線路、１
３はこの伝送線路１２の出力φを専用ＰＬＬ回路１１へ
フィードバックするための同じく線路長がＬ（図示せ
ず）の伝送線路である。なお、この実施例におけるＰＬ
Ｌ回路１１は第１及び第２の位相比較器１１ａ及び１１
ｆ、バッファ増幅器（以下、バッファと称す）１１ｃ、
ローパスフィルタ（以下、フィルタと称す）１１ｄ及び
電圧制御型発振器（以下、ＶＣＯと称す）ＶＣＯ１１ｅ
で構成されており、一般的なＰＬＬ回路と区別するため
以下、このタイプのＰＬＬを専用ＰＬＬ呼ぶことにす
る。

【００２５】第１の位相比較器１１ａは基準発振器１の
出力である基準クロック信号φ１と、ＶＣＯ１１ｅの出
力φ３を直接フィードバックしたクロック信号とを入力
としてその位相を比較し、第２の位相比較器１１ｆは基
準クロック信号φ１と、クロック信号φ２とを入力とし
てその位相を比較する。このクロック信号φ２はＶＣＯ
１１ｅの出力φ３をＶＣＯ１１ｅの出力と被クロック信
号供給回路ブロック５を接続する第１の伝送線路１２と
被クロック信号供給回路ブロック５の供給点から第１の
伝送線路１２と同一長の経路で折り返した第２の伝送線
路１３を経由してフィードバックされたものである。ま
た、１１ｂ、１１ｇは抵抗器で第１、第２の位相比較器
１１ａ、１１ｆの出力を抵抗器１１ｂ、１１を経由して
バッファ１１ｃに入力することにより第１の位相比較器
１１ａの出力と第２の位相比較器１１ｆの出力との加算
平均が得られる。

【００２６】図２はこの実施例１の動作を説明するため
の図である。以下、図１及び図２を参照しながら動作を
説明する。まず、専用ＰＬＬ回路１１において、第１の
位相比較器１１ａへのフィードバックループが無い場合
を考えると、専用ＰＬＬ回路１１は、第２の位相比較器
１１ｆに入力される基準発振器１の発生する基準クロッ
ク信号φ１の位相と第１の伝送線路１２と第２の伝送線
路１３を経由してきたフィードバックループのクロック
信号φ２の位相とを一致させるようにＶＣＯ１１ｅを制
御する。従って、第１の伝送線路１２及び、第２の伝送
線路１３で発生する遅延時間をτ（第１の伝送線路と第
２の伝送線路での遅延時間は等しい）とすると、被クロ
ック信号供給回路ブロック５の入力端でのクロック信号
φの位相はφ２の位相よりτ進んだものとなり、ＶＣＯ
１１ｅの出力であるクロック信号φ３の位相はφの位相
から更にτ進んだものとなる。

【００２７】次に、第２の位相比較器１１ｆへのフィー
ドバックループが無いものとして、第１の位相比較器１
１ａへのフィードバックループのみを考えると、専用Ｐ
ＬＬ回路１１は、第１の位相比較器１１ａに入力される
ＶＣＯ１１ｅの出力であるクロック信号φ３の位相と基
準クロック信号φ１の位相とを一致させるようにＶＣＯ
１１ｅを制御する。

【００２８】従って、第１、第２の位相比較器１１ａ及
び１１ｆへのフィードバックループが両方共存在する場
合、この実施例においては、両方のフィードバックルー
プの位相比較器１１ａ，１１ｆの加算平均でＶＣＯ１１
ｅを制御する構成としているため、図２に示されるよう
にＶＣＯ１１ｅの出力であるクロック信号φ３の位相
は、基準クロック信号φ１の位相に対してτだけ進み、
被クロック信号供給回路ブロック５でのクロック信号φ
の位相は第２の伝送線路１３によって発生する遅延時間
によってクロック信号φ３の位相よりτ遅れるため、基
準クロック信号φ１の位相と被クロック信号供給回路ブ
ロック５におけるクロック信号φの位相が一致した状態
で専用ＰＬＬ回路１１がフェーズロックすることにより
最適なクロック信号同期を行なうことができる。

【００２９】実施例２．図３は、この発明の他の実施例
を示す図で、図３（Ａ）は、その構成図、図３（Ｂ）
は、その動作を説明する図である。図において、１は基
準クロック信号を発生する基準発振器、５はクロック信
号の供給を受ける被クロック信号供給回路ブロック、１
２及び１３は線路がＬの伝送線路、１４はＰＬＬ回路で
ある。この実施例で使用されるＰＬＬ回路１４は、位相
比較被１４ａ、フィルタ１４及びＶＣＯ１４ｃで構成さ
れた一般的なＰＬＬ回路である。位相比較器１４ａは基
準発振器１の出力である基準クロック信号φ１と、ＶＣ
Ｏ１４ｃの出力クロック信号φ３がＶＣＯ１４ｃの出力
と被クロック信号供給回路ブロック５とを接続する第１
の伝送線路１２の１／２の長さ（Ｌ／２）まで並走させ
て折り返された第２の伝送線路１３（１３ａ＋１３ｂ）
を経由してフィードバックされたクロック信号φ２を入
力とする。

【００３０】従って、この実施例におけるＰＬＬ回路１
４においては、位相比較器１４ａに第２の伝送線路１３
を経由して入力されたＶＣＯ１４ｃのクロック信号φ２
の位相と、基準クロック信号φ１の位相とが一致するよ
うにＶＣＯ１４ｃが制御される。

【００３１】ここで、第１の伝送線路１２で発生する遅
延時間をτとすると、第２の伝送線路１３の線長が第１
の伝送線路１２の線長と等しいので、ＶＣＯ１４ｃから
出力されるクロック信号φ３の位相は基準クロック信号
φ１の位相に対してτだけ進んだ位相となる。被クロッ
ク信号供給回路ブロック５へのクロック信号は遅延時間
τの第１の伝送線路１２を介してＶＣＯ１４ｃから供給
されるために、被クロック信号供給回路ブロック５での
クロック信号の位相φは図４（Ｂ）に示したようにφ１
と一致する。ＰＬＬ回路１４はこの状態でフェーズロッ
クするので、被クロック信号供給回路ブロック５に対し
て最適なクロック信号を供給できる。

【００３２】なお、この実施例においては、伝送線路１
３を１３ａと１３ｂに２分するようにしたのは、実装設
計上の容易性のためであり、特に２分せずともよい。

【００３３】実施例３．図４は、この発明のさらに他の
実施例を示すブロック図で、上記実施例１に示した専用
ＰＬＬ回路を用いて、複数の被クロック信号供給回路ブ
ロックへクロック信号を供給する構成を示したものであ
る。図において、実施例１と同一のものは同一の符号を
付して説明は省略する。また、１６、１７、１８及び１
９は各々実施例１における専用ＰＬＬ１１、第１の伝送
線路１２、第２の伝送線路１３及び被クロック信号供給
回路ブロック５に相当する。ただし、伝送線路１２と伝
送線路１７の長さは同じである必要はない。

【００３４】第２の専用ＰＬＬ回路１６へ入力する基準
クロック信号を第１の被クロック信号供給回路ブロック
５への供給点からとることにより、第２の被クロック信
号供給回路ブロック１９と基準クロック信号の位相を揃
えるようにするものである。動作については、実施例１
と同様なので説明は省略する。また、同様の方法で、さ
らに複数の専用ＰＬＬ回路を接続することにより複数の
被クロック信号供給回路ブロック間の位相揃えを行なう
ことができる。

【００３５】実施例４．図５は、この発明のさらに他の
実施例を示すブロック図である。この実施例は実施例３
と同じく複数の被クロック信号供給回路ブロック間の位
相揃えを行なうための実施例である。この実施例におい
ては、実施例３で示した第２の専用ＰＬＬ回路１６への
基準クロック信号の供給点をＶＣＯ１１ｅの出力に変更
し、第１の伝送線路１２、第２の伝送線路１３と同じ線
長の第３の伝送線路２０を経由して第２の専用ＰＬＬ回
路１６へ基準クロックを供給する。動作については同じ
く実施例１と同様なので説明を省略する。同様の方法
で、複数の専用ＰＬＬ回路を接続することにより複数の
被クロック信号供給回路ブロック間の位相揃え補償を行
なうことができる。

【００３６】実施例５．図６は、実施例２で用いた一般
的なＰＬＬ回路を用いて、実施例３乃至実施例４と同じ
く複数の被クロック信号供給回路ブロックへクロック信
号を供給する一実施例の構成を示すブロック図である。
図において、実施例２と同一のものは同一の符号を付し
て説明を省略する。また、２１、１７、１８（１８ａ、
１８ｂ）及び１９は、各々実施例２におけるＰＬＬ回路
１４、伝送線路１２、１３（１３ａ、１３ｂ）及び被ク
ロック信号供給回路ブロック５に相当する。ただし、伝
送線路１２と伝送線路１７の長さは同じである必要はな
い。この実施例においては、第２のＰＬＬ回路２１へ入
力する基準クロック信号を第１のＰＬＬ回路１４の位相
比較器１４ａへの供給点からとり第２の被クロック信号
供給回路ブロック１９と基準クロック信号の位相を揃え
るようにするものである。この実施例における動作は、
実施例２における動作と同様なので説明を省略する。ま
た、同様の方法で、複数のＰＬＬ回路を接続することに
より複数の被クロック信号供給回路ブロック間の位相揃
えを行なうことができる。

【００３７】実施例６．図７は、実施例５と同じく、複
数の一般的なＰＬＬ回路を接続することにより複数の被
クロック信号供給回路ブロック間の位相揃えを行なうこ
とができる他の実施例を示したものである。この実施例
においては、実施例５で示した第２の被クロック信号供
給回路ブロック１９への基準クロック信号の供給点をＶ
ＣＯ１４ｃの出力に変更し、第１の伝送線路１２と同じ
線長の第５の伝送線路２０を経由して第２のＰＬＬ回路
２１へ供給するものである。この実施例における動作は
実施例２における動作と同様なので説明は省略する。

【００３８】実施例７． 図８は、この発明のさらに他
の実施例の構成を示すブロック図である。図において、
２７は波形成形回路、２８は積分回路、２９乃至３２は
基準電圧、３３乃至３６は上記基準電圧を検知するコン
パレータ、３７乃至４４はコンパレータの出力からワン
ショットパルスを生成するパルス生成回路、４５は上記
コンパレータ３７乃至４４の出力を連続パルスにする加
算器、４６は加算器の出力からクロック信号を生成する
フリップフロップである。

【００３９】この実施例は、クロック信号の供給を受け
る被クロック信号供給回路ブロックで供給されたクロッ
ク信号の周波数をｎ倍にする装置の一例を示すものであ
る。なお、この実施例では、基準クロック信号を実際に
必要なクロック信号の１／４とした場合を例として説明
する。

【００４０】図９はこの実施例における動作を説明する
図である。以下、図８及び図９を参照しながら動作につ
いて説明する。まず入力された、必要とする周波数の１
／ｎの周波数のクロック信号φを波形整形回路２７によ
って図９の（ａ）に示した歪みのない矩形波クロック信
号ψ５に整形する。整形された入力クロック信号を、積
分回路２８によって図９の（ｂ）に示した三角波クロッ
ク信号ψ６に変換する。

【００４１】以上のようにして生成した三角波クロック
信号ψ６から各コンパレータ３３乃至３６の各基準電圧
２９乃至３２に基づいて図９の（ｃ）乃至（ｊ）に示し
たψ１〜ψ４及びその反転信号ψ￣１〜ψ￣４が得る。
なお、ここでψ￣１はψ１の反転信号を意味するものと
し、他の信号についても同様とする。

【００４２】次に、上記で得られた信号（ψ１〜ψ４及
びψ￣１〜ψ￣４）の立ち上がりエッヂを各パルス生成
回路３７乃至４４によってワンショットパルスにし、加
算器４５によって一つのパルス信号にする。この信号か
らフリップフロップ４６によって基準クロック信号の周
波数の４倍で、デューティー比５０：５０のクロック信
号を得るものである。

【００４３】なお、図１０は、この実施例で使用する積
分回路の構成の一例を示す図で、図１０の（Ａ）のよう
に積分回路２８を高速アンプ２７ｃ、抵抗器２７ａ及び
コンデンサ２７ｂによるアクティブ型の積分回路で構成
してもよいし、図１０の（Ｂ）のように、バッファ２７
ｄ、抵抗器２７ａ、及びコンデンサ２７ｂによる積分回
路で構成しても良い。

【００４４】なお、この実施例においては、パルス生成
回路で得られたパルスから所望のクロックパルスを得る
のに、加算器４５を用いるようにしたが、加算器を使用
せずに、微分回路と論理和回路を用いて構成することも
できる。

【００４５】また、この実施例を実施例１乃至実施例５
と組み合わせて実施することにより、高速で同期化され
たクロック信号から、さらにｎ倍高速なクロック信号を
生成することが出来るようになる。

【００４６】

【発明の効果】以上のように、この発明は、ＰＬＬ回路
として、第１及び第２の位相比較器を設け、その出力を
バッファ増幅器に入力して加算平均をとるようにしたの
で基準クロック信号と被クロック信号供給装置との位相
を揃えるようにすることが出来る。さらに、信号の遅延
要素を伝送線路のみとしたので、簡単な安価な回路で装
置を構成できる。

【００４７】また、第２のＰＬＬ回路を設け、その基準
クロック信号を第１の被クロック信号供給装置の入力端
でのクロック信号の位相と等しくするようにしたので、
複数の被クロック信号供給装置間のクロック信号の位相
を揃えることが出来る。

【００４８】また、第２の伝送線路と同じ入力端と同じ
線長の第５の伝送線路を設けて、第２のＰＬＬ回路の基
準クロック信号を第１の被クロック信号供給装置の入力
端でのクロック信号の位相と等しくするようにしたの
で、複数の被クロック信号供給装置間のクロック信号の
位相を揃えることが出来る。

【００４９】また、第２の伝送路を第１の伝送路と同じ
入力端と同じ線長を有するようにしたので、一般的なＰ
ＬＬ回路を使用してクロック信号を供給する側と供給さ
れる側との伝送線路の影響を無くすことが出来るように
したので、回路構成が容易な安価な装置を提供できる。

【００５０】また、第２のＰＬＬ回路を設け、その基準
クロック信号を第１の被クロック信号供給装置の入力端
でのクロック信号の位相と等しくするようにしたので、
複数の被クロック信号供給装置間のクロック信号の位相
を揃えることが出来る。

【００５１】また、第５の伝送線路を第２の伝送線路と
同じ入力端と同じ線長を有するようにして、第２のＰＬ
Ｌ回路の基準クロック信号を第１の被クロック信号供給
装置の入力端でのクロック信号の位相と等しくするよう
にしたので、複数の被クロック信号供給装置間のクロッ
ク信号の位相を揃えることが出来る。

【００５２】さらに、波形整形回路と積分回路と信号生
成回路と信号合成回路を設けたので、入力クロック信号
のｎ倍の周波数のクロック信号を精度良く生成すること
が出来る。

【００５３】また、同期化されたクロック信号を被クロ
ック信号供給装置が受け、その周波数をｎ倍するように
したので、クロック信号を供給する装置側では周波数を
落したクロック信号を供給出来るので、特殊な高速ドラ
イバを使用することなく、より高速なクロック信号の供
給が出来、且つ回路構成が容易になる。

【図面の簡単な説明】

【図１】 この発明による実施例１の構成を示すブロッ
ク図である。

【図２】 この発明による実施例１の動作を説明する図
である。

【図３】 この発明の実施例２の構成及びその動作を示
す図である。

【図４】 この発明による実施例３の構成を示すブロッ
ク図である。

【図５】 この発明による実施例４の構成を示すブロッ
ク図である。

【図６】 この発明による実施例５の構成を示すブロッ
ク図である。

【図７】 この発明による実施例６の構成を示すブロッ
ク図である。

【図８】 この発明による実施例７の構成を示すブロッ
ク図である。

【図９】 この発明による実施例７の動作を説明する図
である。

【図１０】 この発明による実施例７における積分回路
の一例である。

【図１１】 従来のクロック信号供給回路の構成及び動
作を説明する図である。

【符号の説明】

１ 基準発振器、５，１９ 被クロック信号供給回路ブ
ロック、１１ 専用ＰＬＬ回路、１１ａ 位相比較器、
１１ｂ 抵抗器、１１ｃ バッファ増幅器、１１ｄ フ
ィルタ、１１ｅ ＶＣＯ、１１ｆ 位相比較器、１１ｇ
抵抗器、１６専用ＰＬＬ回路、１２，１３ 伝送線
路，１４ ＰＬＬ回路、１４ａ 位相比較器、１４ｂ
フィルタ、１４ｃ ＶＣＯ、１７，１８，２０ 伝送線
路、２１ＰＬＬ回路、２７ 波形成形回路、２８ 積分
回路、２９〜３２ 基準電圧、３３〜３６ コンパレー
タ、３７〜４４ パルス生成回路、４５ 加算器、４６
フリップフロップ。

フロントページの続き (56)参考文献 特開 平７−240695（ＪＰ，Ａ) 特開 平５−159080（ＪＰ，Ａ) 特開 平３−64208（ＪＰ，Ａ) 特開 平３−101412（ＪＰ，Ａ) 特開 平３−123115（ＪＰ，Ａ) 特開 平６−273478（ＪＰ，Ａ) 特開 平２−141121（ＪＰ，Ａ) 特開 平２−296410（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 5/00 G06F 1/10 H03L 7/08

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 基準クロック信号を発生する基準発振器
   と、位相比較器とフィルタと電圧制御型発振器で構成さ
   れるＰＬＬ回路と、このＰＬＬ回路の出力を、クロック
   信号の供給を受ける第１の被クロック信号供給装置に遅
   延時間τ（τは所定の時間）で伝送する第１の伝送線路
   と、この第１の伝送線路の出力端を入力端とし且つ第１
   の伝送線路と等しい線長とすることにより前記第１の伝
   送線路と等しい遅延時間τで信号を伝送する第２の伝送
   線路と、を備え、 前記ＰＬＬ回路は前記基準発振器の出力を入力とする第
   １及び第２の位相比較器と、前記電圧制御型発振器の出
   力を他の入力とする前記第１の位相比較器の出力と前記
   第２の伝送線路の出力を他の入力とする前記第２の位相
   比較器の出力との加算平均をとるバッファ増幅器と、を
   備えて、前記第１及び第２の位相比較器の加算平均で前記電圧制
   御型発振器を制御して、前記電圧制御型発振器の出力で
   あるクロック信号の位相を、前記基準発振器が発生する
   基準クロック信号の位相に対して時間τだけ進めると共
   に、前記第１の被クロック信号供給装置の入力端でのク
   ロック信号の位相を、前記第１の伝送線路によって発生
   する遅延時間によって、前記電圧制御型発振器の出力で
   あるクロック信号の位相に対して時間τだけ遅らせるこ
   とにより、 前記基準発振器が発生する基準クロック信号と前記第１
   の被クロック信号供給装置の入力端でのクロック信号と
   の位相を一致させることを特徴とするクロック信号生成
   装置。
2. 【請求項２】 請求項１に記載のクロック信号生成装置
   において、位相比較器とフィルタと電圧制御型発振器で
   構成される第２のＰＬＬ回路と、この第２のＰＬＬ回路
   の出力を、クロック信号の供給を受ける第２の被クロッ
   ク信号供給装置に伝送する第３の伝送線路と、この第３
   の伝送線路の出力端を入力端とし且つ第３の伝送線路と
   線長の等しい第４の伝送線路と、を設け、 前記第２のＰＬＬ回路は前記第１の伝送線路の出力を入
   力とする第３及び第４の位相比較器と、前記電圧制御型
   発振器の出力を他の入力とする前記第３の位相比較器の
   出力と前記第４の伝送線路の出力を他の入力とする前記
   第４の位相比較器の出力との加算平均をとるバッファ増
   幅器と、を備えて、 前記基準発振器が発生する基準クロック信号と前記第１
   及び第２の被クロック信号供給装置の入力端でのクロッ
   ク信号との位相揃えを行うことを特徴とするクロック信
   号生成装置。
3. 【請求項３】 請求項２に記載のクロック信号生成装置
   において、前記第１の伝送線路と入力端を同じくし且つ
   線長の等しい第５の伝送線路を設け、この伝送線路の出
   力を前記第２のＰＬＬ回路の基準クロック信号とするよ
   うに構成し、前記基準発振器が発生する基準クロック信
   号と前記第１及び第２の被クロック信号供給装置の入力
   端でのクロック信号との位相揃えを行うことを特徴とす
   るクロック信号生成装置。
4. 【請求項４】 基準クロック信号を発生する基準発振器
   と、位相比較器とフィルタと電圧制御型発振器で構成さ
   れるＰＬＬ回路と、このＰＬＬ回路の出力を、クロック
   信号の供給を受ける第１の被クロック信号供給装置に遅
   延時間τ（τは所定の時間）で伝送する第１の伝送線路
   と、この第１の伝送線路と入力端を同じくし且つ等しい
   線長とすることにより前記第１の伝送線路と等しい遅延
   時間τで信号を伝送する第２の伝送線路と、を備え、 前記位相比較器は前記基準発振器の出力を一方の入力
   に、前記第２の伝送線路の出力を他方の入力とするよう
   に構成され、前記基準発振器の出力の位相と前記第２の伝送線路の出
   力の位相とを一致させるように前記電圧制御型発振器を
   制御し、前記電圧制御型発振器から出力されるクロック
   信号の位相を、前記基準発振器で発生する基準クロック
   信号の位相に対して時間τだけ進めると共に、前記第１
   の被クロック信号供給装置の入力端でのクロック信号の
   位相を、遅延時間τの前記第１の伝送線路を介して前記
   電圧制御型発振器から供給することにより、 前記 基準発振器が発生する基準クロック信号と前記第１
   の被クロック信号供給装置の入力端でのクロック信号と
   の位相を一致させることを特徴とするクロック信号生成
   装置。
5. 【請求項５】 請求項４に記載のクロック信号生成装置
   において、位相比較器とフィルタと電圧制御型発振器で
   構成される第２のＰＬＬ回路と、この第２のＰＬＬ回路
   の出力を、クロック信号の供給を受ける第２の被クロッ
   ク信号供給装置に伝送する第３の伝送線路と、この第３
   の伝送線路と入力端を同じくし且つ線長の等しい第４の
   伝送線路と、を設け、 前記第２のＰＬＬ回路の位相比較器は前記第２の伝送線
   路の出力を一方の入力に、前記第４の伝送線路の出力を
   他方の入力とするように構成され、前記基準発振器が発
   生する基準クロック信号と前記第１及び第２の被クロッ
   ク信号供給装置の入力端でのクロック信号との位相揃え
   を行うことを特徴とするクロック信号生成装置。
6. 【請求項６】 請求項５に記載のクロック信号生成回路
   において、前記第１の伝送線路と線長の等しい第５の伝
   送線路を設け、この第５伝送線路の出力を前記第２のＰ
   ＬＬ回路の基準クロック信号とするように構成し、前記
   基準発振器が発生する基準クロック信号と前記第１及び
   第２の被クロック信号供給装置の入力端でのクロック信
   号との位相揃えを行うことを特徴とするクロック信号生
   成装置。