CN106462523A - 经由分布式时钟同步对输出数据的独立同步 - Google Patents

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Abstract

提供了一种将数据和对应的第一数据选通驱动到多个端点的存储器控制器。每个端点被配置成：响应于第一数据选通而寄存从该存储器控制器接收到的数据，并且随后响应于第二数据选通而重新寄存所接收到的数据。一种时钟同步电路用于保持在各端点中的一个端点处接收到的第一数据选通与第二数据选通充分同步。

Description

经由分布式时钟同步对输出数据的独立同步
M·克洛维斯、Y-H·程、E·黄和S·奇卢库里
相关申请
本申请要求于2014年6月12日提交的专利申请序列号14/302,727的权益，该申请通过引用总体纳入于此。
技术领域
本申请涉及对分发给多个端点的时钟信号和数据的同步。
背景
在源同步系统中，数据源通过数据路径向端点传送数据，连同通过时钟路径向该端点传送时钟。如果时钟和数据路径电匹配(例如，路径上相同的导线长度具有相同的阻抗)，则由数据信号在数据路径上传播时引起的无论什么偏斜都由时钟信号在时钟路径上传播时来匹配。以此方式，时钟和数据在目的地同步，而不管在传播期间的任何路径定时畸变。与分布式时钟树技术相比，得到的源同步传输的数据速度通常高得多。源同步数据传输由此是用于在各种各样的微处理器和片上系统(SOC)上的数据传输的流行技术。
随着SOC的复杂度增大，包括可全部是源同步端点的越来越多的子组件。对如此多端点的同步变得非常具有挑战性，尤其是随着数据传输速率增大。图1解说了包含用于向多个端点传送源同步数据的存储器控制器105的常规SOC 100，这些端点可包括用于与外部存储器进行通信的物理接口模块。为了解说清楚起见，图1中仅示出了第一端点115和最后的第n端点120。n个端点中的每个端点通过相应的数据和时钟路径从存储器控制器105接收数据信号和时钟信号对。就此而言，存储器控制器105与时钟源对接或包括时钟源(诸如PLL110)，其对存储器控制器105内的数据寄存器以及端点中的对应数据寄存器进行时钟定时。存储器控制器105与端点之间的时钟和数据路径全部彼此电匹配。例如，路径长度相同、路径阻抗匹配等等。此类匹配一般将保持接收到的时钟和数据对跨所有端点彼此同步。然而，存储器控制器105与端点之间的距离可相对大，诸如若干毫米。为了在此类相对长的传播路径上保持信号强度，数据和时钟路径中的每一者可包括多个缓冲器。缓冲和相对长的传播路径以及跨管芯不可避免的温度、电压和工艺变化可导致时钟和数据信号对变得相对于彼此偏斜并且由此在各个端点处被接收时不再相位对齐，而不管时钟和数据路径的电匹配。当数据和时钟对从端点发射到外部存储器时，它们之间的偏斜则变得更差。以相对低的数据速率，偏斜可能是可容忍的，这是因为偏斜与在如此低的数据速率下的时钟频率的相对长的周期相比可能是小的。然而，随着数据速率变得越来越高，图1中所示出的源同步传输可能由于由偏斜、抖动和占空比畸变引起的误差而变得难以支持。
因此，在本领域中存在着对用于具有多个源同步端点的系统的改善的时钟分布架构的需求。
概述
提供了一种集成电路，该集成电路包括源同步数据源(诸如存储器控制器)，其向集成电路中的多个端点传送数据和对应的第一数据选通(strobe)。端点和数据源可彼此相对远离，例如分开几分之一毫米或者更大的距离。给定这种分开，至每个端点的数据可从数据源在对应数据路径上行进，该数据路径包括多个缓冲器以维持合适的信号振幅和等待时间。类似地，第一数据选通在可包括多个缓冲器的对应时钟路径上从数据源行进到端点。
每个端点在解复用器处从数据源接收数据，该解复用器根据解复用次序将接收到的数据解复用到多个第一寄存器。例如，在每个端点具有多个(n个)第一寄存器(n是大于1的整数)的实施例中，解复用次序可以是到第一寄存器中的初始寄存器，随后到第二个寄存器，依此类推，直到根据解复用次序选择第一寄存器中的最后一个寄存器为止。该解复用次序从第一寄存器中的初始寄存器到最后一个寄存器循环地重复。每个第一寄存器由接收到的第一数据选通按轮转次序来进行时钟定时，以便根据解复用次序来寄存经解复用的数据。
每个端点还包括复用器，该复用器根据解复用次序的经延迟版本从端点的每个第一寄存器的寄存输出中进行选择，以形成所选择的数据信号。每个端点进一步包括第二寄存器，该第二寄存器响应于第二数据选通而寄存所选择的数据信号。
时钟源生成第二数据选通。该时钟源分布在所有端点之中，以使得第二数据选通可以以相对不偏斜的方式连同来自第二寄存器的寄存数据从集成电路传送到外部存储器。该分布可通过对时钟源进行本地化或者限制偏斜和变化的某个其它分布方法来完成。相比之下，当第一数据选通在时钟路径上从数据源行进到端点时,该第一数据选通暴露于工艺、电压和温度变化，尤其在这些时钟路径相对长并且被缓冲的情况下。为了保持第一数据选通与第二数据选通同步，第二数据选通在多相发生器中被处理，以形成包括第二数据选通的一系列经延迟版本的多相时钟。选择器电路将第二数据选通与端点中的一个端点接收到的第一数据选通进行比较以生成相位误差。基于该相位误差，选择器电路从第二数据选通的经延迟版本中进行选择以形成本地时钟，该本地时钟在由数据源传输之际变成在端点处与第二数据选通相位对齐的第一数据选通。
可参考以下详细描述更好地领会这些有利特征。
附图简述
图1是具有多个端点的常规源同步SOC的示意图。
图2解说了根据本公开的实施例的源同步架构。
图3解说了在图2的源同步架构中执行的本地时钟同步的附加细节。
图4是根据本公开的实施例的示例操作方法的流程图。
所公开的时钟同步系统的各实施例及其优点通过参考以下详细描述而被最好地理解。应当领会，相同的参考标记被用来标识在一个或多个附图中解说的相同元件。
详细描述
提供了一种源同步架构，其中多个端点各自包括多个第一时钟域寄存器和第二时钟域寄存器。为了简明起见，第一时钟域寄存器在本文中也将被标示为第一寄存器。类似地，第二时钟域寄存器在本文中也将被标示为第二寄存器。第一和第二时钟在本文中也分别被标示为第一和第二数据选通。数据源(诸如存储器控制器)在对应的数据路径上向每个端点传送数据。另外，存储器控制器在对应的时钟路径上向每个端点传送第一数据选通。至端点的数据和时钟路径可全部彼此电匹配，并且在本文中被标示为用于传播对应的时钟和数据信号对的时钟和数据路径对。
每个端点可包括用于将接收到的数据解复用到端点的第一寄存器的解复用器。第二数据选通源(诸如毗邻于端点的锁相环或晶体振荡器)生成对每个端点中的第二寄存器进行时钟定时的第二数据选通。与第二寄存器形成对比，端点的第一寄存器由从存储器控制器接收到的第一数据选通来进行时钟定时。每个端点还可包括用于从端点的第一寄存器的数据输出中进行选择的复用器。每个端点内的解复用和复用允许第二寄存器中的寄存相对于第一寄存器中的寄存具有一个以上时钟循环的建立和保持时间—如将在本文中进一步解释的，第一数据选通保持与第二数据选通相位对齐，以使得第一和第二数据选通的周期(时钟循环历时)基本相同。由此，在第一数据选通循环或第二数据选通循环方面不需要区分一个以上时钟循环的建立时间。相对于该建立时间，解复用是循环的。例如，假设端点具有三个第一寄存器，其可由字母A、B和C来区分。解复用根据解复用序列或次序(诸如A、B、C、A、B、C，依此类推)来遍历第一寄存器。对来自第一寄存器的数据输出的复用根据解复用序列的经延迟版本来发生，其中延迟计及期望的建立时间。例如，用于具有由字母A、B和C来区分的三个第一寄存器的实施例的经延迟解复用序列可以是B、C、A、B、C、A，依此类推，而在相同的时钟循环中，解复用序列是A、B、C、A、B、C，依此类推。第三时钟循环是示例性的，这是因为解复用向寄存器C写入，但复用随后直到第五时钟循环才读取寄存器C。在该实施例中，数据在第二寄存器中的寄存由此相对于相同数据被寄存在第一寄存器中的一个寄存器中延迟了两个时钟循环。另一方面，如果复用次序替代地是C、A、B、C、A、B，依此类推，则数据在第二寄存器中的寄存相对于相同数据被寄存在对应的第一寄存器中延迟了一个时钟循环。可在每个端点中个体地确定经延迟解复用序列中的延迟量并且由此确定建立时间。注意，以下讨论引述“数据”的寄存，这是因为存储器控制器可向相应的端点发送数据字而不是仅仅比特。就此而言，取决于来自存储器控制器的字宽，第一和第二寄存器中的每一者可以是仅仅一比特宽或者可以是多比特宽。
个体地定制每个端点中的建立时间的能力是相当有利的，这是因为在存储器控制器与端点之间携带第一数据选通的时钟路径和对应的数据路径可以相对长并且由此被缓冲，类似于相对于图1的SOC 100所讨论的相对长的时钟和数据路径。跨管芯的温度、工艺和电压变化由此可导致在每个端点处接收到的第一数据选通之间的偏斜，而不管它们从存储器控制器的同步传输。每个端点中经延迟解复用序列的延迟量由此可被定制以计及各个端点的随时钟路径而变化的延迟。
为了保持在端点处接收到的第一数据选通与第二数据选通同步，可毗邻于第二数据选通源的选择器电路可将端点中所选择的一个端点接收到的第一数据选通与第二数据选通进行比较，以确定相位误差。多相发生器(诸如延迟锁定环)也可位于毗邻于第二数据选通源。多相发生器生成包括第二数据选通的一系列经延迟版本的多相时钟。选择器电路响应于相位误差而从经延迟版本中进行选择以形成本地时钟，该本地时钟被传送给存储器控制器并由其接收。存储器控制器返回接收到的本地时钟作为在时钟路径上传播到端点的第一数据选通。
以此方式，选择器电路向在端点中所选择的一个端点处接收到的第一数据选通施加闭环控制。由于第一数据选通就像其被分发给所选择的端点一样从存储器控制器分发给其它端点，因此剩余端点的接收到的第一数据选通随后以开环方式来控制。然而，由于至端点的时钟路径可全部彼此电匹配，因此这种开环控制是精确的。此外，可通过调节每个端点的经延迟复用序列中的延迟量来计及时钟路径上的传播之间的任何偏斜。由于在各个端点处接收到的第一数据选通保持与第二数据选通相位对齐，因此结果是“分布式时钟同步”。同步时钟(第一数据选通)由此可跨管芯传送给多个端点并且由此经受不可避免的偏斜和畸变而保持与第二数据选通对齐，该第二数据选通用于数据从端点到外部目的地的传输。这种对齐对于每个端点是自适应的，这是因为每个端点可具有其自己的从其第一寄存器到其第二寄存器的复用次序。由此可针对每个端点定制在每个端点处关于根据第一数据选通在一个第一寄存器中的数据寄存以及根据第二数据选通在第二寄存器中的后续数据寄存的建立和保持时间。此外，该解决方案不仅保持第一数据选通跨各个端点与第二数据选通对齐，而且不昂贵并且低功率，这是由于该解决方案仅需要一个精确的第二数据选通源(诸如PLL)。这些优点可从以下对示例实施例的讨论来更好地领会。
如针对集成电路(诸如图2中的SOC 201)所示出的，存储器控制器200将数据驱动到多个(n个)端点，n个端点的范围从初始的第零端点205到最后的第(n–1)端点210，其中n是大于1的整数。每个端点通过对应的数据路径从存储器控制器200接收数据。例如，端点210在数据路径215上接收数据，而端点205在数据路径225上接收数据。将领会，数据路径可实际上包括数据总线，以使得存储器控制器200向每个端点传送数据字而不是单一传送比特。例如，在一个实施例中，存储器控制器200可通过对应的数据路径并行地向端点传送字节宽的数据字。来自存储器控制器200的数据传输与在对应的时钟路径上传送的第一数据选通同步。例如，端点210在时钟路径220上接收第一数据选通，而端点205在时钟路径230上接收第一数据选通。数据和第一数据选通可以是单端或差分的。类似地，数据传输也可以是单端或差分的。
每个数据路径源自存储器控制器中由第一数据选通来进行时钟定时的对应数据寄存器260。注意，端点通常位于SOC 201的引脚或焊盘(未解说)附近，而存储器控制器200在管芯内可位于相对远离端点。数据路径215和225以及时钟路径220和230可由此跨SOC201延伸相对长的距离，诸如几分之一毫米或者甚至几毫米。为了在此类相对长的传播内保持信号强度，数据路径215和225以及时钟路径220和230可包括多个缓冲器。虽然时钟路径220和230全部彼此电匹配，但在此类相对长的距离上的传播和重复的缓冲向一个时钟路径中的第一数据选通提供了相对于其它时钟路径上的传播变得偏斜、抖动或占空比畸变的充足机会，尤其是鉴于跨管芯(其中SOC 201被实例化)不可避免的温度、工艺和电压变化。
得到的时钟偏移是有问题的，这是因为每个端点最终将根据来自时钟源(诸如锁相环(PLL)235)的第二数据选通242将其接收到的数据同步地传递到外部存储器(未解说)。该时钟源跨各个端点具有非常少的偏斜。这种微乎其微的偏斜对于满足关于从端点到外部目的地(诸如DRAM)相对于单个共用时钟的数据传输的建立和保持时间是期望的。PLL 235生成第二数据选通241，该第二数据选通241可在经缓冲的时钟路径上传播以变成在端点处接收到的第二数据选通242。不仅必须保持每个端点中接收到的第一数据选通以便与第二数据选通242边缘对齐(同步)，而且每个端点可能需要可变量的建立时间来进行从第一数据选通时钟域到第二数据选通时钟域的传递。为了实现对每个端点中的建立时间的个体定制，SOC 201中的每个端点包括解复用器265，该解复用器265将从存储器控制器200接收到的数据解复用到端点中的多个第一寄存器270。在SOC 201中，每个端点包括三个第一寄存器270，以使得解复用器265是3:1解复用器。替换实施例可具有三个以上第一寄存器270，以使得可实现4:1解复用或更大比例的解复用。解复用的量(以及由此第一寄存器270的对应数量)越大，在每个端点中可选择的建立时间的量就越大，以附加等待时间为代价。解复用的程度以及由此每个端点中第一寄存器270的数量由此是建立时间与等待时间之间的折衷。
由解复用器265进行的解复用根据第一寄存器270的解复用序列来发生。例如，在接收到的第一数据选通的第一循环中，端点的解复用器265可选择第一寄存器270中的初始寄存器，该初始寄存器随后将响应于接收到的第一数据选通而寄存经解复用的数据。在接收到的第一数据选通的第二循环中，相同的解复用器265可选择第一寄存器270中的第二个寄存器，该第二个寄存器随后将响应于接收到的第一数据选通而寄存经解复用的数据。最后，在接收到的数据选通的第三循环中，相同的解复用器265可选择第一寄存器270中的剩余第三个寄存器。第一寄存器270中的该第三个寄存器随后将响应于接收到的第一数据选通的第三循环而寄存来自解复用器265的经解复用的数据。由此可以领会，解复用序列随后将针对第一数据选通的第四循环到第六循环重复，依此类推。解复用序列可由来自存储器控制器200中的写指针发生器290的写指针来控制，该写指针控制解复用器265实现跨端点的共用解复用序列。写指针发生器290在对应的写指针路径上向端点传送写指针，该写指针路径可类似于时钟和数据路径被缓冲。
虽然解复用对于SOC 201中的端点是共用的，但建立时间可被个体地定制。为了实现该个体定制，每个端点可包括读指针发生器285，该读指针发生器285用读指针来控制复用器275从端点的每个第一寄存器270的寄存输出中进行选择。所选择的寄存输出响应于第二数据选通242而被重新寄存在第二寄存器280中。复用根据解复用序列的经延迟版本来发生，其中延迟量由每个读指针发生器285来控制。例如，假设跨第一寄存器270的解复用顺序是先前讨论的顺序：初始、第二、第三、初始、第二、第三，依此类推。取决于建立时间的期望量，端点中的复用器275可在接收到的第一数据选通的给定循环中从第一寄存器270中的初始寄存器中进行选择，而解复用器265向第一寄存器270中的第三个寄存器写入。在接收到的第一数据选通的后续循环中，复用器275随后将选择第一寄存器270中的第二个寄存器，而解复用器265向寄存器270中的第一个寄存器写入，依此类推。对于建立时间则将存在一个时钟循环的等待时间。替换地，另一端点的时钟路径定相可以是使得两个时钟循环的等待时间(建立时间)是必要的。以此方式，各个时钟路径(诸如时钟路径230和220)的延迟差异可以被补偿，以使得在每个端点处接收第一数据选通保持与第二数据选通242同步。为了训练来自读指针发生器285的读指针，存储器控制器200可向各个端点传送训练序列，以使得可确定时钟路径之间的相位差。基于这些差异，存储器控制器200(或另一合适的控制器)随后可相应地调节读指针发生器285。每个读指针确定与由写指针发生器290建立的解复用序列的延迟偏移。但是注意，写指针发生器290响应于第一数据选通的循环而遍历解复用序列，而读指针发生器285响应于第二数据选通242的循环而遍历它们的解复用序列的经延迟版本。
在一个实施例中，解复用器265、第一寄存器270、复用器275以及第二寄存器280可被认为包括每个端点内用于改变根据从存储器控制器接收到的第一数据选通来寄存来自存储器控制器的数据与根据第二数据选通来寄存数据之间的建立时间的装置。
在端点275处第一数据选通域到第二数据选通域之间的数据传递需要在每个端点处接收到的第一数据选通与第二数据选通242充分同步。为了保持该同步性，端点中给定的一个端点接收到的数据选通(诸如在端点205处接收到的第一数据选通255)在选择器电路250处与第二数据选通242进行比较，以确定这两个时钟之间的相位误差。同时，多相时钟发生器240(诸如延迟锁定环(DLL))从由PLL 235产生的第二数据选通241(第二数据选通242是在端点205处从第二数据选通241的传播所接收到的)生成多相时钟。多相时钟包括第二数据选通241的一系列经延迟版本。
基于相位误差，选择器电路250从第二数据选通241的经延迟版本中进行选择以产生本地时钟，该本地时钟在本地时钟路径245上被驱动输出到存储器控制器200，在存储器控制器200处该本地时钟被接收为第一数据选通以用于对寄存器260和写计数器290进行时钟定时以及用于重传至端点。时钟路径245和230由此形成相对于端点205中的每个第一寄存器270的单个总体时钟路径。每个此类时钟路径具有在选择器电路250处的一端以及在端点205中的对应第一寄存器270处的另一端。由此存在闭环控制以保持在端点205处接收到的第一数据选通255与第二数据选通242的同步性。在剩余端点(诸如端点210)处接收到的第一数据选通随后以开环方式来控制，但由于先前描述的对每个端点处的建立和保持时间的定制而满足充分的建立和保持定时要求。每个端点可由此将其在第二寄存器280中寄存的数据与第二数据选通242同步地传送到外部存储器。由于PLL 235可位于相对靠近端点并且由此也相对靠近引脚或焊盘(数据从该引脚或焊盘离开SOC 201以传播到外部存储器)，因此第二数据选通242在其由外部存储器接收之前暴露于相对少的偏斜、抖动和占空比畸变。以此方式，至外部存储器的高速数据传输可以以可接受的误差率发生。相比之下，在端点处接收到的第一数据选通由于相对长和被缓冲的时钟路径(诸如存储器控制器200与对应端点之间的路径220和230)而暴露于偏斜、抖动和占空比畸变。接收到的第一数据选通与“干净的”第二数据选通242相比由此是相对“脏的”。但是这些差异由每个端点中的可变建立时间来容适，并且也由如选择器电路250和多相时钟发生器240所施加的闭环控制来容适。选择器电路250和多相时钟发生器240形成时钟同步电路，该时钟同步电路保持在一个端点处接收到的第一数据选通与第二数据选通242充分同步。
参照图3可更好地领会由时钟同步电路进行的该闭环控制。在该实施例中，选择器电路250包括多相检测器300和复用器305。PLL 235和DLL 240如相对于图2所讨论的那样操作以生成多相时钟310，该多相时钟310由多相检测器300接收并由复用器305从其中进行选择。图3中仅示出了来自图2的存储器控制器200的寄存器260。类似地，图3中仅示出了来自图2的端点205的单个第一寄存器275以及第二寄存器280。为了解说清楚起见，图3中未示出剩余端点和存储器控制器200的剩余部分。接收到的第一数据选通255也可被标示为发射时钟，这是由于寄存在第二寄存器280处的数据是相对于接收到的第一数据选通255从第一寄存器275发射的。第二数据选通242也可被标示为捕捉时钟，这是因为数据是在第二寄存器280中被捕捉并传递到第二数据选通时钟域中的。
多相时钟310包括第二数据选通的多个(m个)经延迟版本(未解说)，其范围从第一经延迟时钟到最后的第m经延迟时钟第一经延迟时钟相对于第二数据选通相移了相移最后的第m经延迟时钟相对于第二数据选通相移了相移其中m是大于1的整数。多相时钟310内的每个相继的经延迟时钟相对于前一经延迟时钟相移了例如，第二经延迟时钟相对于第一经延迟时钟相移了类似地，第三经延迟时钟相对于第二经延迟时钟相移了第m经延迟时钟由此相对于第(m–1)经延迟时钟相移了
为了生成形成多相时钟310的m个经延迟时钟，DLL 240可包括延迟线(未解说)，该延迟线具有与多个(m个)经延迟时钟匹配的多个(m个)延迟元件。使整数m为2的幂是方便的，如将在本文中进一步解释的。在一个实施例中，m可由此等于24＝16，以使得DLL 240中的延迟线中的延迟元件的范围从第零延迟元件到第十五延迟元件。在延迟线的开始处的缓冲延迟元件可接收第二数据选通并将第二数据选通延迟为驱动第零延迟元件的经缓冲的时钟dinp。注意，本文所讨论的时钟(诸如第一和第二数据选通)可包括差分或单端的时钟信号。
每个延迟元件产生对应的经延迟时钟作为多相时钟310的一部分。在DLL 240的延迟线中具有十六个延迟元件的实施例中，多相时钟310可被表示为d<0:15>。例如，延迟线中的第零延迟元件产生经延迟时钟d<0>，而最后的第十五延迟元件产生经延迟时钟d<15>。类似地，延迟线中的第i延迟元件(其中i是范围从0至15的整数)产生第i经延迟时钟d<i>。DLL240实现控制环路以保持d<15>与至延迟线的经缓冲的输入时钟dinp同相。以此方式，在DLL240中的延迟线的十六个延迟元件的实施例中，在十六个均等分布点处对第二数据选通的周期T进行采样，以使得多相时钟310中的第i个经延迟时钟d<i>所具有的上升沿相对于第(i–1)个经延迟时钟d<i+1>的上升沿延迟了T/16。例如，d<1>的上升沿相对于d<0>的上升沿延迟了T/16。类似地，d<2>的上升沿相对于d<0>的上升沿延迟了2T/16，依此类推。
多相检测器300可将接收到的第一数据选通255与第二数据选通242之间的相位误差表示为数字码，该数字码在复用器305处选择多相时钟310中的经延迟时钟中所选择的一个经延迟时钟。复用器305将所选择的经延迟时钟发射为本地时钟，该本地时钟传播到存储器控制器(未解说)以对其数据寄存器260进行时钟定时，并且也传送到端点作为第一数据选通。类似于复用器305，多相检测器300也接收多相时钟310，以使得这些经延迟时钟可用于确定第二数据选通242的相位并确定接收到的第一数据选通255的相位。例如，多相检测器300可包括用于多相时钟310中的每个经延迟时钟的触发器(未解说)。在具有16个经延迟时钟d<0:15>的实施例中，多相检测器300可由此包括16个触发器，这些触发器可以以串行方式使用以确定第二数据选通242和接收到的第一数据选通255的相位。
替换地，在多相时钟310包括十六个经延迟时钟d<0:15>的实施例中，多相检测器300可包括三十二个触发器(一组十六个触发器用于分析第二数据选通242，并且另一组十六个触发器用于分析接收到的第一数据选通255)。再次参照串行实施例，每个触发器可由被分析的对应时钟信号中的时钟沿(例如，上升时钟沿)触发。例如，假设第二数据选通242触发多相检测器300中对应于十六个经延迟时钟d<0:15>的十六个触发器。第零触发器寄存d<0>，第一触发器寄存d<1>，依此类推，以使得第十六触发器寄存d<15>。
取决于第二数据选通242在多相检测器300处被接收时的相位，各个触发器将寄存逻辑高或逻辑低值。触发器中的寄存值可由此由多相检测器300用作为表示第二数据选通242的相位的数字字。触发器随后可被重置(在串行实施例中)，以使得接收到的第一数据选通255的相位可类似地确定，以使得触发器随后将由接收到的第一数据选通255中的对应时钟沿来进行时钟定时。结果，多相检测器300可比较两个得到的数字字(一个表示第二数据选通242的相位并且另一个表示接收到的第一数据选通255的相位)以确定数字相位误差。例如，多相检测器240可将两个数字字相减以确定数字相位误差。由此，对相位误差的这种二进制数字编码以使在复用器305处的选择随后将是从多相时钟310中等于2的幂的数目个经延迟时钟中作出是有效的。然而，将领会，在替换实施例中，经延迟时钟的数量不需要是2的幂。
注意，在相位计算之前，复用器305必须已发射本地时钟，否则将没有接收到的第一数据选通255要测量。数字相位误差可由此具有默认值(诸如全部是二进制0)以选择默认的经延迟时钟，诸如d<0>。在操作的检测阶段期间默认的经延迟时钟从复用器305被发射为本地时钟的情况下，多相检测器300可由此开始在测量操作模式期间的相位测量，以相应地确定数字相位误差。
由多相检测器300施加的相位校正可以是相对于默认的经延迟时钟的。在相位测量之前，默认的经延迟时钟传播通过存储器控制器并返回作为接收到的第一数据选通255，该第一数据选通255相对于第二数据选通242具有某个延迟偏移。如果复用器305可由此发射具有相对于默认的经延迟时钟提前相同延迟偏移的上升沿的经延迟时钟d<i>，则接收到的第一数据选通255随后将与第二数据选通242边沿对齐。更一般而言，在具有构成多相时钟310的m个经延迟时钟的实施例中，假设默认时钟是d<i>。另外，假设由多相检测器300进行的相位测量指示接收到的第一数据选通255相对于第二数据选通242延迟了n个延迟增量(每个延迟增量等于T/m)。在该情形中在复用器305处所选择的经延迟时钟将是d<[(i-n)模m]>。
这种相位对齐是相当有利的，这是因为多相检测器300仅需要少数几个时钟循环来进行相位测量和调节。以1GHz的时钟速率，这仅是几纳秒。相比之下，常规的使用PLL将接收到的第一数据选通255与第二数据选通242对齐将需要数十微秒或更长，这慢了多个数量级。另外，多相检测器300内的数字电路(诸如先前讨论的触发器)相对紧凑并且低功率。类似地，复用器305也需要相对少的晶体管来构造。相比之下，PLL体积显著更大并且消耗实质更多的功率。
现在将相对于图4中所示出的流程图来讨论一种包括本文所公开的分布式时钟同步架构的集成电路的操作方法。第一动作400包括：从数据源向多个端点传送数据和对应的第一数据选通，以使得每个端点接收第一数据选通和数据。相对于图2的SOC 201所讨论的在时钟路径220和230上对第一数据选通的传输以及在数据路径215和225上对数据的传输是该动作的示例。该方法还包括动作405：将接收到的数据解复用到每个端点中的多个第一寄存器，以使得每个第一寄存器根据端点的第一寄存器的解复用序列来接收经解复用的数据；以及动作410：响应于接收到的第一数据选通，将接收到的经解复用的数据寄存在每个第一寄存器处。相对于SOC 201所讨论的在解复用器265处解复用到对应的第一寄存器270是这些动作的示例。
另外，该方法包括动作415：根据解复用序列的经延迟版本从每个端点中的多个第一寄存器中进行选择，以形成端点的所选择的数据信号；以及动作420：在每个端点中，响应于第二数据选通而将端点的所选择的数据信号寄存在第二寄存器中。在复用器275处的复用以及在第二寄存器280中的后续寄存是这些动作的示例。
如本领域普通技术人员至此将领会的并取决于手头的具体应用，可以在本公开的设备的材料、装置、配置和使用方法上做出许多修改、替换和变动而不会脱离本公开的精神和范围。有鉴于此，本公开的范围不应当被限定于本文中所解说和描述的特定实施例(因为其仅是作为本公开的一些示例)，而应当与所附权利要求及其功能等同方案完全相当。

Claims (30)

1.一种集成电路，包括：
数据源；以及
多个端点，其中，每个端点包括：
多个第一寄存器；
解复用器，其被配置成：解复用从所述数据源接收到的数据，以使得每个第一寄存器根据解复用序列来接收经解复用的数据，并且其中，每个第一寄存器被配置成：响应于从所述数据源接收到的第一数据选通，寄存从所述解复用器接收到的所述经解复用的数据；
复用器，其被配置成：根据所述解复用序列的经延迟版本，从该端点的每个第一寄存器中选择数据输出；以及
第二寄存器，其被配置成：响应于第二数据选通而寄存来自所述复用器的所选择的数据输出。
2.如权利要求1所述的集成电路，其特征在于，所述数据源包括存储器控制器。
3.如权利要求1所述的集成电路，其特征在于，进一步包括时钟源，其被配置成：向所述第二寄存器传送所述第二数据选通。
4.如权利要求1所述的集成电路，其特征在于，每个端点中的所述多个第一寄存器包括三个第一寄存器。
5.如权利要求1所述的集成电路，其特征在于，每个端点中的所述多个第一寄存器包括四个第一寄存器。
6.如权利要求2所述的集成电路，其特征在于，所述数据源包括写指针，其被配置成：控制在解复用器中的每一者处的解复用序列。
7.如权利要求1所述的集成电路，其特征在于，每个端点进一步包括读指针，其被配置成：控制在该端点的复用器处的解复用序列的经延迟版本。
8.如权利要求2所述的集成电路，其特征在于，进一步包括：
与所述多个端点相对应的多个数据路径，其中，每个数据路径从所述存储器控制器延伸到对应端点处的解复用器，所述存储器控制器被配置成：在每个数据路径上向对应端点的解复用器传送数据；
与所述多个端点相对应的多个时钟路径，其中，每个时钟路径从所述存储器控制器延伸到对应端点中的第一寄存器中的每一者，所述存储器控制器被配置成：在对应时钟路径上向每个端点传送所述第一数据选通。
9.如权利要求8所述的集成电路，其特征在于，所述数据路径和所述时钟路径全部彼此电匹配。
10.如权利要求3所述的集成电路，其特征在于，所述时钟源包括锁相环(PLL)。
11.如权利要求3所述的集成电路，其特征在于，进一步包括：
多相时钟发生器，其被配置成：接收所述第二数据选通并且生成多个经延迟时钟，每个经延迟时钟相对于所述第二数据选通具有唯一性的延迟；以及
选择器电路，其被配置成：基于相位误差来选择所述经延迟时钟之一，所述选择器电路被进一步配置成：向所述数据源发射所述经延迟时钟中所选择的一者，其中，所述数据源被配置成：使用所接收到的所选择的经延迟时钟作为所述第一数据选通，所述选择器电路被进一步配置成：将在端点中的一个端点处接收到的第一数据选通与所述第二数据选通进行比较以确定所述相位误差。
12.如权利要求11所述的集成电路，其特征在于，所述选择器电路包括用于响应于所述相位误差而选择所述经延迟时钟中所选择的一者的复用器。
13.如权利要求11所述的时钟同步电路，其特征在于，所述选择器电路包括多相检测器，其被配置成：将所接收到的本地时钟与所述多个经延迟时钟进行比较以确定第一数字字，并且将参考时钟与所述多个经延迟时钟进行比较以确定第二数字字，并且其中，所述多相检测器被进一步配置成：比较所述第一数字字和所述第二数字字以确定所述相位误差。
14.如权利要求11所述的时钟同步电路，其特征在于，所述多相时钟发生器包括延迟锁定环(DLL)。
15.一种方法，包括：
在集成电路内，从数据源向多个端点传送数据和对应的第一数据选通，以使得每个端点接收所述第一数据选通和所述数据；
将所接收到的数据解复用到每个端点中的多个第一寄存器，以使得每个第一寄存器根据该端点的第一寄存器的解复用序列来接收经解复用的数据
响应于所接收到的第一数据选通，将所接收到的经解复用的数据寄存在每个第一寄存器处
根据所述解复用序列的经延迟版本，从每个端点中的所述多个第一寄存器中进行选择，以形成该端点的所选择的数据信号；以及
在每个端点中，响应于第二数据选通，将该端点的所选择的数据信号寄存在第二寄存器中。
16.如权利要求15所述的方法，其特征在于，进一步包括：
生成多个经延迟时钟，以使得每个经延迟时钟相对于所述第二数据选通具有唯一性的延迟；
响应于相位误差，从所述多个经延迟时钟中进行选择以形成所选择的经延迟时钟；
将所选择的经延迟时钟驱动到时钟路径的第一端中；
响应于将所选择的经延迟时钟驱动到所述时钟路径的第一端中，在所述第一寄存器中的一个寄存器处从所述时钟路径的第二端接收所述第一数据选通；以及
将从所述时钟路径的第二端接收到的第一数据选通与所述第二数据选通进行比较以确定所述相位误差。
17.如权利要求15所述的方法，其特征在于，所述解复用是至少3:1解复用。
18.如权利要求15所述的方法，其特征在于，所述解复用是至少4:1解复用。
19.如权利要求15所述的方法，其特征在于，在每个端点中进行选择是至少3:1复用。
20.如权利要求15所述的方法，其特征在于，在每个端点中进行选择是至少4:1复用。
21.一种集成电路，包括：
数据源；以及
多个端点，其中，每个端点包括用于改变根据从所述数据源接收到的第一数据选通来寄存来自所述数据源的数据与根据第二数据选通来寄存所述数据之间的建立时间的装置；以及
时钟源，其被配置成生成所述第二数据选通。
22.如权利要求21所述的集成电路，其特征在于，进一步包括：
与所述多个端点相对应的多个数据路径，其中，每个数据路径从所述数据源延伸到对应端点处的所述装置，所述存储器控制器被配置成：在每个数据路径上向对应端点的解复用器传送数据；
与所述多个端点相对应的多个时钟路径，其中，每个时钟路径从所述数据源延伸到对应端点中的每个装置，所述数据源被配置成：在对应时钟路径上向每个端点传送所述第一数据选通。
23.如权利要求21所述的集成电路，其特征在于，进一步包括：
多相时钟发生器，其被配置成：接收所述第二数据选通并且生成多个经延迟时钟，每个经延迟时钟相对于所述第二数据选通具有唯一性的延迟；以及
选择器电路，其被配置成：基于相位误差来选择所述经延迟时钟之一，所述选择器电路被进一步配置成：向所述数据源发射所述经延迟时钟中所选择的一者，其中，所述数据源被配置成：使用所接收到的所选择的经延迟时钟作为所述第一数据选通，所述选择器电路被进一步配置成：将在端点中的一个端点处接收到的第一数据选通与所述第二数据选通进行比较以确定所述相位误差。
24.如权利要求21所述的集成电路，其特征在于，所述时钟源包括锁相环(PLL)。
25.如权利要求21所述的集成电路，其特征在于，所述数据源包括存储器控制器。
26.如权利要求22所述的集成电路，其特征在于，所述数据路径和所述时钟路径全部彼此电匹配。
27.一种集成电路，包括：
数据源；以及
多个端点，其中，每个端点包括：
多个第一寄存器，其被配置成：响应于第一数据选通而寄存来自所述数据源的数据；以及
第二寄存器，其被配置成：响应于第二数据选通而寄存来自所述第一寄存器的数据；以及
多相时钟发生器，其被配置成：接收所述第二数据选通并且生成多个经延迟时钟，每个经延迟时钟相对于所述第二数据选通具有唯一性的延迟；以及
选择器电路，其被配置成：基于相位误差来选择所述经延迟时钟之一，所述选择器电路被进一步配置成：向所述数据源发射所述经延迟时钟中所选择的一者，其中，所述数据源被配置成：使用传送给端点的所选择的经延迟时钟作为所述第一数据选通，所述选择器电路被进一步配置成：将在端点中的一个端点处接收到的第一数据选通与所述第二数据选通进行比较以确定所述相位误差。
28.如权利要求27所述的集成电路，其特征在于，所述数据源包括存储器控制器。
29.如权利要求27所述的集成电路，其特征在于，所述多相时钟发生器包括延迟锁定环。
30.如权利要求27所述的集成电路，其特征在于，每个端点中的所述多个第一寄存器包括至少三个第一寄存器。
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