WO2013121764A1 - レシーバー回路、通信システム、電子機器、及びレシーバー回路の制御方法 - Google Patents

レシーバー回路、通信システム、電子機器、及びレシーバー回路の制御方法 Download PDF

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WO2013121764A1
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delay
signal
data
receiver circuit
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PCT/JP2013/000720
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森田　晶
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セイコーエプソン株式会社
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    • H04L7/0033—Correction by delay
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    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

Definitions

  • the present invention relates to a receiver circuit, a communication system including the receiver circuit, an electronic device, a control method for the receiver circuit, and the like.
  • an integrated circuit device can operate without any problem even if it is connected to another integrated circuit device by guaranteeing only its input / output characteristics, and each is operated as a communication system with one side as the transmitter side and the other as the receiver side. I was able to.
  • the frequency of the interface signal between the integrated circuit devices reaches a region exceeding 200 MHz to 400 MHz, a difference in timing between different signals becomes a problem.
  • the difference in timing between the clock signal and the data signal transmitted in synchronization therewith, or the difference in timing between the data signals a situation in which the data signal cannot be captured correctly is caused.
  • SerDes SerDes (SERializer / DESerializer) or the like
  • a method of transmitting and receiving a clock signal and a data signal by superimposing them on one signal line under a certain algorithm may be adopted.
  • Patent Document 1 discloses a data transmission circuit in which the skew between data signals is reduced as much as possible. Specifically, in this data transmission circuit, the time difference between the reception timing when the predetermined signal is transmitted to each of the first transmission path and the second transmission path and the predetermined target timing is zero. Or, the drive capacity on the transmitter side is changed so as to be minimized.
  • the characteristics of the integrated circuit device need to take into account process variations depending on the manufacturing process, temperature characteristics, measurement variations, device differences in measurement devices, delay due to the capacity of the probe card for measurement, measurement resolution, and the like.
  • FIG. 16 shows an example of variation factors and measured values that affect the characteristics of the integrated circuit device.
  • FIGS. 17A and 17B are explanatory diagrams illustrating the influence of the variation factor of FIG. 16 on the characteristics of the integrated circuit device.
  • FIG. 17A shows an explanatory diagram of the influence of the variation factor of FIG. 16 on the characteristics of the integrated circuit device on the transmitter side.
  • FIG. 17B is an explanatory diagram of the influence of the variation factors in FIG. 16 on the characteristics of the integrated circuit device on the receiver side.
  • the variation factors described above are manufactured by a manufacturing process of, for example, 0.18 ⁇ m, and values as shown in FIG. 16 are given as actual measurement values.
  • each of the setup time and hold time of the integrated circuit device needs to consider 0.68 ns obtained by adding the values of the variation factors of all factors.
  • setup time and hold time are 0.8 ns as a characteristic of an integrated circuit device that transmits and receives signals of 200 MHz to 400 MHz, for example, using the above manufacturing process.
  • the present invention has been made to solve at least a part of the above problems, and can be realized as the following forms or modes.
  • the receiver circuit that captures an input signal at a plurality of capture timings determined based on the capture clock signal changes to the first state or the second state.
  • a delay circuit that outputs a signal delayed by a set delay time, a latch circuit that captures the input signal delayed by the delay circuit at each capture timing, and a test of the latch signal captured by the latch circuit
  • a data test result register in which a test result value corresponding to the test result of the data test circuit is set, and the data test circuit is loaded into the latch circuit at each fetch timing
  • the latch signal is compared with the expected value, and the comparison result is output.
  • the optimum delay time can be determined by capturing a predetermined input signal while changing the delay time of the delay circuit. For this reason, an input signal delayed by the determined optimum delay time is captured at a predetermined capture timing, so that even a high-speed signal can be received with high accuracy. Thereby, it is possible to realize high-accuracy high-speed signal reception with a simple configuration without providing a PLL circuit.
  • the delay time of the input signal is adjusted in consideration of the allowable value of the timing of the transmitter circuit and the receiver circuit, the mounting factor in the COF, the variation in inductance caused by the bending of the COF, the difference in individual bending conditions, etc. Will be able to.
  • the optimum delay time for the input signal can be obtained without being affected by the variation factors of other input signals having a small margin. Can be determined and adjusted.
  • the latch data corresponding to the latch signal captured at each capture timing for each different delay time set in the delay circuit is A delay value adjusting unit configured to adjust a delay time of the delay circuit based on the test result value so as to coincide with a given first pattern;
  • the optimum delay time of the delay circuit can be determined autonomously and the delay circuit can be set to the optimum delay time. Become. Therefore, in addition to the above effects, control from the outside to the receiver circuit can be greatly simplified.
  • each capture timing is at the center of a period in which the first state or the second state continues.
  • a delay value adjusting unit configured to adjust a delay time of the delay circuit based on the test result value;
  • the delay circuit includes a current drive capability of a delay element constituting the delay circuit and an output thereof. At least one of the number of delay elements in the signal path of the signal is changed.
  • the delay time of the delay circuit in order to determine the optimum delay time, can be changed in a minute unit so that the optimum delay time can be determined with higher accuracy. Become.
  • the receiver circuit according to a fifth aspect of the present invention is the receiver circuit according to any one of the first to fourth aspects, after the operation start of the receiver circuit, before the display start using the input signal, and The data verification circuit verifies the latch signal at at least one timing of the blanking period of the display using the input signal.
  • the receiver circuit according to the sixth aspect of the present invention is the receiver circuit according to any one of the first to fifth aspects, wherein the first state is determined from the period of the capture timing based on the test result value.
  • it includes a first cross point detection unit that detects a cross point shift of the input signal input as a differential signal when it is determined that the period during which the second state continues is long.
  • the receiver circuit according to a seventh aspect of the present invention is the receiver circuit according to any one of the first to sixth aspects, wherein the falling edge and the rising edge of the fetch clock signal are based on the test result value. , And a period in which the first state or the second state continues when captured in the order of the falling edge, and a rising edge, a falling edge, and a rising edge of the captured clock signal.
  • a second cross that detects a shift in a cross point of the fetched clock signal that is input as a differential signal when it is determined that the period in which the first state or the second state continues is sometimes different Includes point detector.
  • the cross point of the clock signal can be adjusted, in addition to the above effects, it is possible to capture a high-speed signal more accurately.
  • the receiver circuit according to an eighth aspect of the present invention is the receiver circuit according to the seventh aspect, wherein when the second cross-point detector detects a cross-point shift of the fetch clock signal, the capture circuit A cross point adjustment unit for adjusting the cross point of the clock signal is included.
  • the cross point can be adjusted in the receiver circuit without controlling the transmitter circuit, a high-speed signal can be captured more accurately with a simple configuration.
  • a communication system includes the receiver circuit according to any one of the first to eighth aspects and a transmitter circuit that transmits the input signal to the receiver circuit.
  • the communication system includes a receiver circuit according to a sixth correspondence description, and a transmitter circuit that transmits the input signal to the receiver circuit.
  • the cross point detector When a cross point shift of the input signal is detected by the cross point detector, the cross point of the input signal is adjusted.
  • a communication system includes the receiver circuit according to the seventh aspect, and a transmitter circuit that transmits the input signal to the receiver circuit.
  • the cross point detection unit detects a cross point shift of the fetch clock signal, the cross point of the fetch clock signal is adjusted.
  • the electronic device includes the communication system according to any one of the ninth to eleventh aspects.
  • the control method of the receiver circuit that captures an input signal at a plurality of capture timings determined based on the capture clock signal changes to the first state or the second state.
  • a delay control step for outputting the input signal with a delay of a set delay time, a latch step for fetching the input signal delayed in the delay control step at each fetch timing, and a latch step fetched by the latch step.
  • a data verification step for verifying a latch signal; and a delay value adjustment step for adjusting the delay time based on a verification result of the data verification step.
  • the data verification step the data acquired at each acquisition timing The latch signal is compared with the expected value.
  • the optimum delay time can be determined by capturing a predetermined input signal while changing the delay time of the delay circuit. For this reason, an input signal delayed by the determined optimum delay time is captured at a predetermined capture timing, so that even a high-speed signal can be received with high accuracy. Thereby, it is possible to realize high-accuracy high-speed signal reception with a simple configuration without providing a PLL circuit.
  • the delay time of the input signal is adjusted in consideration of the allowable value of the timing of the transmitter circuit and the receiver circuit, the mounting factor in the COF, the variation in inductance caused by the bending of the COF, the difference in individual bending conditions, etc. Will be able to.
  • the optimum delay time for the input signal can be obtained without being affected by the variation factors of other input signals having a small margin. Can be determined and adjusted.
  • FIG. 4 is a diagram illustrating a configuration example of a delay circuit in FIG. 3.
  • FIGS. 7A to 7E are operation explanatory views of the first receiver circuit.
  • FIG. 8 is a diagram showing a latch signal taken into the data latch circuit in FIGS. 7A to 7E.
  • FIG. 15A is a perspective view of a configuration of a mobile personal computer.
  • FIG. 15B is a perspective view of a structure of a mobile phone.
  • FIG. 17A is an explanatory diagram of the influence of the variation factor of FIG. 16 on the characteristics of the integrated circuit device on the transmitter side.
  • FIG. 17B is an explanatory diagram of the influence of the variation factors of FIG. 16 on the characteristics of the integrated circuit device on the receiver side.
  • FIG. 1 shows a configuration example of a display module in which the communication system according to the first embodiment of the present invention is mounted.
  • the display module 10 includes a PCB 20, a panel substrate 30, and a COF 40.
  • a display controller 22 including the transmitter 100 and a connector 24 are mounted, and a wiring 26 is formed to connect between a connection portion included in the display controller 22 and a connection portion included in the connector 24.
  • the panel substrate 30 is provided with a pixel region 32 in which a plurality of pixels arranged in a matrix are formed, and wiring for supplying a drive signal and a power supply voltage to each pixel is formed.
  • the COF 40 is mounted with a connector 42 connected to the connector 24 of the PCB 20 and a display driver 44 including the receiver 200, and wiring for connecting between a connection part of the connector 42 and a connection part of the display driver 44 is provided. Is formed.
  • the output terminal of the display driver 44 is connected to a wiring formed on the panel substrate 30.
  • the PCB 20 may be mounted with a CPU (Central Processing Unit) that controls the display module 10, a memory, and other dedicated chips in addition to the display controller 22.
  • a communication system is configured by the transmitter 100 of the display controller 22 and the receiver 200 of the display driver 44.
  • the display controller 22 performs given image processing on display data supplied from an image supply device (not shown), and supplies the display driver 44 with a data signal and a display timing signal corresponding to the display data after the image processing.
  • the display driver 44 drives pixels formed in the pixel region 32 via wiring formed in the panel substrate 30 based on display data corresponding to the data signal in synchronization with the display timing signal.
  • the data signal corresponding to the display data after the image processing is transmitted by the transmitter 100 of the display controller 22 and received by the receiver 200 of the display driver 44 via the wiring 26, the connectors 24 and 42, and the wiring of the COF 40.
  • the transmitter 100 converts display data into serial data, converts the display data into a data signal that is a differential signal, transmits the data signal to the receiver 200, converts the clock signal into a differential signal, and transmits the differential signal to the receiver 200.
  • the transmitter 100 can also transmit the display timing signal to the receiver 200 in the same manner.
  • the receiver 200 includes a delay circuit for each signal line, and an optimal delay time can be determined by capturing a specific signal transmitted by the transmitter 100 while changing the delay time of the delay circuit. It is like that. Accordingly, by capturing the data signal from the transmitter 100 delayed by the determined optimum delay time at a predetermined capture timing, it is possible to receive data with high accuracy even for a high-speed signal. That is, since the receiver 200 can always capture a data signal delayed by an optimal delay time with respect to a predetermined capture timing, a high-accuracy high-speed signal can be obtained with a simple configuration without providing a PLL circuit. Can be realized.
  • FIG. 2 schematically shows a configuration example of the transmitter 100 and the receiver 200 in FIG.
  • a data signal and a clock signal are transmitted from the transmitter 100 to the receiver 200 via eight pairs of differential signal lines for data and display timing signals and a pair of differential signal lines for clocks. Shall be.
  • Transmitter 100 includes a PLL circuit 110, a clock transmitter circuit 120, and a transmitter circuit 130 8 of the first transmitter circuits 130 1 to 8.
  • the clock transmitter circuit 120 is a transmitter circuit for transmitting a clock signal.
  • Transmitter circuit 130 8 of the first transmitter circuits 130 1 through 8 are transmitter circuits for transmitting the data and the display timing signals.
  • PLL circuit 110 generates a transmit clock signal based on the reference clock, not shown, supplies the transmit clock signal clock transmitter circuit 120, the transmitter circuit 130 8 of the first transmitter circuits 130 1 to 8.
  • the clock transmitter circuit 120 includes a parallel serial (hereinafter referred to as P / S) converter 122 and a differential transmitter 124.
  • the P / S converter 122 converts to serial data in which the transmission clock signal is incorporated into predetermined pattern data in synchronization with the transmission clock signal.
  • the differential transmitter 124 generates a pair of differential signals corresponding to the serial data from the P / S conversion unit 122 and outputs the differential signals to the receiver 200 via the differential signal lines CLKP and CLKN.
  • the first transmitter circuit (transmitter circuit in a broad sense) 130 1 includes a P / S converter 132 1 and a differential transmitter 134 1 .
  • P / S conversion unit 132 1 in synchronization with the transmission clock signal, converts the transmission data SD1 to the serial data.
  • the differential transmitter 134 1 generates a pair of differential signals corresponding to the serial data from the P / S conversion unit 132 1 and outputs the differential signals to the receiver 200 via the differential signal lines SDP1 and SDN1.
  • the transmitter circuit 130 8 of the 8 includes a P / S conversion unit 132 8, and a differential transmitter 134 8.
  • P / S conversion unit 132 8 in synchronization with the transmission clock signal, converts the transmission data SD8 into serial data.
  • Differential transmitter 134 8 generates a pair of differential signal corresponding to the serial data from the P / S conversion unit 132 8, and outputs to the receiver 200 through the differential signal lines SDP8, SDN8.
  • each transmitter circuit when adjusting the cross point of a pair of differential signal which a differential transmitter outputs, each transmitter circuit can be provided with the cross point adjustment part corresponding to a differential transmitter. That is, the clock transmitter circuit 120 can include the cross point adjustment unit 126.
  • the first transmitter circuit 130 1 may include a cross point adjustment unit 136 1 corresponding to the differential transmitter 134 1 .
  • the transmitter circuit 130 8 of the second transmitter circuits 130 2 to 8 may comprise a cross-point adjustment unit 136 1-136 8 corresponding to the differential transmitter 1341 ⁇ 134 8.
  • Each crosspoint adjustment unit controls a driving unit of a corresponding differential transmitter under control from a CPU (not shown) mounted on the PCB 20 to change a current driving capability for driving at least one of a pair of differential signals. To do. Thereby, the cross point of a pair of differential signals can be adjusted.
  • Receiver 200 includes a clock receiver 210, and a multi-phase clock generation circuit 220, and a receiver circuit 230 8 of the first receiver circuits 230 1 to 8.
  • the clock receiver 210 receives a differential signal transmitted by the differential transmitter 124 of the clock transmitter circuit 120 via the differential signal lines CLKP and CLKN.
  • the multiphase clock generation circuit 220 extracts a clock signal from the reception signal received by the clock receiver 210 and generates a multiphase clock signal.
  • Each phase of the clock signal generated by multi-phase clock generation circuit 220 is supplied as a capture clock signal of each of the data latch circuit of the receiver circuit 230 8 of the first receiver circuits 230 1 to 8.
  • the first receiver circuit (receiver circuit in a broad sense) 230 1 includes a differential receiver 232 1 , a delay circuit 234 1, and a data latch circuit (latch circuit in a broad sense) 236 1 .
  • the differential receiver 232 1 receives the differential signal transmitted via the differential signal lines SDP 1 and SDN 1 by the differential transmitter 134 1 of the first transmitter circuit 130 1 .
  • the delay circuit 234 1 is configured to be capable of adjusting the delay time. When a data signal from the differential receiver 232 1 is input as an input signal, the delay circuit 234 1 is delayed by the delay time set at that time, and it outputs the data latch circuit 236 1.
  • Data latch circuit 236 a plurality of capture timing determined based on one of the clock signals of the multiphase clock signals generated by the multiphase clock generating circuit 220 takes in the output signal of the delay circuit 234 1.
  • the capture timing is, for example, a rising edge and a falling edge of the clock signal.
  • the received data RD1 is outputted.
  • the receiver circuit 230 8 of the second receiver circuits 230 2 to 8 is provided with differential receivers 232 1 to 232 8, a delay circuit 234 1 to 234 8, and a data latch circuit 236 1 to 236 8 ing.
  • Each receiver circuit receives the differential signal transmitted from the corresponding transmitter circuit, delays it in the delay circuit, and captures it in the data latch circuit.
  • the receiver circuit 230 8 of the 8 includes a differential receiver 232 8, a delay circuit 234 8, and a data latch circuit 236 8.
  • Differential receivers 232 8, a differential transmitter 134 8 of the eighth transmitter circuit 130 8 receives a differential signal transmitted through the differential signal lines SDP8, SDN8.
  • the delay circuit 234 8 is configured to allow adjustment of the delay time, when the data signal from the differential receiver 232 8 as the input signal, is delayed by a delay time which has been set at that time, and it outputs the data latch circuit 236 8.
  • Data latch circuit 236 8 a plurality of capture timing determined based on one of the clock signals of the multiphase clock signals generated by the multiphase clock generating circuit 220 takes in the output signal of the delay circuit 234 8. In response to the latch signal captured by the data latch circuit 236 8, the received data RD8 is output.
  • first receiver circuit 230 1 a detailed configuration example of the first receiver circuit 230 1 will be described, and details of the second receiver circuit 230 2 to the eighth receiver circuit 230 8 having the same configuration as the first receiver circuit 230 1 will be described. A description of the configuration example is omitted.
  • Figure 3 shows a block diagram of a first receiver circuit 230 1 of a detailed configuration example.
  • the same parts as those in FIG. 3 are identical to FIG. 3, the same parts as those in FIG.
  • the first receiver circuit 230 1 includes an input interface (Inter Face: hereinafter referred to as I / F) unit 238 1 and a delay. and a value setting register 240 1. Further, the first receiver circuit 230 1 includes a data verification enable register 242 1 , a delay value setting unit 244 1 , a data verification circuit 246 1 , a data verification result register 248 1, and an output I / F unit 250 1 . It has. Note that the function of the input I / F unit 238 1 and the function of the output I / F unit 250 1 may be realized by a single I / F unit.
  • the input I / F unit 238 1 performs input interface processing when a CPU (not shown) accesses the delay value setting register 240 1 and the data verification enable register 242 1 .
  • the delay value setting register 240 1 is a register configured to be accessible by the CPU via the input I / F unit 238 1 , and a setting value corresponding to the delay value is set by the CPU.
  • the data verification enable register 242 1 is a register configured to be accessible by the CPU via the input I / F unit 238 1 , and is a register that sets the data verification processing to an enabled state when accessed by the CPU. Data test process is performed on the data signal changes to H level in a predetermined pattern transmitted by the first transmitter circuit 130 1 (first state) or an L level (the second state).
  • the delay value setting unit 244 1 sets the delay time of the delay circuit 234 1 based on the set value set in the delay value setting register 240 1 .
  • the delay circuit 234 1 delays the data signal received by the differential receiver 232 1 by a delay time corresponding to the set value set in the delay value setting register 240 1 and outputs the delayed signal.
  • a delay circuit 234 1 has one or a plurality of delay elements, and based on the set value set in the delay value setting register 240 1 , the delay element in the current drive capability of the delay element and the signal path of its output signal Change at least one of the numbers.
  • the data latch circuit 236 1 is accept clock signal is input, a plurality of capture timing is determined based on said mounting write clock signal, it takes in the data signal delayed by the delay circuit 234 1, the received data Output as RD1.
  • the data verification circuit 246 1 verifies the latch signal fetched by the data latch circuit 236 1 .
  • Data detection circuit 246 1 compares the latched signal data signals in a given period of time has been taken at each reading time, and a predetermined expected value, the comparison result, the corresponding set value (Delay Value) and output as a test result value.
  • the data test result register 248 1 is set with the test result value from the data test circuit 246 1 .
  • the data test result register 248 1 is a register configured to be accessible by the CPU via the output I / F unit 250 1 , and the test result value is read by the CPU.
  • the output I / F unit 250 1 performs output interface processing when the CPU accesses the data test result register 248 1 .
  • the delay circuit 234 1 is provided with a plurality of first delay elements DL1, a plurality of second delay element DL2, and an output selector SEL.
  • the plurality of first delay elements DL1 are connected in cascade, and the data signal from the differential receiver 232 1 is input to the input of the first delay element DL1 in the first stage, and each first delay element DL1 The output is connected to the output selection unit SEL.
  • the output of each first delay element DL1 is also connected to the output selection unit SEL via each second delay element DL2.
  • the second delay element DL2 is connected to the high potential side power supply via any one of a plurality of resistance elements having different resistance values, and can adjust the delay time of the rise of the output signal. ing.
  • the second delay element DL2 is connected to the low-potential-side power supply via any one of a plurality of resistance elements having different resistance values, and can adjust the delay time of the fall of the output signal. It is like that.
  • the delay value setting unit 244 1 outputs a control signal Dcnt corresponding to the set value set in the delay value setting register 240 1 to the plurality of second delay elements DL2 and the output selection unit SEL.
  • Each second delay element DL2 is connected to a high-potential-side power supply and a low-potential-side power supply through a resistance element selected based on the control signal Dcnt.
  • the output selection unit SEL selects one of the outputs of the plurality of first delay elements DL1 and the plurality of second delay elements DL2 based on the control signal Dcnt, and passes through the selected path. and it outputs the data latch circuit 236 1 signal as an output signal.
  • the delay circuit 234 1 can change at least one of the current drive capability of the delay element and the number of delay elements in the signal path of the output signal based on the set value set in the delay value setting register 240 1 .
  • CPU is repeated setting while shifting the delay time of the delay circuit 234 1.
  • the first receiver circuit 230 each time, performs data assayed after capturing input data signals, CPU, based on these data assay results, it calculates the optimum delay value.
  • FIG. 5 and 6 show a flow diagram of a first receiver circuit 230 1 of the control of the first embodiment.
  • FIG. 5 shows a control example of the CPU that controls the first receiver circuit 2301
  • FIG. 6 shows a detailed processing example of step S6 of FIG.
  • a memory (not shown) stores a program corresponding to each step shown in FIGS. 5 and 6, and the CPU executes a process corresponding to the program read from the memory.
  • CPU accesses the data test enable register 242 1, sets the data verification processing in an enabled state (step S1).
  • CPU sets the set value corresponding to the delay value to the delay value setting register 240 1 (step S2).
  • the delay value setting unit 244 1 sets the delay time of the delay circuit 234 1 based on the set value in step S2.
  • the first transmitter circuit 130 1 transmits a predetermined data signal to the first receiver circuit 230 1, the first receiver circuit 230 1, the delay time set by the data signal It will capture the data latch circuit 236 1 after delaying.
  • step S2 The CPU, after step S2 and waits until the read timing data assay results register 248 1 (step S3: N). Then, at readout timing, CPU accesses the data assay results register 248 1, reads the test result value is a register value of the data test result register 248 1 (step S4).
  • step S5 When data with test at the next delay value (step S5: Y), CPU sets the set value corresponding to the next delay value in the delay value setting register 240 1 (step S2).
  • step S5 when the next data test is not performed (step S5: N), the CPU calculates an optimum delay value based on the plurality of test result values read in step S4 (step S6).
  • step S6 the CPU determines the length of the period in which the plurality of latch signals at the respective capture timings are continuously at the H level based on the plurality of test result values with different delay times. Whether or not can be determined is determined (step S10).
  • step S10: Y the CPU calculates an optimum delay value based on the test result value (step S11, end). For example, when a plurality of latch signals change from L level to H level and then return to L level, if a continuous H level period can be determined, the delay value near the center of the H level period is the optimum delay value. As required.
  • step S10 determines whether or not the detection condition value of the cross point deviation of the data signal transmitted as the differential signal is satisfied based on the test result value. It discriminate
  • step S12 When it is determined that the data signal cross point deviation detection condition is satisfied (step S12: Y), the CPU detects the data signal cross point deviation (step S13). For example, when the deviation of the cross point of the data signal is detected in step S13, the cross point adjusting unit 136 1 of the first transmitter circuit 130 1, it is desirable to adjust the cross-point.
  • step S12 When it is not determined in step S12 that the detection condition for the cross point deviation of the data signal is satisfied (step S12: N), or following step S13, the CPU executes step S14.
  • step S ⁇ b> 14 the CPU determines whether or not a detection condition value for a cross point deviation of a clock signal transmitted as a differential signal is satisfied based on the test result value.
  • step S14 When it is determined that the detection condition of the clock signal cross point shift is satisfied (step S14: Y), the CPU detects the cross point shift of the clock signal (step S15). For example, it is desirable to adjust the cross point by the cross point adjusting unit 126 of the clock transmitter circuit 120 when the shift of the cross point of the clock signal is detected in step S15.
  • step S14 When it is not determined in step S14 that the detection condition of the cross point deviation of the clock signal is satisfied (step S14: N), or following step S15, the CPU executes step S7.
  • step S7 CPU accesses the data test enable register 242 1, sets the data verification processing disable state.
  • CPU sets the set values corresponding to delay values obtained as a result calculated in step S6 to the delay value setting register 240 1 (step S8), and the process ends.
  • the first receiver circuit 230 a data signal that changes in a particular pattern, is output delayed by the delay time set (delay control step), sampled each data signal obtained by this delay (Latch step).
  • the delay value setting unit 244 1, the delay time of the delay circuit 234 1 is set on the basis of the set value in step S8. Therefore, the data signal transmitted from the first transmitter circuit 130 1 to the first receiver circuit 230 1 can be reliably captured.
  • FIGS. 7A to 7E show examples of timing waveforms of the data signal D having different delay times with respect to the fetch clock signal CLK.
  • 7A to 7E are pulse signals in which the data signal D changes to H level, and the H level period of the data signal D is from a half cycle of the fetch clock signal CLK. Represents an example of a long case.
  • FIG. 7A shows an example of timing waveforms of the data signal D and the capture clock signal CLK at the delay time DT1.
  • FIG. 7B shows an example of timing waveforms of the data signal D and the capture clock signal CLK when the delay time DT2 (DT2> DT1).
  • FIG. 7C illustrates an example of timing waveforms of the data signal D and the capture clock signal CLK when the delay time DT3 (DT3> DT2).
  • FIG. 7D illustrates an example of timing waveforms of the data signal D and the capture clock signal CLK when the delay time is DT4 (DT4> DT3).
  • FIG. 7E illustrates an example of timing waveforms of the data signal D and the capture clock signal CLK when the delay time DT5 (DT5> DT4).
  • the capture timing is the rising edge and the falling edge of the capture clock signal CLK.
  • the delay time DT1 the data latch circuit 236 1
  • the data latch circuit 236 1, the reading time T1 H level, the reading time T2 H level, is the reading time T3 L level is captured.
  • the delay time DT3, the data latch circuit 236 1, the reading time T1 L level, H level in reading time T2, the reading time T3, L level is captured.
  • the data latch circuit 236 1, L level in reading time T1, the reading time T2 H level, is the reading time T3 H level is captured.
  • the delay time DT5 the data latch circuit 236 1, L level in reading time T1, the reading time T2 L level, is the reading time T3 H level is captured.
  • Data detection circuit 246 to test the latch signals captured by each pickup timing. In fact, not be taken to fix the H level or L level as the data latch circuit 236 1 shown in FIG. 7 (A) ⁇ FIG 7 (E) in each acquisition timing. That is, even if signals are acquired with the same delay value and at the same acquisition timing, they may be at the H level or the L level. Data detection circuit 246 1, at each reading time, and outputs the result of comparison between the expected value and the latch signals in each reading time as data assay results. For example, as a result of this data test, when data signals are repeatedly acquired under the same conditions, at each acquisition timing, when all the expected values match, when all the expected values do not match, the expected values match or do not match. Can be tested. Such data detection circuit 246 1 Data assay results by is set to a data test result register 248 1 as a test result value.
  • Figure 8 shows a latch signal fetched into the data latch circuit 236 1 in FIG. 7 (A) ⁇ FIG 7 (E).
  • Focusing on reading time T1 when is shifted sequentially delay time DT1 ⁇ DT5, the data latch circuit 236 1, H level, H level, L level, L level, the L level is captured.
  • Focusing on pickup timing T2 when is shifted sequentially delay time DT1 ⁇ DT5, the data latch circuit 236 1, L level, H level, H level, H level, L level is captured.
  • focusing on pickup timing T3 when is shifted sequentially delay time DT1 ⁇ DT5, the data latch circuit 236 1, L level, L level, L level, H level, the H level is captured .
  • the H level period of the data signal D can be known, and the optimum delay value of the data signal D can be obtained.
  • the optimum delay time DLx is an intermediate value between the delay time DT2 and the delay time DT4. Therefore, if the delay value corresponding to the delay time DT2 is d2, and the delay value corresponding to the delay time DT4 is d4, the CPU sets, for example, (d2 + d4) / 2 as the optimum delay value dx in step S11 of FIG. Calculate by calculation. Then, CPU is the setting value corresponding to the delay value dx, is set in the delay value setting register 240 1.
  • the first receiver circuit 230 1 can reliably capture the data signal from the first transmitter circuit 130 1 .
  • the CPU performs the following process.
  • the period of H level of the data signal D is an example of a latch signal is captured in the data latch circuit 236 1 is shorter than half the period of the accept clock signal CLK.
  • FIG. 9 shows an example of signal levels for delay times DT1 to DT7, for example.
  • the H level period of the data signal D cannot be determined from the signal level results at the respective capture timings in the delay times DT2 and DT6.
  • the CPU since it is determined that it means that the cross point of the differential signal is shifted, the CPU detects it as a shift of the cross point of the data signal or the captured clock signal.
  • step S12 of FIG. 6 when it is determined that the period in which the H level or L level continues is longer than the period of the capture timing, it is determined that the detection condition of the cross point deviation of the data signal is satisfied.
  • step S14 in FIG. 6 a period in which the H level or the L level continues when the falling edge, the rising edge, and the falling edge of the captured clock signal are captured in this order, and the rising edge of the captured clock signal.
  • the timing of the data test, etc. by the data detection circuit 246 1, after starting the first receiver circuit 230 1 of the operation, before the display start using a data signal, and at least the display of the blanking interval using the data signal One timing is desirable. By doing so, it is possible to provide a receiver circuit capable of receiving signals at high speed in consideration of mounting factors without affecting display and without providing a PLL circuit or the like.
  • the optimum delay time is used.
  • Data signals can be captured.
  • a high-speed signal can be captured without providing a PLL circuit in the receiver circuit.
  • the delay time of the data signal is adjusted in consideration of the allowable timing of the transmitter circuit and the receiver circuit, the mounting factor in the COF, the variation in inductance caused by the bending of the COF, the difference in individual bending conditions, and the like. Will be able to.
  • the optimum delay time for the data signal can be obtained without being influenced by the variation factors of other data signals having a small margin. Can be determined and adjusted.
  • CPU is has been described as determining the optimal delay time by accessing the first receiver circuit 230 1, but is not limited thereto.
  • the receiver circuit autonomously determines the optimum delay time.
  • FIG. 10 shows a block diagram of a configuration example of the first receiver circuit in the second embodiment. 10, parts that are the same as those in FIG. 3 are given the same reference numerals, and descriptions thereof will be omitted as appropriate.
  • the first receiver circuit 300 1 of the second embodiment is provided in the receiver 200 in place of the first receiver circuit 230 1 of FIG. In this case, instead of each of the second receiver circuit 230 2 to the eighth receiver circuit 230 8 , the second receiver circuit 230 2 to the eighth receiver circuit having the same configuration as the first receiver circuit 300 1 are used. 230 8 is provided.
  • the first receiver circuit 300 1 includes an I / F unit 310 1 , a delay value setting register 240 1 , and a data verification enable register 242. 1, and a delay value setting unit 320 1. Further, the first receiver circuit 300 1 includes a data verification circuit 340 1 , a data verification result register 248 1, and a delay value adjustment unit 360 1 .
  • the I / F unit 310 1 performs input interface processing when a CPU (not shown) accesses the delay value setting register 240 1 and the data verification enable register 242 1 .
  • Delay value setting unit 320 when the data verification processing is enabled, it performs control to change the delay time of the delay circuit 234 1 while updating the delay value.
  • the delay value setting unit 320 when the data verification processing is disabled state, sets a delay circuit 234 1 as a delay time corresponding to a setting value set in the delay value setting register 240 1.
  • Data detection circuit 340 1 delays for each of a plurality of delay times, on the basis of the data latch circuit 236 1 to repeatedly captured signals at each reading time, performs data verification.
  • Delay value adjusting unit 360 based on the data assay results register 248 set test result value to 1 calculates the optimum delay value and outputs the delay value setting unit 320 1.
  • Delay value adjusting unit 360 based on the test result value, taking the timing sets the setting value to the delay value setting register 240 1 so that the center of the period during which the H level or L level is continuous.
  • the delay value adjusting unit 360 based on the test result value, the latch pattern corresponding to the latch signal taken at each reading time for different delay time set in the delay circuit 234 1, a given to match the first pattern may be set a setting value to the delay value setting register 240 1.
  • FIG. 11 shows a first detailed configuration example of the receiver circuit 300 1 of FIG. 10.
  • the same parts as those in FIG. 10 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the delay value setting unit 320 1 includes a condition setting register 322 1 , a test delay counter 324 1 , a delay test register 326 1 , a delay switch 328 1, and a timing control circuit 330 1 .
  • condition setting register 322 1 setting values corresponding to various conditions when performing data verification are set by the CPU via the I / F unit 310 1 .
  • the conditions for performing the data verification include the range of the delay time during the data verification, the update unit of the delay time, and the like.
  • Assay delay counter 324 1 is in a state in which the data test is set to an enable state, a counter for updating the delay value. Delay value updated by calibrating the delay counter 324 1 is set in the delay test register 326 1.
  • the delay switch 328 1 sets the delay time of the delay circuit 234 1 based on the delay value set in the delay verification register 326 1 when the data verification process is set to the enabled state.
  • the delay switch 328 data verification process when it is set to the disabled state, sets the delay time of the delay circuit 234 1 based on the delay value set in the delay value setting register 240 1.
  • the timing control circuit 330 1 controls each unit constituting the delay value setting unit 320 1 .
  • Such timing control circuit 330 when the optimum delay value from the delay value adjusting unit 360 1 is input, sets the set values corresponding to the delay value in the delay value setting register 240 1. Then, the timing control circuit 330 1 switches the delay switch 328 1, sets a delay circuit 234 1 for optimum delay.
  • the data verification circuit 340 1 includes an address decoder 342 1 , a plurality of data latches 344 1, and a verification circuit 346 1 .
  • a plurality of data latches 344 1 is the type number of the data latches of the delay values that are updated when the data verification processing (delay time).
  • the address decoder 342 1 selects the data latch 344 1 corresponding to the delay value updated by the test delay counter 324 1 .
  • Selected data latch 344 1 latches the latch signal of the data latch circuit 236 1 captured by the capture timing for each delay value is updated by calibrating the delay counter 324 1.
  • Detection circuit 346 for each delay value (delay time), and outputs the test result to comparison result with the expected value and captured latch signal in each acquisition timing.
  • the test result by the test circuit 346 1 is set in the data test result register 248 1 . Thereby, for example, a latch pattern at the capture timing T2 in FIG. 8 is obtained as a test result, and a period in which the H level continues can be determined from the test result.
  • the delay value adjusting unit 360 based on the test result value, taking the timing sets the setting value to the delay value setting register 240 1 so that the center of the period during which the H level or L level is continuous, the following It can have the structure as follows.
  • Figure 12 is a block diagram showing a configuration example of the delay value adjusting unit 360 1 of FIG. 11.
  • the delay value adjustment unit 360 1 includes an LH test circuit 362 1 , an HL test circuit 364 1, and a 1 ⁇ 2 operation circuit 366 1 .
  • the LH test circuit 362 1 Based on the test result value set in the data test result register 248 1 , the LH test circuit 362 1 tests the timing t 1 at which the level has changed from the L level to the H level.
  • the HL test circuit 364 1 tests the timing t2 at which the level has changed from the H level to the L level based on the test result value set in the data test result register 248 1 .
  • the optimum delay value is a delay value setting unit 320 1 is input, can be set to the delay circuit 234 1 outputs delays the data signal at the optimal delay time using this delay value .
  • the optimum delay time is determined in each corresponding receiver circuit while shifting the delay time of the data signal from each transmitter circuit.
  • the data signal can be captured with an optimum delay time.
  • the delay time of the data signal is adjusted in consideration of the allowable timing of the transmitter circuit and the receiver circuit, the mounting factor in the COF, the variation in inductance caused by the bending of the COF, the difference in individual bending conditions, and the like. Will be able to.
  • the CPU is described as detecting the shift of the cross point between the data signal and the capture clock signal, but the present invention is not limited to this.
  • FIG. 13 shows a block diagram of a configuration example of the first receiver circuit in the third embodiment.
  • the same parts as those in FIG. 13 are identical parts as those in FIG. 13 in FIG. 13, the same parts as those in FIG. 13, the same parts as those in FIG. 13, the same parts as those in FIG. 13, the same parts as those in FIG. 13, the same parts as those in FIG. 13, the same parts as those in FIG. 13, the same parts as those in FIG. 13, the same parts as those in FIG.
  • the third first in an embodiment of the receiver circuit 230a 1 is first receiver circuit 230 is different from the first, the first cross point detecting unit 400 1, 1 and the second cross point detecting unit 410, the cross point adjusting portion 420 1 and is a point that has been added.
  • the first cross point detecting unit 400 based on the test result value, detection processing is performed in step S12 in FIG. 6. Specifically, the first cross point detector 400 1, when the period of H level or L level from period consecutive reading time is determined to a long, detecting a shift of the cross point of the data signal.
  • Second cross point detecting unit 410 based on the test result value, detection processing is performed in step S14 in FIG. 6. Specifically, the second cross point detecting unit 410 1, a period in which H level or L level is continuous when taken in the order of the falling edge, a rising edge, and falling edge of the accept clock signal, When it is determined that the period when the H level or L level continues when the rising edge, the falling edge, and the rising edge of the captured clock signal are captured in this order, the crossing point shift of the captured clock signal is detected. To detect.
  • Cross point adjusting unit 420 when the deviation of the cross point of the first cross point detecting unit 400 1 by the data signal is detected, and controls the driving unit of the differential receivers 232 1, at least a pair of differential signals The current driving capability for driving one of the signals is changed. In this case, it is possible to omit the cross point adjustment unit 136 1 of the transmitter circuit.
  • CPU controls the cross point adjustment unit 126 of the clock transmitter circuit 120.
  • the cross point adjustment unit 126 controls the driving unit of the differential transmitter 124 to change the current driving capability for driving at least one of the pair of differential signals.
  • the cross point of the data signal and the capture clock signal can be adjusted. As a result, a high-speed signal can be captured more accurately.
  • FIG. 14 shows a block diagram of a configuration example of the first receiver circuit in the fourth embodiment. 14, the same parts as those in FIG. 2, FIG. 10, or FIG.
  • the clock receiver 210 and the multiphase clock generation circuit 220 of FIG. 2 are also shown.
  • the first receiver circuit 300a 1 in the fourth embodiment is different from the first receiver circuit 300 1 in that a first cross point detection unit 400 1 and a second cross point detection unit 410 1 are added. It is a point.
  • the clock receiver 210 that constitutes the receiver 200, the cross point adjusting unit 430 1 is connected.
  • the first cross point detecting unit 400 1 and the second cross point detecting unit 410 1 is the same as FIG. 13.
  • the cross point adjustment unit 430 1 controls the driving unit of the clock receiver 210 when the second cross point detection unit 410 1 detects the shift of the cross point of the captured clock signal, and at least the pair of differential signals. The current driving capability for driving one of the signals is changed. In this case, the cross point adjustment unit 126 of the clock transmitter circuit 120 can be omitted.
  • first and second cross point detecting unit 410 may be added .
  • the display module on which the communication system to which the receiver circuit in any one of the above embodiments is applied can be applied to the following electronic devices, for example.
  • FIG. 15A and FIG. 15B are perspective views showing the configuration of an electronic device having a display module on which a communication system to which the receiver circuit in any of the above embodiments is applied is mounted.
  • FIG. 15A is a perspective view of a configuration of a mobile personal computer.
  • FIG. 15B illustrates a perspective view of a structure of a mobile phone.
  • a personal computer 500 shown in FIG. 15A includes a main body portion 510 and a display portion 520.
  • the display unit 520 is configured by a display module in which a communication system to which the receiver circuit in any of the above embodiments is applied is mounted. That is, the personal computer 500 includes at least a display module on which a communication system to which the receiver circuit in any of the above embodiments is applied is mounted.
  • the main body 510 is provided with a keyboard 530. Operation information via the keyboard 530 is analyzed by a control unit (not shown), and an image is displayed on the display unit 520 in accordance with the operation information. Since the display portion 520 can transmit and receive signals at high speed, it is possible to provide the personal computer 500 capable of displaying very high definition at a low cost.
  • a cellular phone 600 illustrated in FIG. 15B includes a main body portion 610 and a display portion 620.
  • the display unit 620 is configured by a display module in which a communication system to which the receiver circuit in any of the above embodiments is applied is mounted. That is, the mobile phone 600 includes a display module on which a communication system to which the receiver circuit in any of the above embodiments is applied is mounted.
  • the main body 610 is provided with a key 630. Operation information via the key 630 is analyzed by a control unit (not shown), and an image is displayed on the display unit 620 according to the operation information. Since the display portion 620 can transmit and receive signals at high speed, it is possible to provide the mobile phone 600 capable of displaying very high definition at low cost.
  • the electronic device on which the communication system to which the receiver circuit in any of the above embodiments is applied is not limited to the one shown in FIGS. 15A and 15B.
  • PDAs personal digital assistants
  • digital still cameras televisions, video cameras, car navigation devices, pagers, electronic notebooks, electronic papers, calculators, word processors, workstations, videophones, POS (Point of sale systems)
  • POS Point of sale systems
  • Devices such as terminals, printers, scanners, copiers, video players and touch panels.
  • the receiver circuit, the communication system, the control method of the receiver circuit, and the like according to the present invention have been described based on any one of the above embodiments, but the present invention is not limited to any one of the above embodiments. Absent.
  • the present invention can be implemented in various modes without departing from the gist thereof, and the following modifications are possible.
  • the present invention is not limited to this. That is, it is needless to say that the communication system including the receiver circuit according to the present invention can be applied to a display that is not related to display.
  • the present invention is not limited to this. That is, the present invention is not limited to a transmitter circuit that transmits a differential signal to a receiver circuit.
  • the display driver 44 is described as being mounted on the COF, but the present invention is not limited to this.
  • the display driver 44 may be mounted on the TCP. Further, the display driver 44 may be mounted on another substrate or film other than the PCB 20.
  • an optimal delay value is obtained by calculation using five types of delay values as shown in FIGS. 7 (A) to 7 (E).
  • the present invention is not limited to this.
  • the optimum delay value can be obtained with higher accuracy by using 32 types or 64 types of delay values.
  • the present invention has been described as a receiver circuit, a communication system, an electronic device, a control method of the receiver circuit, and the like, but the present invention is not limited to this.
  • a program in which a processing procedure of a control method for a receiver circuit according to the present invention is described, and a recording medium on which the program is recorded may be used.
  • DESCRIPTION OF SYMBOLS 10 ... Display module, 20 ... PCB, 22 ... Display controller, 30 ... Panel board, 40 ... COF, 42 ... Connector, 44 ... Display driver, 100 ... Transmitter, 110 ... PLL circuit, 120 ... Transmitter circuit for clock, 122, 132 1 to 132 8 ... PS converter, 124, 134 1 to 134 8 ... Differential transmitter, 126, 136 1 to 136 8 , 420 1 , 430 1 ... Crosspoint adjustment unit, 130 1 to 130 8 . Transmitter circuit to eighth transmitter circuit, 200... Receiver, 210... Clock receiver, 220...
  • Multi-phase clock generation circuit 230 1 , 230 a 1 , 300 a 1 , 300 1 ... first receiver circuit (receiver circuit), 230 2 to 230 8 Receiver circuit of the second receiver circuits to eighth, 232 1 - 232 8 ... differential receiver, 234 1 - 234 8 ... delay circuit, 236 1 - 236 8 ... data latch circuit, 238 1 ... input I / F unit, 240 1 ... Delay value setting register, 242 1 ... Data test enable register, 244 1 , 320 1 ... Delay value setting unit, 246 1 , 340 1 ... Data test circuit, 248 1 ... Data test result register, 250 1 ... Output I / F section, 310 1 ...
  • I / F section 322 1 ... condition setting register, 324 1 ... delay counter for verification, 326 1 ... delay verification register, 328 1 ... delay switch, 342 1 ... address decoder, 344 1 ... data latches, 346 1 ... test circuit, 360 1 ... delay value adjusting unit, 362 1 ... LH test Circuit, 364 1 ... HL test circuit, 366 1 ... 1/2 calculating circuit, 400 1 ... first cross point detecting unit, 410 1 ... second cross point detecting unit.

Landscapes

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Abstract

　ＰＬＬ回路等を設けることなく、実装要因を考慮して高速な信号の受信が可能なレシーバー回路等を提供する。　取込クロック信号に基づいて決められる複数の取込タイミングで、入力信号を取り込む第１のレシーバー回路２３０１は、Ｈレベル又はＬレベルに変化する入力信号を、設定された遅延時間だけ遅延させて出力する遅延回路２３４１と、遅延回路２３４１により遅延させた入力信号を各取込タイミングで取り込むデータラッチ回路２３６１と、データラッチ回路２３６１に取り込まれたラッチ信号を検定するデータ検定回路２４６１と、データ検定回路２４６１の検定結果に対応した検定結果値が設定されるデータ検定結果レジスター２４８１とを含む。データ検定回路２４６１は、各取込タイミングで前記ラッチ回路に取り込まれたラッチ信号と期待値との比較結果を出力する。

Description

レシーバー回路、通信システム、電子機器、及びレシーバー回路の制御方法
　本発明は、レシーバー回路、これを含んで構成される通信システム、電子機器、及びレシーバー回路の制御方法等に関する。
　従来、集積回路装置は、その入出力特性のみを保証することにより、他の集積回路装置と接続し、一方をトランスミッター側、他方をレシーバー側とする通信システムとして各々を動作させても問題なく動作させることができた。ところが、集積回路装置間のインターフェイス信号の周波数が２００ＭＨｚ～４００ＭＨｚを超える領域にまで達するようになると、異なる信号間のタイミングの差が問題となってきている。特に、クロック信号とこれに同期して伝送されるデータ信号とのタイミングの差やデータ信号同士のタイミングの差によっては、正しくデータ信号を取り込めないという事態を招いている。
　そこで、例えばＳｅｒＤｅｓ（SERializer／DESerializer）等において、クロック信号及びデータ信号を、あるアルゴリズムのもとに１つの信号ラインに重畳して送受信する手法が採用される場合がある。
　また、例えば特許文献１には、データ信号同士のスキューをできるだけ低減するようにしたデータ伝送回路が開示されている。具体的には、このデータ伝送回路では、第１の伝送路及び第２の伝送路の各々に予め定められた信号を伝送させたときの受信タイミングと予め定められた目標タイミングとの時間差が零又は最小となるように、トランスミッター側のドライブ能力を変更している。
特開２０１０－７４６１５号公報
　しかしながら、ＳｅｒＤｅｓ等を採用する場合や特許文献１に開示された技術では、レシーバー側に、ＰＬＬ（Phase‐Locked Loop）回路が必要となり、レシーバー側の回路規模が大きくなるという問題がある。また、特許文献１に開示された技術では、配線レイアウトや配線長の違い等に起因して寄生抵抗や寄生容量等が、伝送路毎に異なってしまう。そのため、伝送路毎にスキューの調整度合いが異なり、高精度にスキューを調整することができないという問題がある。
　また、集積回路装置の特性は、製造プロセスに依存したプロセスばらつき、温度特性、測定ばらつき、測定装置の機差ばらつき、測定用のプローブカードの容量による遅延、測定分解能等を考慮する必要がある。
　図１６に、集積回路装置の特性に影響を与えるばらつき要因と実測値の一例を示す。
　図１７（Ａ）、図１７（Ｂ）に、図１６のばらつき要因が集積回路装置の特性に与える影響の説明図を示す。図１７（Ａ）は、図１６のばらつき要因が、トランスミッター側の集積回路装置の特性に与える影響の説明図を表す。図１７（Ｂ）は、図１６のばらつき要因が、レシーバー側の集積回路装置の特性に与える影響の説明図を表す。
　例えば、上記したばらつき要因について、例えば０．１８μｍの製造プロセスで製造し、図１６に示すような値が実測値として与えられているものとする。この場合、集積回路装置のセットアップ時間及びホールド時間の各々は、全要因のばらつき要因の値を加算して得られた０．６８ｎｓを考慮する必要がある。
　ここで、上記の製造プロセスを用いて、例えば２００ＭＨｚ～４００ＭＨｚの信号の送受信を行う集積回路装置の特性としてセットアップ時間及びホールド時間は、０．８ｎｓであるものとする。
　トランスミッター側では、図１７（Ａ）に示すように、１／２周期のタイミング許容値は、ホールド時間（＝０．８ｎｓ）と、ばらつき誤差（Ｂ１＝０．６８ｎｓ）と、セットアップ時間（＝０．８ｎｓ）で規定される。従って、１／２周期のタイミング許容値は、２．２８ｎｓ（≒２１９ＭＨｚ）となり、４００ＭＨｚの信号の送信を保証することができない。
　一方、レシーバー側では、図１７（Ｂ）に示すように、上記のばらつき誤差が、トランスミッター側からの信号のばらつき要因となるため、セットアップ時間及びホールド時間の各々に含まれてくる。従って、レシーバー側では、セットアップ時間及びホールド時間の各々は、０．１２ｎｓ（Ｂ２＝０．８ｎｓ－Ｂ１）となり、２００ＭＨｚ～４００ＭＨｚの信号を受信する集積回路装置の特性を保証することができない。
　更に、上記のトランスミッター側のタイミングの許容値やレシーバー側のタイミングの許容値に加えて、ＰＣＢ（Printed Circuit Board）、ＣＯＦ（Chip On Film）やＴＣＰ（Tape Career Package）等における集積回路装置の実装要因を考慮する必要がある。ＣＯＦやＴＣＰでは、機器への組み込みの際に曲げられた状態で実装される。そのため、ＣＯＦやＴＣＰに実装されることを考慮しようとしても、曲げに起因したインダクタンスの変動や、個々の曲げ具合の違い等により、ばらつきを正確に見積もることができないという問題がある。
　本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。
　（１）本発明の第１の態様は、取込クロック信号に基づいて決められる複数の取込タイミングで、入力信号を取り込むレシーバー回路が、第１の状態又は第２の状態に変化する前記入力信号を、設定された遅延時間だけ遅延させて出力する遅延回路と、前記遅延回路により遅延させた前記入力信号を各取込タイミングで取り込むラッチ回路と、前記ラッチ回路に取り込まれたラッチ信号を検定するデータ検定回路と、前記データ検定回路の検定結果に対応した検定結果値が設定されるデータ検定結果レジスターとを含み、前記データ検定回路は、各取込タイミングで前記ラッチ回路に取り込まれた前記ラッチ信号と期待値とを比較して、比較結果を出力する。
　本態様によれば、遅延回路の遅延時間を変更させながら、所定の入力信号を取り込むことにより、最適な遅延時間を決定することができる。そのため、決定した最適な遅延時間で遅延させた入力信号を、所定の取込タイミングで取り込むようにすることで、高速な信号であっても高精度なデータ受信が可能となる。これにより、ＰＬＬ回路を設けることなく、簡素な構成で、高精度な高速信号の受信を実現することができるようになる。また、トランスミッター回路及びレシーバー回路のタイミングの許容値、ＣＯＦ等における実装要因、ＣＯＦ等の曲げに起因したインダクタンスの変動、個々の曲げ具合の違い等を考慮して、入力信号の遅延時間を調整することができるようになる。更に、入力信号毎に、個別のばらつき要因に対応した遅延時間の調整が可能となるため、余裕が少ない別の入力信号のばらつき要因に影響されることなく、当該入力信号に最適な遅延時間を決定し、調整することができる。
　（２）本発明の第２の態様に係るレシーバー回路は、第１の態様において、前記遅延回路において設定される異なる遅延時間毎に各取込タイミングで取り込まれたラッチ信号に対応したラッチデータが所与の第１のパターンと一致するように、前記検定結果値に基づいて前記遅延回路の遅延時間を調整する遅延値調整部を含む。
　本態様によれば、遅延回路の遅延時間を変更させるようにすれば、自律的に、遅延回路の最適な遅延時間を決定し、遅延回路をこの最適な遅延時間に設定することができるようになる。従って、上記の効果に加えて、外部からレシーバー回路への制御を大幅に簡素化することができるようになる。
　（３）本発明の第３の態様に係るレシーバー回路は、第１の態様において、各取込タイミングが、前記第１の状態又は前記第２の状態が連続する期間の中央となるように、前記検定結果値に基づいて前記遅延回路の遅延時間を調整する遅延値調整部を含む。
　本態様によれば、自律的に遅延回路の遅延時間を調整して確実に入力信号を取り込むことができるレシーバー回路を提供することができるようになる。
　（４）本発明の第４の態様に係るレシーバー回路では、第１の態様乃至第３の態様のいずれかにおいて、前記遅延回路は、前記遅延回路を構成する遅延素子の電流駆動能力及びその出力信号の信号経路の遅延素子数の少なくとも一方を変更する。
　本態様によれば、上記の最適な遅延時間を決定するために、遅延回路の遅延時間を微少な単位で変更することができ、より高精度に最適な遅延時間を決定することができるようになる。
　（５）本発明の第５の態様に係るレシーバー回路は、第１の態様乃至第４の態様のいずれかにおいて、前記レシーバー回路の動作起動後、前記入力信号を用いた表示開始前、及び前記入力信号を用いた表示の帰線期間の少なくとも１つのタイミングで、前記データ検定回路が前記ラッチ信号の検定を行う。
　本態様によれば、表示に影響を与えることなく、ＰＬＬ回路等を設けることなく、実装要因を考慮して高速な信号の受信が可能なレシーバー回路を提供することができるようになる。
　（６）本発明の第６の態様に係るレシーバー回路は、第１の態様乃至第５の態様のいずれかにおいて、前記検定結果値に基づいて、前記取込タイミングの周期より前記第１の状態又は前記第２の状態が連続する期間が長いと判断されたとき、差動信号として入力される前記入力信号のクロスポイントのずれを検出する第１のクロスポイント検出部を含む。
　本態様によれば、データ信号のクロスポイントを調整することができるため、上記の効果に加えて、より正確に、高速信号の取り込みが可能となる。
　（７）本発明の第７の態様に係るレシーバー回路は、第１の態様乃至第６の態様のいずれかにおいて、前記検定結果値に基づいて、前記取込クロック信号の立ち下がりエッジ、立ち上がりエッジ、及び立ち下がりエッジの順番で取り込んだときに前記第１の状態又は前記第２の状態が連続する期間と、前記取込クロック信号の立ち上がりエッジ、立ち下がりエッジ、及び立ち上がりエッジの順番で取り込んだときに前記第１の状態又は前記第２の状態が連続する期間とが異なると判断されたとき、差動信号として入力される前記取込クロック信号のクロスポイントのずれを検出する第２のクロスポイント検出部を含む。
　本態様によれば、クロック信号のクロスポイントを調整することができるため、上記の効果に加えて、より正確に、高速信号の取り込みが可能となる。
　（８）本発明の第８の態様に係るレシーバー回路は、第７の態様において、前記第２のクロスポイント検出部によって前記取込クロック信号のクロスポイントのずれが検出されたとき、前記取込クロック信号のクロスポイントを調整するクロスポイント調整部を含む。
　本態様によれば、トランスミッター回路を制御することなく、レシーバー回路内でクロスポイントを調整することができるため、簡素な構成で、より正確に、高速信号の取り込みが可能となる。
　（９）本発明の第９の態様は、通信システムが、第１の態様乃至第８の態様のいずれか記載のレシーバー回路と、前記入力信号を前記レシーバー回路に送信するトランスミッター回路とを含む。
　本態様によれば、レシーバー回路側にＰＬＬ回路等を設けることなく、実装要因を考慮して高速な信号の受信が可能な通信システムを提供することができる。
　（１０）本発明の第１０の態様は、通信システムが、第６の対応記載のレシーバー回路と、前記入力信号を前記レシーバー回路に送信するトランスミッター回路とを含み、前記トランスミッター回路は、前記第１のクロスポイント検出部により前記入力信号のクロスポイントのずれが検出されたとき、前記入力信号のクロスポイントを調整する。
　本態様によれば、レシーバー回路側にＰＬＬ回路等を設けることなく、実装要因を考慮して、より高精度で高速な信号の受信が可能な通信システムを提供することができる。
　（１１）本発明の第１１の態様は、通信システムが、第７の態様記載のレシーバー回路と、前記入力信号を前記レシーバー回路に送信するトランスミッター回路とを含み、前記トランスミッター回路は、前記第２のクロスポイント検出部によって前記取込クロック信号のクロスポイントのずれが検出されたとき、前記取込クロック信号のクロスポイントを調整する。
　本態様によれば、レシーバー回路側にＰＬＬ回路等を設けることなく、実装要因を考慮して、より高精度で高速な信号の受信が可能な通信システムを提供することができる。
　（１２）本発明の第１２の態様は、電子機器が、第９の態様乃至第１１の態様のいずれか記載の通信システムを含む。
　本態様によれば、低コストで、高速な信号の正確な受信により、大容量且つ高速な処理が可能な電子機器を提供することができるようになる。
　（１３）本発明の第１３の態様は、取込クロック信号に基づいて決められる複数の取込タイミングで入力信号を取り込むレシーバー回路の制御方法が、第１の状態又は第２の状態に変化する前記入力信号を、設定された遅延時間だけ遅延させて出力させる遅延制御ステップと、前記遅延制御ステップにおいて遅延させた前記入力信号を各取込タイミングで取り込むラッチステップと、前記ラッチステップにおいて取り込まれたラッチ信号を検定するデータ検定ステップと、前記データ検定ステップの検定結果に基づいて、前記遅延時間を調整する遅延値調整ステップとを含み、前記データ検定ステップにおいて、各取込タイミングで取り込まれた前記ラッチ信号と期待値とを比較する。
　本態様によれば、遅延回路の遅延時間を変更させながら、所定の入力信号を取り込むことにより、最適な遅延時間を決定することができる。そのため、決定した最適な遅延時間で遅延させた入力信号を、所定の取込タイミングで取り込むようにすることで、高速な信号であっても高精度なデータ受信が可能となる。これにより、ＰＬＬ回路を設けることなく、簡素な構成で、高精度な高速信号の受信を実現することができるようになる。また、トランスミッター回路及びレシーバー回路のタイミングの許容値、ＣＯＦ等における実装要因、ＣＯＦ等の曲げに起因したインダクタンスの変動、個々の曲げ具合の違い等を考慮して、入力信号の遅延時間を調整することができるようになる。更に、入力信号毎に、個別のばらつき要因に対応した遅延時間の調整が可能となるため、余裕が少ない別の入力信号のばらつき要因に影響されることなく、当該入力信号に最適な遅延時間を決定し、調整することができる。
第１の実施形態における通信システムが実装された表示モジュールの構成例を示す図。 図１のトランスミッターとレシーバーの構成例を模式的に示す図。 第１のレシーバー回路の詳細な構成例のブロック図。 図３の遅延回路の構成例を示す図。 第１の実施形態における第１のレシーバー回路の制御例のフロー図。 第１の実施形態における第１のレシーバー回路の制御例のフロー図。 図７（Ａ）～図７（Ｅ）は第１のレシーバー回路の動作説明図。 図７（Ａ）～図７（Ｅ）においてデータラッチ回路に取り込まれたラッチ信号を示す図。 データ信号のＨレベルの期間が、取込クロックの１／２周期よりも短い場合にデータラッチ回路に取り込まれるラッチ信号の一例を示す図。 第２の実施形態における第１のレシーバー回路の構成例のブロック図。 図１０の第１のレシーバー回路の詳細な構成例を示す図。 図１１の遅延値調整部の構成例のブロック図。 第３の実施形態における第１のレシーバー回路の構成例のブロック図。 第４の実施形態における第１のレシーバー回路の構成例のブロック図。 図１５（Ａ）は、モバイル型のパーソナルコンピューターの構成の斜視図。図１５（Ｂ）は、携帯電話機の構成の斜視図。 集積回路装置の特性に影響を与えるばらつき要因と実測値の一例を示す図。 図１７（Ａ）は、図１６のばらつき要因が、トランスミッター側の集積回路装置の特性に与える影響の説明図。図１７（Ｂ）は、図１６のばらつき要因が、レシーバー側の集積回路装置の特性に与える影響の説明図。
　以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。
　〔第１の実施形態〕
　図１に、本発明の第１の実施形態における通信システムが実装された表示モジュールの構成例を示す。
　表示モジュール１０は、ＰＣＢ２０と、パネル基板３０と、ＣＯＦ４０とを備えている。ＰＣＢ２０には、トランスミッター１００を備えた表示コントローラー２２と、コネクター２４とが実装され、表示コントローラー２２が有する接続部とコネクター２４が有する接続部との間を接続する配線２６が形成されている。パネル基板３０には、マトリックス状に配列された複数の画素が形成される画素領域３２が設けられ、各画素に駆動信号や電源電圧を供給するための配線が形成されている。ＣＯＦ４０は、ＰＣＢ２０のコネクター２４に接続されるコネクター４２と、レシーバー２００を備えた表示ドライバー４４とが実装され、コネクター４２が有する接続部と表示ドライバー４４が有する接続部との間を接続する配線が形成されている。また、表示ドライバー４４の出力端子は、パネル基板３０に形成された配線に接続される。
　なお、ＰＣＢ２０には、表示コントローラー２２の他に、表示モジュール１０の制御を司るＣＰＵ（Central Processing Unit）やメモリー、その他の専用チップが実装されていてもよい。表示コントローラー２２のトランスミッター１００と、表示ドライバー４４のレシーバー２００とにより通信システムが構成される。
　表示コントローラー２２は、図示しない画像供給装置から供給される表示データに対して所与の画像処理を行い、画像処理後の表示データに対応するデータ信号や表示タイミング信号を表示ドライバー４４に供給する。表示ドライバー４４は、表示タイミング信号に同期して、データ信号に対応した表示データに基づいて、パネル基板３０に形成された配線を介して画素領域３２に形成される画素を駆動する。
　画像処理後の表示データに対応したデータ信号は、表示コントローラー２２のトランスミッター１００により送信され、配線２６、コネクター２４，４２、及びＣＯＦ４０の配線を介して表示ドライバー４４のレシーバー２００において受信される。トランスミッター１００は、表示データをシリアルデータに変換した後に差動信号であるデータ信号に変換して、レシーバー２００に送信すると共に、クロック信号を差動信号に変換してレシーバー２００に送信する。また、トランスミッター１００は、表示タイミング信号についても同様にレシーバー２００に送信することができる。
　レシーバー２００は、信号線毎に遅延回路を備えており、該遅延回路の遅延時間を変更させながら、トランスミッター１００によって送信された特定の信号を取り込むことにより、最適な遅延時間を決定することができるようになっている。従って、決定した最適な遅延時間で遅延させたトランスミッター１００からのデータ信号を、所定の取込タイミングで取り込むようにすることで、高速な信号であっても高精度なデータ受信が可能となる。即ち、レシーバー２００は、所定の取込タイミングに対して、常に最適な遅延時間で遅延させたデータ信号を取り込むことができるので、ＰＬＬ回路を設けることなく、簡素な構成で、高精度な高速信号の受信を実現することができるようになる。
　図２に、図１のトランスミッター１００とレシーバー２００の構成例を模式的に示す。図２では、説明の便宜上、トランスミッター１００からレシーバー２００に、データ及び表示タイミング信号用の八対の差動信号線とクロック用の一対の差動信号線を介してデータ信号及びクロック信号が送信されるものとする。
　トランスミッター１００は、ＰＬＬ回路１１０と、クロック用トランスミッター回路１２０と、第１のトランスミッター回路１３０１～第８のトランスミッター回路１３０８とを備えている。クロック用トランスミッター回路１２０は、クロック信号の送信用のトランスミッター回路である。第１のトランスミッター回路１３０１～第８のトランスミッター回路１３０８は、データ及び表示タイミング信号の送信用のトランスミッター回路である。
　ＰＬＬ回路１１０は、図示しない基準クロックに基づいて送信クロック信号を生成し、該送信クロック信号をクロック用トランスミッター回路１２０、第１のトランスミッター回路１３０１～第８のトランスミッター回路１３０８に供給する。
　クロック用トランスミッター回路１２０は、パラレルシリアル（Parallel Serial：以下、Ｐ／Ｓ）変換部１２２と、差動トランスミッター１２４とを備えている。Ｐ／Ｓ変換部１２２は、送信クロック信号に同期して、所定のパターンデータに送信クロック信号を組み込んだシリアルデータに変換する。差動トランスミッター１２４は、Ｐ／Ｓ変換部１２２からのシリアルデータに対応した一対の差動信号を生成し、差動信号線ＣＬＫＰ，ＣＬＫＮを介してレシーバー２００に出力する。
　クロック用トランスミッター回路１２０、及び第１のトランスミッター回路１３０１～第８のトランスミッター回路１３０８の各々は、送信タイミングのスキューをできるだけ小さくするために、同一の構成を有している。そのため、トランスミッター１００では、表示データや表示タイミング信号等により構成される送信データを８組に分ける。第１のトランスミッター回路１３０１～第８のトランスミッター回路１３０８の各々は、各組の送信データをシリアルデータに変換して、一対の差動信号線を介してレシーバー２００にデータ信号を送信する。
　第１のトランスミッター回路（広義には、トランスミッター回路）１３０１は、Ｐ／Ｓ変換部１３２１と、差動トランスミッター１３４１とを備えている。Ｐ／Ｓ変換部１３２１は、送信クロック信号に同期して、送信データＳＤ１をシリアルデータに変換する。差動トランスミッター１３４１は、Ｐ／Ｓ変換部１３２１からのシリアルデータに対応した一対の差動信号を生成し、差動信号線ＳＤＰ１，ＳＤＮ１を介してレシーバー２００に出力する。第２のトランスミッター回路１３０２～第８のトランスミッター回路１３０８は、送信データＳＤ２～ＳＤ８に対して、同様に、差動信号線ＳＤＰ２，ＳＤＮ２，・・・，ＳＤＰ８，ＳＤＮ８を介してレシーバー２００に送信する。例えば、第８のトランスミッター回路１３０８は、Ｐ／Ｓ変換部１３２８と、差動トランスミッター１３４８とを備えている。Ｐ／Ｓ変換部１３２８は、送信クロック信号に同期して、送信データＳＤ８をシリアルデータに変換する。差動トランスミッター１３４８は、Ｐ／Ｓ変換部１３２８からのシリアルデータに対応した一対の差動信号を生成し、差動信号線ＳＤＰ８，ＳＤＮ８を介してレシーバー２００に出力する。
　なお、差動トランスミッターが出力する一対の差動信号のクロスポイントを調整する場合、各トランスミッター回路は、差動トランスミッターに対応するクロスポイント調整部を備えることができる。即ち、クロック用トランスミッター回路１２０は、クロスポイント調整部１２６を備えることができる。第１のトランスミッター回路１３０１は、差動トランスミッター１３４１に対応するクロスポイント調整部１３６１を備えることができる。同様に、第２のトランスミッター回路１３０２～第８のトランスミッター回路１３０８は、差動トランスミッター１３４１～１３４８に対応するクロスポイント調整部１３６１～１３６８を備えることができる。各クロスポイント調整部は、ＰＣＢ２０に実装される図示しないＣＰＵからの制御により、対応する差動トランスミッターの駆動部を制御し、一対の差動信号の少なくとも一方の信号を駆動する電流駆動能力を変更する。これにより、一対の差動信号のクロスポイントを調整することができる。
　レシーバー２００は、クロックレシーバー２１０と、多相クロック生成回路２２０と、第１のレシーバー回路２３０１～第８のレシーバー回路２３０８とを備えている。
　クロックレシーバー２１０は、クロック用トランスミッター回路１２０の差動トランスミッター１２４により差動信号線ＣＬＫＰ，ＣＬＫＮを介して送信された差動信号を受信する。多相クロック生成回路２２０は、クロックレシーバー２１０によって受信された受信信号からクロック信号を抽出し、多相クロック信号を生成する。多相クロック生成回路２２０によって生成された各相のクロック信号は、第１のレシーバー回路２３０１～第８のレシーバー回路２３０８の各々のデータラッチ回路の取込クロック信号として供給される。
　第１のレシーバー回路（広義には、レシーバー回路）２３０１は、差動レシーバー２３２１と、遅延回路２３４１と、データラッチ回路（広義には、ラッチ回路）２３６１とを備えている。差動レシーバー２３２１は、第１のトランスミッター回路１３０１の差動トランスミッター１３４１により差動信号線ＳＤＰ１，ＳＤＮ１を介して送信された差動信号を受信する。遅延回路２３４１は、遅延時間の調整が可能に構成されており、入力信号として差動レシーバー２３２１からのデータ信号が入力されると、その時点で設定されていた遅延時間だけ遅延させて、データラッチ回路２３６１に出力する。データラッチ回路２３６１は、多相クロック生成回路２２０によって生成された多相クロック信号のうちの１つのクロック信号に基づいて決められる複数の取込タイミングで、遅延回路２３４１の出力信号を取り込む。取込タイミングは、例えば、クロック信号の立ち上がりエッジ及び立ち下がりエッジである。データラッチ回路２３６１により取り込まれたラッチ信号に対応して、受信データＲＤ１が出力される。
　同様に、第２のレシーバー回路２３０２～第８のレシーバー回路２３０８は、差動レシーバー２３２１～２３２８と、遅延回路２３４１～２３４８と、データラッチ回路２３６１～２３６８とを備えている。各レシーバー回路は、対応するトランスミッター回路から送信された差動信号を受信し、遅延回路において遅延させ、データラッチ回路において取り込む。例えば、第８のレシーバー回路２３０８は、差動レシーバー２３２８と、遅延回路２３４８と、データラッチ回路２３６８とを備えている。差動レシーバー２３２８は、第８のトランスミッター回路１３０８の差動トランスミッター１３４８により差動信号線ＳＤＰ８，ＳＤＮ８を介して送信された差動信号を受信する。遅延回路２３４８は、遅延時間の調整が可能に構成されており、入力信号として差動レシーバー２３２８からのデータ信号が入力されると、その時点で設定されていた遅延時間だけ遅延させて、データラッチ回路２３６８に出力する。データラッチ回路２３６８は、多相クロック生成回路２２０によって生成された多相クロック信号のうちの１つのクロック信号に基づいて決められる複数の取込タイミングで、遅延回路２３４８の出力信号を取り込む。データラッチ回路２３６８により取り込まれたラッチ信号に対応して、受信データＲＤ８が出力される。
　第１のレシーバー回路２３０１～第８のレシーバー回路２３０８から出力される受信データＲＤ１～ＲＤ８は、例えばパラレルデータに変換されて、表示ドライバー４４において、表示データや表示タイミング信号として用いられる。
　以下では、第１のレシーバー回路２３０１について詳細な構成例を説明し、第１のレシーバー回路２３０１と同様の構成を有する第２のレシーバー回路２３０２～第８のレシーバー回路２３０８の詳細な構成例については説明を省略する。
　図３に、第１のレシーバー回路２３０１の詳細な構成例のブロック図を示す。図３において、図２と同様の部分には同一符号を付し、適宜説明を省略する。
　第１のレシーバー回路２３０１は、図２の差動レシーバー２３２１、遅延回路２３４１及びデータラッチ回路２３６１に加えて、入力インターフェイス（Inter Face：以下、Ｉ／Ｆ）部２３８１と、遅延値設定レジスター２４０１とを備えている。更に、第１のレシーバー回路２３０１は、データ検定イネーブルレジスター２４２１と、遅延値設定部２４４１と、データ検定回路２４６１と、データ検定結果レジスター２４８１と、出力Ｉ／Ｆ部２５０１とを備えている。なお、入力Ｉ／Ｆ部２３８１の機能と出力Ｉ／Ｆ部２５０１の機能とを、１つのＩ／Ｆ部により実現するようにしてもよい。
　入力Ｉ／Ｆ部２３８１は、図示しないＣＰＵが遅延値設定レジスター２４０１及びデータ検定イネーブルレジスター２４２１にアクセスする際の入力インターフェイス処理を行う。
　遅延値設定レジスター２４０１は、入力Ｉ／Ｆ部２３８１を介してＣＰＵによりアクセス可能に構成されるレジスターであり、ＣＰＵにより遅延値に対応した設定値が設定される。
　データ検定イネーブルレジスター２４２１は、入力Ｉ／Ｆ部２３８１を介してＣＰＵによりアクセス可能に構成されるレジスターであり、ＣＰＵによりアクセスされることでデータ検定処理をイネーブル状態に設定するレジスターである。データ検定処理は、第１のトランスミッター回路１３０１によって送信され予め決められたパターンでＨレベル（第１の状態）又はＬレベル（第２の状態）に変化するデータ信号に対して行われる。
　遅延値設定部２４４１は、遅延値設定レジスター２４０１に設定された設定値に基づいて遅延回路２３４１の遅延時間を設定する。
　遅延回路２３４１は、差動レシーバー２３２１により受信されたデータ信号を、遅延値設定レジスター２４０１に設定された設定値に対応した遅延時間だけ遅延させて出力する。このような遅延回路２３４１は、１又は複数の遅延素子を有し、遅延値設定レジスター２４０１に設定された設定値に基づいて遅延素子の電流駆動能力及びその出力信号の信号経路の遅延素子数の少なくとも一方を変更する。
　データラッチ回路２３６１には、取込クロック信号が入力されており、該取込クロック信号に基づいて決められる複数の取込タイミングで、遅延回路２３４１により遅延させたデータ信号を取り込み、受信データＲＤ１として出力する。
　データ検定回路２４６１は、データラッチ回路２３６１に取り込まれたラッチ信号を検定する。データ検定回路２４６１は、所与の期間内にデータ信号が各取込タイミングで取り込まれたラッチ信号と、予め決められた期待値とを比較して、比較結果を、対応する設定値（遅延値）に関連付けて、検定結果値として出力する。
　データ検定結果レジスター２４８１は、データ検定回路２４６１からの検定結果値が設定される。データ検定結果レジスター２４８１は、出力Ｉ／Ｆ部２５０１を介してＣＰＵによりアクセス可能に構成されるレジスターであり、ＣＰＵにより検定結果値が読み出される。
　出力Ｉ／Ｆ部２５０１は、ＣＰＵがデータ検定結果レジスター２４８１にアクセスする際の出力インターフェイス処理を行う。
　図４に、図３の遅延回路２３４１の構成例を示す。
　遅延回路２３４１は、複数の第１の遅延素子ＤＬ１と、複数の第２の遅延素子ＤＬ２と、出力選択部ＳＥＬとを備えている。複数の第１の遅延素子ＤＬ１は、縦続に接続されており、初段の第１の遅延素子ＤＬ１の入力には差動レシーバー２３２１からのデータ信号が入力され、各第１の遅延素子ＤＬ１の出力が出力選択部ＳＥＬに接続されている。また、各第１の遅延素子ＤＬ１の出力は、各第２の遅延素子ＤＬ２を介して、出力選択部ＳＥＬにも接続さている。
　第２の遅延素子ＤＬ２は、互いに異なる抵抗値を有する複数の抵抗素子のいずれか１つを介して高電位側電源に接続され、出力信号の立ち上がりの遅延時間を調整することができるようになっている。また、第２の遅延素子ＤＬ２は、互いに異なる抵抗値を有する複数の抵抗素子のいずれか１つを介して低電位側電源に接続され、出力信号の立ち下がりの遅延時間を調整することができるようになっている。
　遅延値設定部２４４１は、遅延値設定レジスター２４０１に設定された設定値に応じた制御信号Ｄｃｎｔを、複数の第２の遅延素子ＤＬ２及び出力選択部ＳＥＬに出力する。各第２の遅延素子ＤＬ２は、制御信号Ｄｃｎｔに基づいて選択された抵抗素子を介して、高電位側電源及び低電位側電源に接続される。出力選択部ＳＥＬは、制御信号Ｄｃｎｔに基づいて、複数の第１の遅延素子ＤＬ１の出力及び複数の第２の遅延素子ＤＬ２の出力のうちいずれか１つを選択し、選択された経路を介した信号を出力信号としてデータラッチ回路２３６１に出力する。
　従って、遅延回路２３４１は、遅延値設定レジスター２４０１に設定された設定値に基づいて遅延素子の電流駆動能力及びその出力信号の信号経路の遅延素子数の少なくとも一方を変更することができる。
　第１の実施形態における第１のレシーバー回路２３０１では、ＣＰＵが、遅延回路２３４１の遅延時間をずらしながら設定を繰り返す。第１のレシーバー回路２３０１は、その都度、入力されたデータ信号を取り込んだ後にデータ検定を行い、ＣＰＵは、これらのデータ検定結果に基づいて、最適な遅延値を演算する。
　図５及び図６に、第１の実施形態における第１のレシーバー回路２３０１の制御例のフロー図を示す。図５は、第１のレシーバー回路２３０１を制御するＣＰＵの制御例を表しており、図６は、図５のステップＳ６の詳細な処理例を表す。例えば、図示しないメモリーが図５及び図６に示す各ステップに対応したプログラムを記憶しており、ＣＰＵが、該メモリーから読み出したプログラムに対応した処理を実行する。
　まず、ＣＰＵは、データ検定イネーブルレジスター２４２１にアクセスして、データ検定処理をイネーブル状態に設定する（ステップＳ１）。
　次に、ＣＰＵは、遅延値に対応した設定値を遅延値設定レジスター２４０１に設定する（ステップＳ２）。これにより、第１のレシーバー回路２３０１では、遅延値設定部２４４１が、ステップＳ２において設定された設定値に基づいて遅延回路２３４１の遅延時間を設定する。その後、所与の期間、第１のトランスミッター回路１３０１が第１のレシーバー回路２３０１に対して所定のデータ信号を送信し、第１のレシーバー回路２３０１は、設定された遅延時間だけデータ信号を遅延させた後にデータラッチ回路２３６１に取り込んでいく。上記の期間内で、同一条件で、繰り返しデータ信号を遅延させてデータラッチ回路２３６１に取り込むことが望ましい。
　ＣＰＵは、ステップＳ２以降、データ検定結果レジスター２４８１の読み出しタイミングまで待つ（ステップＳ３：Ｎ）。そして、読み出しタイミングになると、ＣＰＵは、データ検定結果レジスター２４８１にアクセスして、データ検定結果レジスター２４８１のレジスター値である検定結果値を読み出す（ステップＳ４）。
　次の遅延値でデータ検定を行うとき（ステップＳ５：Ｙ）、ＣＰＵは、次の遅延値に対応した設定値を遅延値設定レジスター２４０１に設定する（ステップＳ２）。
　ステップＳ５において、次のデータ検定を行わないとき（ステップＳ５：Ｎ）、ＣＰＵは、ステップＳ４において読み出した複数の検定結果値に基づいて最適な遅延値を演算する（ステップＳ６）。
　ステップＳ６では、図６に示すように、ＣＰＵは、互いに異なる遅延時間での複数の検定結果値に基づいて、各取込タイミングにおける複数のラッチ信号が連続してＨレベルである期間の長さが、判定可能か否かを判別する（ステップＳ１０）。判定可能と判別したとき（ステップＳ１０：Ｙ）、ＣＰＵは、検定結果値に基づいて最適な遅延値を演算する（ステップＳ１１、エンド）。例えば、複数のラッチ信号がＬレベルからＨレベルに変化した後にＬレベルに戻る場合に、連続するＨレベルの期間が判定できると、Ｈレベルの期間の中央付近となる遅延値が最適な遅延値として求められる。
　ステップＳ１０において判定可能と判別されなかったとき（ステップＳ１０：Ｎ）、ＣＰＵは、検定結果値に基づいて、差動信号として送信されるデータ信号のクロスポイントのずれ検出条件を満たすか否かを判別する（ステップＳ１２）。
　データ信号のクロスポイントのずれ検出条件を満たすと判別されたとき（ステップＳ１２：Ｙ）、ＣＰＵは、データ信号のクロスポイントのずれとして検出する（ステップＳ１３）。例えば、ステップＳ１３においてデータ信号のクロスポイントのずれが検出されたとき、第１のトランスミッター回路１３０１のクロスポイント調整部１３６１により、クロスポイントを調整することが望ましい。
　ステップＳ１２においてデータ信号のクロスポイントのずれ検出条件を満たすと判別されなかったとき（ステップＳ１２：Ｎ）、又はステップＳ１３に続いて、ＣＰＵは、ステップＳ１４を実行する。ステップＳ１４では、ＣＰＵは、検定結果値に基づいて、差動信号として送信されるクロック信号のクロスポイントのずれ検出条件を満たすか否かを判別する。
　クロック信号のクロスポイントのずれ検出条件を満たすと判別されたとき（ステップＳ１４：Ｙ）、ＣＰＵは、クロック信号のクロスポイントのずれとして検出する（ステップＳ１５）。例えば、ステップＳ１５においてクロック信号のクロスポイントのずれが検出されたとき、クロック用トランスミッター回路１２０のクロスポイント調整部１２６により、クロスポイントを調整することが望ましい。
　ステップＳ１４においてクロック信号のクロスポイントのずれ検出条件を満たすと判別されなかったとき（ステップＳ１４：Ｎ）、又はステップＳ１５に続いて、ＣＰＵは、ステップＳ７を実行する。ステップＳ７では、ＣＰＵは、データ検定イネーブルレジスター２４２１にアクセスして、データ検定処理をディセーブル状態に設定する。
　そして、ＣＰＵは、ステップＳ６において演算された結果として得られた遅延値に対応した設定値を遅延値設定レジスター２４０１に設定し（ステップＳ８）、一連の処理を終了する（エンド）。
　以上のように、第１のレシーバー回路２３０１は、特定のパターンで変化するデータ信号を、設定された遅延時間だけ遅延させて出力させ（遅延制御ステップ）、この遅延させたデータ信号を各取込タイミングで取り込む（ラッチステップ）。そして、第１のレシーバー回路２３０１は、取り込まれたラッチ信号を検定し（データ検定ステップ）、その検定結果に基づいて、ＣＰＵにより、遅延回路の遅延時間が調整される（遅延値調整ステップ）。
　これにより、第１のレシーバー回路２３０１では、遅延値設定部２４４１が、ステップＳ８において設定された設定値に基づいて遅延回路２３４１の遅延時間が設定される。従って、第１のトランスミッター回路１３０１から第１のレシーバー回路２３０１に対して送信されたデータ信号を、確実に取り込むことができるようになる。
　図７（Ａ）～図７（Ｅ）に、第１のレシーバー回路２３０１の動作説明図を示す。図７（Ａ）～図７（Ｅ）は、取込クロック信号ＣＬＫに対して遅延時間が異なるデータ信号Ｄのタイミング波形の一例を表す。なお、図７（Ａ）～図７（Ｅ）は、データ信号ＤがＨレベルに変化するパルス信号であり、データ信号ＤのＨレベルの期間が、取込クロック信号ＣＬＫの１／２周期よりも長い場合の例を表している。
　図７（Ａ）は、遅延時間ＤＴ１のときのデータ信号Ｄ及び取込クロック信号ＣＬＫのタイミング波形の一例を表す。図７（Ｂ）は、遅延時間ＤＴ２（ＤＴ２＞ＤＴ１）のときのデータ信号Ｄ及び取込クロック信号ＣＬＫのタイミング波形の一例を表す。図７（Ｃ）は、遅延時間ＤＴ３（ＤＴ３＞ＤＴ２）のときのデータ信号Ｄ及び取込クロック信号ＣＬＫのタイミング波形の一例を表す。図７（Ｄ）は、遅延時間ＤＴ４（ＤＴ４＞ＤＴ３）のときのデータ信号Ｄ及び取込クロック信号ＣＬＫのタイミング波形の一例を表す。図７（Ｅ）は、遅延時間ＤＴ５（ＤＴ５＞ＤＴ４）のときのデータ信号Ｄ及び取込クロック信号ＣＬＫのタイミング波形の一例を表す。
　ここで、取込タイミングが、取込クロック信号ＣＬＫの立ち上がりエッジ及び立ち下がりエッジであるものとする。遅延時間ＤＴ１のとき、データラッチ回路２３６１には、取込タイミングＴ１ではＨレベル、取込タイミングＴ２ではＬレベル、取込タイミングＴ３ではＬレベルが取り込まれる。
　更に、遅延時間を変更して遅延時間ＤＴ２になると、データラッチ回路２３６１には、取込タイミングＴ１ではＨレベル、取込タイミングＴ２ではＨレベル、取込タイミングＴ３ではＬレベルが取り込まれる。同様に、遅延時間ＤＴ３では、データラッチ回路２３６１には、取込タイミングＴ１ではＬレベル、取込タイミングＴ２ではＨレベル、取込タイミングＴ３ではＬレベルが取り込まれる。遅延時間ＤＴ４では、データラッチ回路２３６１には、取込タイミングＴ１ではＬレベル、取込タイミングＴ２ではＨレベル、取込タイミングＴ３ではＨレベルが取り込まれる。遅延時間ＤＴ５では、データラッチ回路２３６１には、取込タイミングＴ１ではＬレベル、取込タイミングＴ２ではＬレベル、取込タイミングＴ３ではＨレベルが取り込まれる。
　データ検定回路２４６１は、各取込タイミングで取り込まれたラッチ信号を検定する。実際には、データラッチ回路２３６１には各取込タイミングにおいて図７（Ａ）～図７（Ｅ）に示すようにＨレベル又はＬレベルに固定して取り込まれることはない。即ち、同一遅延値で、且つ、同一取込タイミングで信号を取り込んだとしても、Ｈレベルであったり、Ｌレベルであったりする場合もある。データ検定回路２４６１は、各取込タイミングにおいて、各取込タイミングにおけるラッチ信号と期待値との比較結果をデータ検定結果として出力する。例えば、このデータ検定の結果、同一条件で繰り返しデータ信号を取り込む場合、各取込タイミングにおいて、期待値とすべて一致する場合、期待値とすべて不一致の場合、期待値と一致したり不一致となったりする場合とを検定することができる。このようなデータ検定回路２４６１によるデータ検定結果は、検定結果値としてデータ検定結果レジスター２４８１に設定される。
　図８に、図７（Ａ）～図７（Ｅ）においてデータラッチ回路２３６１に取り込まれたラッチ信号を示す。
　取込タイミングＴ１に着目して、遅延時間ＤＴ１～ＤＴ５を順番にずらしていくと、データラッチ回路２３６１には、Ｈレベル、Ｈレベル、Ｌレベル、Ｌレベル、Ｌレベルが取り込まれる。取込タイミングＴ２に着目して、遅延時間ＤＴ１～ＤＴ５を順番にずらしていくと、データラッチ回路２３６１には、Ｌレベル、Ｈレベル、Ｈレベル、Ｈレベル、Ｌレベルが取り込まれる。同様に、取込タイミングＴ３に着目して、遅延時間ＤＴ１～ＤＴ５を順番にずらしていくと、データラッチ回路２３６１には、Ｌレベル、Ｌレベル、Ｌレベル、Ｈレベル、Ｈレベルが取り込まれる。
　従って、取込タイミングＴ２に着目すると、データ信号ＤのＨレベルの期間がわかり、データ信号Ｄの最適な遅延値を求めることができる。この場合、最適な遅延時間ＤＬｘは、遅延時間ＤＴ２と遅延時間ＤＴ４との中間値となる。そこで、遅延時間ＤＴ２に対応する遅延値をｄ２、遅延時間ＤＴ４に対応する遅延値をｄ４とすると、ＣＰＵは、図５のステップＳ１１において、最適な遅延値ｄｘとして、例えば（ｄ２＋ｄ４）／２を演算により求める。そして、ＣＰＵは、この遅延値ｄｘに対応した設定値を、遅延値設定レジスター２４０１に設定する。これにより、第１のレシーバー回路２３０１は、第１のトランスミッター回路１３０１からのデータ信号を、確実に取り込むことができるようになる。
　これに対して、データ信号ＤのＨレベルの期間が、取込クロック信号ＣＬＫの１／２周期よりも短い場合、ＣＰＵは、次のような処理を行う。
　図９に、データ信号ＤのＨレベルの期間が、取込クロック信号ＣＬＫの１／２周期よりも短い場合にデータラッチ回路２３６１に取り込まれるラッチ信号の一例を示す。なお、図９では、例えば遅延時間ＤＴ１～ＤＴ７についての信号レベルの一例を表している。
　図９に示す例では、遅延時間ＤＴ２，ＤＴ６における各取込タイミングの信号レベルの結果から、データ信号ＤのＨレベルの期間を判定することができない。この場合、差動信号のクロスポイントがずれていることを意味していると判断されるため、ＣＰＵは、データ信号又は取込クロック信号のクロスポイントのずれとして検出する。
　具体的には、図６のステップＳ１２では、取込タイミングの周期よりＨレベル又はＬレベルが連続する期間が長いと判断されたとき、データ信号のクロスポイントのずれ検出条件を満たすものとして判別される。また、図６のステップＳ１４では、取込クロック信号の立ち下がりエッジ、立ち上がりエッジ、及び立ち下がりエッジの順番で取り込んだときにＨレベル又はＬレベルが連続する期間と、取込クロック信号の立ち上がりエッジ、立ち下がりエッジ、及び立ち上がりエッジの順番で取り込んだときにＨレベル又はＬレベルが連続する期間とが異なると判断されたとき、クロック信号のクロスポイントのずれ検出条件を満たすものとして判別される。
　なお、データ検定回路２４６１によるデータ検定等を行うタイミングは、第１のレシーバー回路２３０１の動作起動後、データ信号を用いた表示開始前、及びデータ信号を用いた表示の帰線期間の少なくとも１つのタイミングであることが望ましい。こうすることで、表示に影響を与えることなく、ＰＬＬ回路等を設けることなく、実装要因を考慮して高速な信号の受信が可能なレシーバー回路を提供することができる。
　以上説明したように、第１の実施形態によれば、各トランスミッター回路からのデータ信号の遅延時間をずらしながら、対応する各レシーバー回路において最適な遅延時間を決定した後、この最適な遅延時間でデータ信号を取り込むことができる。これにより、レシーバー回路においてＰＬＬ回路を設けることなく、高速な信号を取り込むことができるようになる。また、トランスミッター回路及びレシーバー回路のタイミングの許容値、ＣＯＦ等における実装要因、ＣＯＦ等の曲げに起因したインダクタンスの変動、個々の曲げ具合の違い等を考慮して、データ信号の遅延時間を調整することができるようになる。更に、データ信号毎に、個別のばらつき要因に対応した遅延時間の調整が可能となるため、余裕が少ない別のデータ信号のばらつき要因に影響されることなく、当該データ信号に最適な遅延時間を決定し、調整することができる。
　〔第２の実施形態〕
　第１の実施形態では、ＣＰＵが、第１のレシーバー回路２３０１にアクセスして最適な遅延時間を決定するものとして説明したが、これに限定されるものではない。第２の実施形態では、レシーバー回路が自律的に最適な遅延時間を決定する。
　図１０に、第２の実施形態における第１のレシーバー回路の構成例のブロック図を示す。図１０において、図３と同様の部分には同一符号を付し、適宜説明を省略する。
　第２の実施形態における第１のレシーバー回路３００１は、図２の第１のレシーバー回路２３０１に代えてレシーバー２００に設けられる。この場合、第２のレシーバー回路２３０２～第８のレシーバー回路２３０８の各々に代えて、第１のレシーバー回路３００１と同様の構成を有する第２のレシーバー回路２３０２～第８のレシーバー回路２３０８が設けられる。
　第１のレシーバー回路３００１は、差動レシーバー２３２１、遅延回路２３４１、及びデータラッチ回路２３６１に加えて、Ｉ／Ｆ部３１０１と、遅延値設定レジスター２４０１、データ検定イネーブルレジスター２４２１と、遅延値設定部３２０１とを備えている。また、第１のレシーバー回路３００１は、データ検定回路３４０１と、データ検定結果レジスター２４８１と、遅延値調整部３６０１とを備えている。
　Ｉ／Ｆ部３１０１は、図示しないＣＰＵが遅延値設定レジスター２４０１及びデータ検定イネーブルレジスター２４２１にアクセスする際の入力インターフェイス処理を行う。
　遅延値設定部３２０１は、データ検定処理がイネーブル状態のとき、遅延値を更新しながら遅延回路２３４１の遅延時間を変更する制御を行う。また、遅延値設定部３２０１は、データ検定処理がディセーブル状態のとき、遅延値設定レジスター２４０１に設定された設定値に対応した遅延時間となるように遅延回路２３４１を設定する。
　データ検定回路３４０１は、複数の遅延時間の各々について遅延させ、データラッチ回路２３６１において各取込タイミングで繰り返し取り込まれた信号に基づいて、データ検定を行う。
　遅延値調整部３６０１は、データ検定結果レジスター２４８１に設定された検定結果値に基づいて最適な遅延値を演算し、遅延値設定部３２０１に出力する。遅延値調整部３６０１は、検定結果値に基づいて、取込タイミングが、Ｈレベル又はＬレベルが連続する期間の中央となるように遅延値設定レジスター２４０１に設定値を設定する。また、遅延値調整部３６０１は、検定結果値に基づいて、遅延回路２３４１において設定される異なる遅延時間毎に各取込タイミングで取り込まれたラッチ信号に対応したラッチパターンが、所与の第１のパターンと一致するように、遅延値設定レジスター２４０１に設定値を設定するようにしてもよい。
　図１１に、図１０の第１のレシーバー回路３００１の詳細な構成例を示す。図１１において、図１０と同様の部分には同一符号を付し、適宜説明を省略する。
　遅延値設定部３２０１は、条件設定レジスター３２２１と、検定用遅延カウンター３２４１と、遅延検定レジスター３２６１と、遅延切替器３２８１と、タイミング制御回路３３０１とを備えている。
　条件設定レジスター３２２１は、Ｉ／Ｆ部３１０１を介して、ＣＰＵにより、データ検定を行う際の諸条件に対応した設定値が設定される。データ検定を行う際の諸条件は、データ検定の際の遅延時間の範囲、遅延時間の更新単位等を含む。
　検定用遅延カウンター３２４１は、データ検定がイネーブル状態に設定された状態で、遅延値を更新するカウンターである。検定用遅延カウンター３２４１により更新された遅延値は、遅延検定レジスター３２６１に設定される。
　遅延切替器３２８１は、データ検定処理がイネーブル状態に設定されているとき、遅延検定レジスター３２６１に設定された遅延値に基づいて遅延回路２３４１の遅延時間を設定する。また、遅延切替器３２８１は、データ検定処理がディセーブル状態に設定されているとき、遅延値設定レジスター２４０１に設定された遅延値に基づいて遅延回路２３４１の遅延時間を設定する。
　タイミング制御回路３３０１は、遅延値設定部３２０１を構成する各部を制御する。このようなタイミング制御回路３３０１は、遅延値調整部３６０１から最適な遅延値が入力されたとき、遅延値設定レジスター２４０１に該遅延値に対応した設定値を設定する。そして、タイミング制御回路３３０１は、遅延切替器３２８１を切り替えて、最適な遅延時間となるように遅延回路２３４１を設定する。
　データ検定回路３４０１は、アドレスデコーダー３４２１と、複数のデータラッチ３４４１と、検定回路３４６１とを備えている。複数のデータラッチ３４４１は、データ検定処理の際に更新される遅延値（遅延時間）の種類数分のデータラッチである。アドレスデコーダー３４２１は、検定用遅延カウンター３２４１により更新される遅延値に対応するデータラッチ３４４１を選択する。選択されたデータラッチ３４４１は、検定用遅延カウンター３２４１により更新される遅延値毎に各取込タイミングで取り込まれたデータラッチ回路２３６１のラッチ信号をラッチする。検定回路３４６１は、遅延値（遅延時間）毎に、各取込タイミングで取り込まれたラッチ信号と期待値とを比較して比較結果を検定結果として出力する。検定回路３４６１による検定結果は、データ検定結果レジスター２４８１に設定される。これにより、例えば図８の取込タイミングＴ２におけるラッチパターンが検定結果として得られ、この検定結果からＨレベルが連続する期間を判別することができる。
　遅延値調整部３６０１が、検定結果値に基づいて、取込タイミングが、Ｈレベル又はＬレベルが連続する期間の中央となるように遅延値設定レジスター２４０１に設定値を設定する場合、次のような構成を有することができる。
　図１２に、図１１の遅延値調整部３６０１の構成例のブロック図を示す。
　遅延値調整部３６０１は、ＬＨ検定回路３６２１と、ＨＬ検定回路３６４１と、１／２演算回路３６６１とを備えている。ＬＨ検定回路３６２１は、データ検定結果レジスター２４８１に設定された検定結果値に基づいて、ＬレベルからＨレベルに変化したタイミングｔ１を検定する。ＨＬ検定回路３６４１は、データ検定結果レジスター２４８１に設定された検定結果値に基づいて、ＨレベルからＬレベルに変化したタイミングｔ２を検定する。１／２演算回路３６６１は、ＬＨ検定回路３６２１により検定されたタイミングｔ１と、ＨＬ検定回路３６４１により検定されたタイミングｔ２の中間値（＝（ｔ１＋ｔ２）／２）を最適な遅延値として演算する。
　この結果、最適な遅延値が入力された遅延値設定部３２０１は、この遅延値を用いて遅延回路２３４１が最適な遅延時間でデータ信号を遅延させて出力するように設定することができる。
　以上説明したように、第２の実施形態によれば、第１の実施形態と同様に、各トランスミッター回路からのデータ信号の遅延時間をずらしながら、対応する各レシーバー回路において最適な遅延時間を決定し、最適な遅延時間でデータ信号を取り込むことができる。これにより、レシーバー回路においてＰＬＬ回路を設けることなく、高速な信号を取り込むことができるようになる。また、トランスミッター回路及びレシーバー回路のタイミングの許容値、ＣＯＦ等における実装要因、ＣＯＦ等の曲げに起因したインダクタンスの変動、個々の曲げ具合の違い等を考慮して、データ信号の遅延時間を調整することができるようになる。
　〔第３の実施形態〕
　第１の実施形態では、ＣＰＵが、データ信号及び取込クロック信号のクロスポイントのずれを検出するものとして説明したが、これに限定されるものではない。
　図１３に、第３の実施形態における第１のレシーバー回路の構成例のブロック図を示す。図１３において、図３と同様の部分には同一符号を付し、適宜説明を省略する。
　第３の実施形態における第１のレシーバー回路２３０ａ１が第１のレシーバー回路２３０１と異なる点は、第１のクロスポイント検出部４００１と、第２のクロスポイント検出部４１０１と、クロスポイント調整部４２０１とが追加されている点である。
　第１のクロスポイント検出部４００１は、検定結果値に基づいて、図６のステップＳ１２の検出処理を行う。具体的には、第１のクロスポイント検出部４００１は、取込タイミングの周期よりＨレベル又はＬレベルが連続する期間が長いと判断されたとき、データ信号のクロスポイントのずれを検出する。
　第２のクロスポイント検出部４１０１は、検定結果値に基づいて、図６のステップＳ１４の検出処理を行う。具体的には、第２のクロスポイント検出部４１０１は、取込クロック信号の立ち下がりエッジ、立ち上がりエッジ、及び立ち下がりエッジの順番で取り込んだときにＨレベル又はＬレベルが連続する期間と、取込クロック信号の立ち上がりエッジ、立ち下がりエッジ、及び立ち上がりエッジの順番で取り込んだときにＨレベル又はＬレベルが連続する期間とが異なると判断されたとき、取込クロック信号のクロスポイントのずれを検出する。
　クロスポイント調整部４２０１は、第１のクロスポイント検出部４００１によりデータ信号のクロスポイントのずれが検出されたとき、差動レシーバー２３２１の駆動部を制御し、一対の差動信号の少なくとも一方の信号を駆動する電流駆動能力を変更する。この場合、トランスミッター回路のクロスポイント調整部１３６１を省略することができる。
　また、第２のクロスポイント検出部４１０１により取込クロック信号のクロスポイントのずれが検出されたとき、ＣＰＵは、クロック用トランスミッター回路１２０のクロスポイント調整部１２６を制御する。このとき、クロスポイント調整部１２６は、差動トランスミッター１２４の駆動部を制御し、一対の差動信号の少なくとも一方の信号を駆動する電流駆動能力を変更する。
　なお、第２の実施形態の構成に、図１３に示す第１のクロスポイント検出部４００１と、第２のクロスポイント検出部４１０１と、クロスポイント調整部４２０１とを追加するようにしてもよい。
　以上説明したように、第３の実施形態によれば、上記の実施形態の効果に加えて、データ信号及び取込クロック信号のクロスポイントを調整することができるようになる。その結果、より正確に、高速信号の取り込みが可能となる。
　〔第４の実施形態〕
　第３の実施形態では、取込クロック信号のクロスポイントのずれを検出すると、トランスミッター側で、取込クロック信号のクロスポイントのずれを調整するものとして説明したが、これに限定されるものではない。
　図１４に、第４の実施形態における第１のレシーバー回路の構成例のブロック図を示す。図１４において、図２、図１０又は図１３と同様の部分には同一符号を付し、適宜説明を省略する。なお、図１４では、図２のクロックレシーバー２１０及び多相クロック生成回路２２０も合わせて図示している。
　第４の実施形態における第１のレシーバー回路３００ａ１が第１のレシーバー回路３００１と異なる点は、第１のクロスポイント検出部４００１と、第２のクロスポイント検出部４１０１とが追加されている点である。また、レシーバー２００を構成するクロックレシーバー２１０には、クロスポイント調整部４３０１が接続される。
　第１のクロスポイント検出部４００１及び第２のクロスポイント検出部４１０１は、図１３と同様である。クロスポイント調整部４３０１は、第２のクロスポイント検出部４１０１により取込クロック信号のクロスポイントのずれが検出されたとき、クロックレシーバー２１０の駆動部を制御し、一対の差動信号の少なくとも一方の信号を駆動する電流駆動能力を変更する。この場合、クロック用トランスミッター回路１２０のクロスポイント調整部１２６を省略することができる。
　なお、第１の実施形態の構成に、図１４に示す第１のクロスポイント検出部４００１と、第２のクロスポイント検出部４１０１と、クロスポイント調整部４３０１とが追加されてもよい。
　以上説明したように、第４の実施形態によれば、上記の実施形態の効果に加えて、レシーバー回路において取込クロック信号のクロスポイントを調整することができるようになる。その結果、より正確に、高速信号の取り込みが可能となる。
　〔電子機器〕
　上記のいずれかの実施形態におけるレシーバー回路が適用される通信システムが実装される表示モジュールは、例えば次のような電子機器に適用することができる。
　図１５（Ａ）、図１５（Ｂ）に、上記のいずれかの実施形態におけるレシーバー回路が適用される通信システムが実装される表示モジュールを有する電子機器の構成を示す斜視図を示す。図１５（Ａ）は、モバイル型のパーソナルコンピューターの構成の斜視図を表す。図１５（Ｂ）は、携帯電話機の構成の斜視図を表す。
　図１５（Ａ）に示すパーソナルコンピューター５００は、本体部５１０と、表示部５２０とを備えている。表示部５２０は、上記のいずれかの実施形態におけるレシーバー回路が適用される通信システムが実装される表示モジュールにより構成される。即ち、パーソナルコンピューター５００は、少なくとも上記のいずれかの実施形態におけるレシーバー回路が適用される通信システムが実装される表示モジュールを含んで構成される。本体部５１０には、キーボード５３０が設けられる。キーボード５３０を介した操作情報が図示しない制御部によって解析され、その操作情報に応じて表示部５２０に画像が表示される。この表示部５２０は高速な信号の送受信が可能となるため、低コストで非常に高精細な表示が可能なパーソナルコンピューター５００を提供することができる。
　図１５（Ｂ）に示す携帯電話機６００は、本体部６１０と、表示部６２０とを備えている。表示部６２０は、上記のいずれかの実施形態におけるレシーバー回路が適用される通信システムが実装される表示モジュールにより構成される。即ち、携帯電話機６００は、上記のいずれかの実施形態におけるレシーバー回路が適用される通信システムが実装される表示モジュールを含んで構成される。本体部６１０には、キー６３０が設けられる。キー６３０を介した操作情報が図示しない制御部によって解析され、その操作情報に応じて表示部６２０に画像が表示される。この表示部６２０は高速な信号の送受信が可能となるため、低コストで非常に高精細な表示が可能な携帯電話機６００を提供することができる。
　なお、上記のいずれかの実施形態におけるレシーバー回路が適用される通信システムが実装される電子機器として、図１５（Ａ）、図１５（Ｂ）に示すものに限定されるものではない。例えば、情報携帯端末（ＰＤＡ：Personal Digital Assistants）、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ（Point of sale system）端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。上記のいずれかの実施形態によれば、上記の電子機器において、高速な信号の正確な受信により、大容量且つ高速な処理の実現に寄与することができる。
　以上、本発明に係るレシーバー回路、通信システム、及びレシーバー回路の制御方法等を上記のいずれかの実施形態に基づいて説明したが、本発明は上記のいずれかの実施形態に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。
　（１）上記のいずれかの実施形態では、本発明に係るレシーバー回路を含む通信システムが表示モジュールに実装される例を説明したが、本発明は、これに限定されるものではない。即ち、本発明に係るレシーバー回路を含む通信システムが、表示に関係しないものに適用することができるのは言うまでもない。
　（２）上記のいずれかの実施形態では、トランスミッター回路が差動信号をレシーバー回路に送信する例を説明したが、本発明はこれに限定されるものではない。即ち、本発明は、トランスミッター回路が、差動信号をレシーバー回路に送信するものに限定されるものではない。
　（３）上記のいずれかの実施形態において、表示ドライバー４４がＣＯＦに実装されるものとして説明したが、本発明は、これに限定されるものではない。表示ドライバー４４が、ＴＣＰに実装されていてもよい。また、表示ドライバー４４が、ＰＣＢ２０以外の別の基板やフィルムに実装されていてもよい。
　（４）上記のいずれかの実施形態では、図７（Ａ）～図７（Ｅ）に示すように５種類の遅延値を用いて、最適な遅延値を演算により求める例を説明したが、本発明は、これに限定されるものではない。例えば、３２種類や６４種類の遅延値を用いて、より高精度に最適な遅延値を求めることができるようになる。
　（５）上記のいずれかの実施形態において、本発明をレシーバー回路、通信システム、電子機器、及びレシーバー回路の制御方法等として説明したが、本発明は、これに限定されるものではない。例えば、本発明に係るレシーバー回路の制御方法の処理手順が記述されたプログラム、このプログラムが記録された記録媒体であってもよい。
　１０…表示モジュール、　２０…ＰＣＢ、　２２…表示コントローラー、３０…パネル基板、　４０…ＣＯＦ、　４２…コネクター、　４４…表示ドライバー、１００…トランスミッター、　１１０…ＰＬＬ回路、１２０…クロック用トランスミッター回路、　１２２，１３２１～１３２８…ＰＳ変換部、　１２４，１３４１～１３４８…差動トランスミッター、１２６，１３６１～１３６８，４２０１，４３０１…クロスポイント調整部、１３０１～１３０８…第１のトランスミッター回路～第８のトランスミッター回路、２００…レシーバー、　２１０…クロックレシーバー、　２２０…多相クロック生成回路、　２３０１，２３０ａ１，３００ａ１，３００１…第１のレシーバー回路（レシーバー回路）、　２３０２～２３０８…第２のレシーバー回路～第８のレシーバー回路、２３２１～２３２８…差動レシーバー、　２３４１～２３４８…遅延回路、２３６１～２３６８…データラッチ回路、　２３８１…入力Ｉ／Ｆ部、２４０１…遅延値設定レジスター、　２４２１…データ検定イネーブルレジスター、２４４１，３２０１…遅延値設定部、　２４６１，３４０１…データ検定回路、２４８１…データ検定結果レジスター、　２５０１…出力Ｉ／Ｆ部、３１０１…Ｉ／Ｆ部、　３２２１…条件設定レジスター、３２４１…検定用遅延カウンター、　３２６１…遅延検定レジスター、３２８１…遅延切替器、　３４２１…アドレスデコーダー、　３４４１…データラッチ、３４６１…検定回路、　３６０１…遅延値調整部、　３６２１…ＬＨ検定回路、３６４１…ＨＬ検定回路、　３６６１…１／２演算回路、４００１…第１のクロスポイント検出部、　４１０１…第２のクロスポイント検出部。

Claims (13)

  1. 　取込クロック信号に基づいて決められる複数の取込タイミングで、入力信号を取り込むレシーバー回路であって、
    　第１の状態又は第２の状態に変化する前記入力信号を、設定された遅延時間だけ遅延させて出力する遅延回路と、
    　前記遅延回路により遅延させた前記入力信号を各取込タイミングで取り込むラッチ回路と、
    　前記ラッチ回路に取り込まれたラッチ信号を検定するデータ検定回路と、
    　前記データ検定回路の検定結果に対応した検定結果値が設定されるデータ検定結果レジスターとを含み、
    　前記データ検定回路は、
    　各取込タイミングで前記ラッチ回路に取り込まれた前記ラッチ信号と期待値とを比較して、比較結果を出力することを特徴とするレシーバー回路。
  2. 　請求項１において、
    　前記遅延回路において設定される異なる遅延時間毎に各取込タイミングで取り込まれたラッチ信号に対応したラッチデータが所与の第１のパターンと一致するように、前記検定結果値に基づいて前記遅延回路の遅延時間を調整する遅延値調整部を含むことを特徴とするレシーバー回路。
  3. 　請求項１において、
    　各取込タイミングが、前記第１の状態又は前記第２の状態が連続する期間の中央となるように、前記検定結果値に基づいて前記遅延回路の遅延時間を調整する遅延値調整部を含むことを特徴とするレシーバー回路。
  4. 　請求項１乃至３のいずれかにおいて、
    　前記遅延回路は、
    　前記遅延回路を構成する遅延素子の電流駆動能力及びその出力信号の信号経路の遅延素子数の少なくとも一方を変更することを特徴とするレシーバー回路。
  5. 　請求項１乃至４のいずれかにおいて、
    　前記レシーバー回路の動作起動後、前記入力信号を用いた表示開始前、及び前記入力信号を用いた表示の帰線期間の少なくとも１つのタイミングで、前記データ検定回路が前記ラッチ信号の検定を行うことを特徴とするレシーバー回路。
  6. 　請求項１乃至５のいずれかにおいて、
    　前記検定結果値に基づいて、前記取込タイミングの周期より前記第１の状態又は前記第２の状態が連続する期間が長いと判断されたとき、差動信号として入力される前記入力信号のクロスポイントのずれを検出する第１のクロスポイント検出部を含むことを特徴とするレシーバー回路。
  7. 　請求項１乃至６のいずれかにおいて、
    　前記検定結果値に基づいて、前記取込クロック信号の立ち下がりエッジ、立ち上がりエッジ、及び立ち下がりエッジの順番で取り込んだときに前記第１の状態又は前記第２の状態が連続する期間と、前記取込クロック信号の立ち上がりエッジ、立ち下がりエッジ、及び立ち上がりエッジの順番で取り込んだときに前記第１の状態又は前記第２の状態が連続する期間とが異なると判断されたとき、差動信号として入力される前記取込クロック信号のクロスポイントのずれを検出する第２のクロスポイント検出部を含むことを特徴とするレシーバー回路。
  8. 　請求項７において、
    　前記第２のクロスポイント検出部によって前記取込クロック信号のクロスポイントのずれが検出されたとき、前記取込クロック信号のクロスポイントを調整するクロスポイント調整部を含むことを特徴とするレシーバー回路。
  9. 　請求項１乃至８のいずれか記載のレシーバー回路と、
    　前記入力信号を前記レシーバー回路に送信するトランスミッター回路とを含むことを特徴とする通信システム。
  10. 　請求項６記載のレシーバー回路と、
    　前記入力信号を前記レシーバー回路に送信するトランスミッター回路とを含み、
    　前記トランスミッター回路は、
    　前記第１のクロスポイント検出部により前記入力信号のクロスポイントのずれが検出されたとき、前記入力信号のクロスポイントを調整することを特徴する通信システム。
  11. 　請求項７記載のレシーバー回路と、
    　前記入力信号を前記レシーバー回路に送信するトランスミッター回路とを含み、
    　前記トランスミッター回路は、
    　前記第２のクロスポイント検出部によって前記取込クロック信号のクロスポイントのずれが検出されたとき、前記取込クロック信号のクロスポイントを調整することを特徴とする通信システム。
  12. 　請求項９乃至１１のいずれか記載の通信システムを含むことを特徴とする電子機器。
  13. 　取込クロック信号に基づいて決められる複数の取込タイミングで入力信号を取り込むレシーバー回路の制御方法であって、
    　第１の状態又は第２の状態に変化する前記入力信号を、設定された遅延時間だけ遅延させて出力させる遅延制御ステップと、
    　前記遅延制御ステップにおいて遅延させた前記入力信号を各取込タイミングで取り込むラッチステップと、
    　前記ラッチステップにおいて取り込まれたラッチ信号を検定するデータ検定ステップと、
    　前記データ検定ステップの検定結果に基づいて、前記遅延時間を調整する遅延値調整ステップとを含み、
    　前記データ検定ステップにおいて、各取込タイミングで取り込まれた前記ラッチ信号と期待値とを比較することを特徴とするレシーバー回路の制御方法。
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