JP4643359B2

JP4643359B2 - 受信装置

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Description

本発明は、複数の伝送路に接続する受信装置に関する。

従来から、エラスティックバッファ（Elastic Buffer）による同期化は、シリアル通信で広く使用されている。この同期化では、送信装置と受信装置の２系統のクロック間のマージン（margin）やジッタ（Jitter）をシンボルの補完／削除によって補っている。

複数伝送路を持つ通信でエラスティックバッファが使用される場合（例えば、特許文献１参照。）、通常は全ての伝送路において同一時間にエラスティックバッファのシンボルの補完／削除が発生することを目標としている。しかし、伝送されるシリアルデータがCLK情報を持たない通信の場合、受信装置で伝送路毎に受信クロック生成する。しかし、全ての伝送路の受信クロックを完全に同一にすることは困難である。つまり、各伝送路における受信クロックにはジッタが存在し、エラスティックバッファは伝送路毎にシンボルを補完／削除する。伝送路間では、エラスティックバッファでのシンボルの補完／削除により、スキュー（Skew）が生じる可能性があった。
米国特許第５，３２３，４２６号明細書

本発明の目的とするところは、複数の伝送路からデータを受信し、伝送路間に生じるスキューを補正可能である受信装置を提供することにある。

本願発明の一態様によれば、複数の伝送路それぞれから複数のデータブロックを有するデータ列を受信する受信装置において、送信シンボル数で連なる複数のタイミング調整用シンボルを伝送路間で同一サイクルに読み出すべきデータブロック同士のマーカとしてデータブロック間に挿入したデータ列それぞれを書き込み送信シンボル数を増減したエラスティックシンボル数のタイミング調整用シンボルが連なるデータ列を読み出しクロックに同期して読み出す複数のエラスティックバッファと、データ列を書き込みタイミング調整用シンボルのデスキューシンボル数をエラスティックシンボル数から増減して送信シンボル数に等しくしタイミング調整用シンボルをマーカとして読み出しクロックに同期して伝送路間のデータブロックを同一サイクルに読み出すデスキュー回路を有することを特徴とする受信装置が提供される。

以上説明したように、本発明の一態様に係る受信装置によれば、複数の伝送路からデータを受信し、伝送路間に生じるスキューを補正可能である受信装置を提供できる。

次に、図面を参照して、本発明の実施の形態について説明する。なお、以下では本発明の実施形態を図面に基づいて説明するが、図解のためだけであり、本発明はそれらの図面に限定されるものではない。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。

図１に示すように、伝送システム１は、受信装置２と、送信装置３と、受信装置２と送信装置３とを接続する複数の伝送路Ｌ０乃至Ｌ３を有している。

送信装置３は、送信クロック生成回路ＰＬＬｔと、送信アナログ回路ＡｎａｌｏｇＴを有している。

受信装置２は、受信アナログ回路ＡｎａｌｏｇＲと、読み出しクロック生成回路ＰＬＬｒと、エラスティックバッファＥＢ０乃至ＥＢ３と、デスキュー回路５を有している。

送信クロック生成回路ＰＬＬｔは、送信クロックＣＬＫｔを生成する。

送信アナログ回路ＡｎａｌｏｇＴは、第１データ列ＤａｔａＴを入力し、第１データ列ＤａｔａＴを複数のデータブロックに分割する。送信アナログ回路ＡｎａｌｏｇＴは、分割したデータブロックを伝送路Ｌ０乃至Ｌ３の数と同数の４つの第２データ列Ｄ２０乃至Ｄ２３に分割方式でパラレルに並べ分割する。なお、伝送路Ｌ０乃至Ｌ３の数は４つに限られず、複数であればいくつでもよい。また、第２データ列Ｄ２０乃至Ｄ２３から第１データ列ＤａｔａＴを復元できる分割方法であればどんな分割方法であってもよい。送信アナログ回路ＡｎａｌｏｇＴは、全ての第２データ列Ｄ２０乃至Ｄ２３に、タイミング調整用シンボル(Timing Control Symbol)を挿入する。なお、タイミング調整用シンボルの挿入方法は、挿入された第２データ列Ｄ２０乃至Ｄ２３から、挿入されていない第２データ列Ｄ２０乃至Ｄ２３を復元でき、さらには、タイミング調整用シンボルの挿入方法と分割方法に基づいて分割された第２データ列Ｄ２０乃至Ｄ２３から第１データ列ＤａｔａＴを復元できる挿入方法であればどんな挿入方法であってもよい。送信アナログ回路ＡｎａｌｏｇＴは、送信クロックＣＬＫｔに同期させて第２データ列Ｄ２０乃至Ｄ２３を伝送路Ｌ０乃至Ｌ３毎に送信する。なお、伝送路Ｌ０乃至Ｌ３のそれぞれでは、第２データ列Ｄ２０乃至Ｄ２３は、シリアルデータとして伝送される。

受信アナログ回路ＡｎａｌｏｇＲは、データ列Ｄ２０乃至Ｄ２３のデータブロックとタイミング調整用シンボルを第２データ列Ｄ２０乃至Ｄ２３での順番に伝送路Ｌ０乃至Ｌ３毎に受信し、データ列Ｄ３０乃至Ｄ３３として送信する。なお、伝送路Ｌ０乃至Ｌ３のそれぞれに対応するデータ列Ｄ３０乃至Ｄ３３は、シリアル−パラレル変換を経て、パラレルデータとして送信される。受信アナログ回路ＡｎａｌｏｇＲは、伝送路Ｌ０乃至Ｌ３毎のデータブロックとタイミング調整用シンボルの少なくとも１つに基づいて伝送路Ｌ０乃至Ｌ３毎に複数の書き込みクロックＣＬＫｔ０乃至ＣＬＫｔ３を生成する。

読み出しクロック生成回路ＰＬＬｒは、送信クロックＣＬＫｔと概ね等しい読み出しクロックＣＬＫｒを生成する。

エラスティックバッファＥＢ０乃至ＥＢ３は、伝送路Ｌ０乃至Ｌ３と同数存在する。エラスティックバッファＥＢ０乃至ＥＢ３は、データ列Ｄ３０乃至Ｄ３３を受信する。エラスティックバッファＥＢ０乃至ＥＢ３は、書き込みクロックＣＬＫｔ０乃至ＣＬＫｔ３に同期して第２データ列Ｄ２０乃至Ｄ２３での順番にデータブロックと送信シンボル数から１つ増減したエラスティックシンボル数のタイミング調整用シンボルＴＣを書き込む。エラスティックバッファＥＢ０乃至ＥＢ３は、読み出しクロックＣＬＫｒに同期して第２データ列Ｄ２０乃至Ｄ２３での順番にデータブロックとタイミング調整用シンボルを読み出す。

デスキュー回路５は、タイミング調整用シンボルのデスキューシンボル数を、エラスティックシンボル数から１つ増減して送信シンボル数に等しくする。このことにより、送信前の第２データ列Ｄ２０乃至Ｄ２３が復元できる。さらに、第２データ列Ｄ２０乃至Ｄ２３の分割方法とタイミング調整用シンボルの挿入方法に基づいて、分割方法の逆の第２データ列Ｄ２０乃至Ｄ２３の統合を行い、挿入方法の逆のタイミング調整用シンボルの削除を行うことにより、第２データ列Ｄ２０乃至Ｄ２３から第１データ列ＤａｔａＴを復元できる。デスキュー回路５が生成する第３データ列ＤａｔａＲがこの復元された第１データ列ＤａｔａＴである。

また、図２に示すように、デスキュー回路５は、複数のデスキューバッファＢｕｆＡ０乃至ＢｕｆＡ３、ＢｕｆＢ０乃至ＢｕｆＢ３と、複数のライトポインタWritePointer0乃至WritePointer3と、リードポインタRead Pointerと、複数の書き込みセレクタSelectorW0乃至SelectorW3と、複数の読み出しセレクタSelectorR0乃至SelectorＲ3と、制御回路Control logicを有している。複数のデスキューバッファＢｕｆＡ０乃至ＢｕｆＡ３とＢｕｆＢ０乃至ＢｕｆＢ３は、伝送路Ｌ０乃至Ｌ３の数と同数の2面構成のファーストインファーストアウト（FIFO）型のバッファのユニット０乃至３を構成している。

デスキューバッファＢｕｆＡ０乃至ＢｕｆＡ３、ＢｕｆＢ０乃至ＢｕｆＢ３は、タイミング調整用シンボルＴＣとデータブロックを書き込む。

ライトポインタWritePointer0乃至WritePointer3は、デスキューバッファＢｕｆＡ０乃至ＢｕｆＡ３、ＢｕｆＢ０乃至ＢｕｆＢ３の書き込み位置を指定する。エラスティックシンボル数が送信シンボル数より大きい場合は、複数のタイミング調整用シンボルＴＣを１つの書き込み位置に書き込む。エラスティックシンボル数が送信シンボル数より小さい場合は、１つのタイミング調整用シンボルＴＣを複数の書き込み位置に書き込む。

書き込みセレクタSelectorW0乃至SelectorW3は、タイミング調整用シンボルＴＣとデータブロックを書き込むデスキューバッファＢｕｆＡ０乃至ＢｕｆＡ３とデスキューバッファＢｕｆＢ０乃至ＢｕｆＢ３の一方を選択する。

読み出しセレクタSelectorR0乃至SelectorＲ3は、タイミング調整用シンボルＴＣとデータブロックを読み出すデスキューバッファＢｕｆＡ０乃至ＢｕｆＡ３とデスキューバッファＢｕｆＢ０乃至ＢｕｆＢ３の一方を選択する。

リードポインタRead Pointerは、デスキューバッファＢｕｆＡ０乃至ＢｕｆＡ３とデスキューバッファＢｕｆＢ０乃至ＢｕｆＢ３の読み出し位置を指定する。

例えば、書き込みセレクタSelectorW0乃至SelectorW3にデスキューバッファＢｕｆＡ０乃至ＢｕｆＡ３が選択されたとすると、デスキューバッファＢｕｆＡ０乃至ＢｕｆＡ３は、ライトポインタWritePointer0乃至WritePointer3に指定された書き込み位置にタイミング調整用シンボルＴＣとデータブロックを書き込む。

書き込みセレクタSelectorW0乃至SelectorW3は、タイミング調整用シンボルＴＣが書き込まれる直前に、デスキューバッファＢｕｆＢ０乃至ＢｕｆＢ３を選択する。

読み出しセレクタSelectorR0乃至SelectorＲ3に選択されたデスキューバッファＢｕｆＡ０乃至ＢｕｆＡ３は、リードポインタRead Pointerに指定された読み出し位置にタイミング調整用シンボルＴＣとデータブロックを読み出す。

読み出しセレクタSelectorR0乃至SelectorＲ3は、タイミング調整用シンボルＴＣが書き込まれる直前の直前書き込み位置である場合に、複数のデスキューバッファＢｕｆＢ０乃至ＢｕｆＢ３をいっせいに選択する。

デスキューバッファＢｕｆＢ０乃至ＢｕｆＢ３は、タイミング調整用シンボルＴＣを書き込む。

デスキューバッファＢｕｆＢ０乃至ＢｕｆＢ３は、タイミング調整用シンボルＴＣ０乃至ＴＣ３が書き込まれた後に、タイミング調整用シンボルＴＣを読み出す。

エラスティックバッファＥＢ０乃至ＥＢ３が、エラスティックシンボル数を送信シンボル数から１つ減らすと、制御回路control logicは、伝送路Ｌ０乃至Ｌ３毎にステータスフラグをたてる。全て伝送路Ｌ０乃至Ｌ３にステータスフラグがたつと、全てのデスキューバッファＢｕｆＡ０乃至ＢｕｆＡ３、または、全てのデスキューバッファＢｕｆＢ０乃至ＢｕｆＢ３は、タイミング調整用シンボルＴＣを読み飛ばす。なお、制御回路control logicは、ライトポインタWritePointer0乃至WritePointer3、リードポインタRead Pointer、書き込みセレクタSelectorW0乃至SelectorW3と、読み出しセレクタSelectorR0乃至SelectorＲ3の制御を行ってもよい。

以上のように、複数伝送路Ｌ０乃至Ｌ３を持つシリアル通信において、エラスティックバッファＥＢ０乃至ＥＢ３において、タイミング調整用シンボルＴＣを用いてデータブロックの同期化を行うと、送信系統と受信系統の２系統のクロックＣＬＫｔとＣＬＫｒ間のマージンやジッタをタイミング調整用シンボルＴＣの補完／削除によって補うので、伝送路Ｌ０乃至Ｌ３間にスキュー（skew）が生じる場合がある。

以下では、エラスティックバッファＥＢ０乃至ＥＢ３により伝送路Ｌ０乃至Ｌ３間にスキューが発生することを説明する。図３に示すように、送信側からエラスティックバッファＥＢ０乃至ＥＢ３へ、データ列Ｄ３０乃至Ｄ３３が送信される。また、送信側からエラスティックバッファＥＢ０乃至ＥＢ３へ、データ列Ｄ３０乃至Ｄ３３それぞれに同期したクロックＣＬＫｔ０乃至ＣＬＫｔ３が送信される。なお、クロックＣＬＫｔ０乃至ＣＬＫｔ３は、受信アナログ回路ＡｎａｌｏｇＲが受信したデータ列Ｄ２０乃至Ｄ２３に同期するように生成されたクロック信号である。データ列Ｄ３０乃至Ｄ３３は、送信される順番に、データブロック１ｓｔと２ｎｄ、タイミング調整用シンボルＴＣ０とＴＣ１、データブロック３ｔｈを有している。このように、全ての伝送路Ｌ０乃至Ｌ３に等しい個数の２つのタイミング調整用シンボルＴＣ０、ＴＣ１が送られてくる。データ列Ｄ３０乃至Ｄ３３は、クロックＣＬＫｔ０乃至ＣＬＫｔ３に同期して、エラスティックバッファＥＢ０乃至ＥＢ３に書き込まれる。書き込まれたデータ列Ｄ３０乃至Ｄ３３は、データ列Ｄ４０乃至Ｄ４３として、クロックＣＬＫｒに同期して、エラスティックバッファＥＢ０乃至ＥＢ３から読み出される。クロックＣＬＫｔ０乃至ＣＬＫｔ３と、クロックＣＬＫｒの周波数が多少ずれている場合を考える。

伝送路Ｌ１とＬ３は、クロックＣＬＫｔ１、ＣＬＫｔ３の周波数が、クロックＣＬＫｒの周波数より低い場合である。エラスティックバッファＥＢ１とＥＢ３はアンダーフローの状態になる。このアンダーフローの状態を解消するために、エラスティックバッファＥＢ１とＥＢ３は、読み出し時に、タイミング調整用シンボルＥＸＴを補完する。

伝送路Ｌ０は、クロックＣＬＫｔ０の周波数が、クロックＣＬＫｒの周波数より高い場合である。エラスティックバッファＥＢ０はオーバーフローの状態になる。このオーバーフローの状態を解消するために、エラスティックバッファＥＢ０は、読み出し時に、タイミング調整用シンボルＴＣ１を削除する。

伝送路Ｌ２は、クロックＣＬＫｔ２の周波数が、クロックＣＬＫｒの周波数に一致している場合である。エラスティックバッファＥＢ２はオーバーフローの状態にもアンダーフローの状態にもならない。エラスティックバッファＥＢ２は、読み出し時に、タイミング調整用シンボルＴＣを補完／削除する必要はない。

そして、データ列Ｄ４０乃至Ｄ４３に注目すると、本来同一サイクルに出力されることを期待されているデータブロック３ｔｈの読み出される時刻が、伝送路Ｌ０乃至Ｌ３毎にばらばらになってしまっており、スキューが発生している。このように複数伝送路Ｌ０乃至Ｌ３のシリアル通信では、データブロック３ｔｈの読み出される時刻のずれ(スキュー)をデスキュー（De-skew）するデスキュー回路５が必要になる。

図４に示すように、デスキュー回路５は、伝送路Ｌ０乃至Ｌ３間に生じるスキューを解消することができ、エラスティックバッファＥＢ０乃至ＥＢ３を使用した複数伝送路Ｌ０乃至Ｌ３によるシリアル通信を実現することができる。

図１の送信装置３から4つのタイミング調整用シンボルＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３が送信されているとする。タイミング調整用シンボルＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３を使用して、エラスティックバッファＥＢ０乃至ＥＢ３が、書き込みと読み出しのタイミング調整を行い、出力されたデータ列Ｄ４０乃至Ｄ４３が図４に示されている。データ列Ｄ４０乃至Ｄ４３にはスキューがあり、同一時刻に読み出されるデータ列Ｄ４０乃至Ｄ４３毎のデータブロックは、連続しておらず、伝送路Ｌ０乃至Ｌ３毎にデータブロックの位置がずれている。例えば、データブロック２５２乃至２５５は、図１の送信装置３から同一サイクルに送信されている。しかし、図４のデータ列Ｄ４０乃至Ｄ４３のデータブロック２５２乃至２５５は、同一サイクルにデスキュー回路５に受信されない。同様に、データブロック０乃至３は、図１の送信装置３から同一サイクルに送信されている。しかし、図４のデータ列Ｄ４０乃至Ｄ４３のデータブロック０乃至３は、同一サイクルにデスキュー回路５に受信されない。

また、エラスティックバッファＥＢ０乃至ＥＢ３で、伝送路Ｌ０乃至Ｌ３毎にタイミング調整用シンボルＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３の補完／削除が行われている。このため、タイミング調整用シンボルＴＣ０等の数も伝送路Ｌ０乃至Ｌ３毎に異なっている。データ列Ｄ４０は、３つのタイミング調整用シンボルＴＣ０、ＴＣ１、ＴＣ２を有している。データ列Ｄ４１は、５つのタイミング調整用シンボルＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４を有している。データ列Ｄ４２は、３つのタイミング調整用シンボルＴＣ０、ＴＣ１、ＴＣ２を有している。データ列Ｄ４３は、４つのタイミング調整用シンボルＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３を有している。そして、この個数の相違によってもタイミング調整用シンボルＴＣ０等の後に続くデータ列にスキューを生じさせている。したがって、タイミング調整用シンボルＴＣ０等の前後でスキューの状況は異なっている。

一方、デスキュー回路５から出力されるデータ列Ｄ５０乃至Ｄ５３は、同数で４つのタイミング調整用シンボルＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３を有している。また、データブロック２５２乃至２５５の終了位置や、データブロック０乃至３の開始時期が全伝送路Ｌ０乃至Ｌ３で揃っている。なお、伝送路Ｌ０乃至Ｌ３における通信方式によって、送信装置３が送信するタイミング調整用シンボルＴＣ０等の形式や数が定義される必要がある
以下では、デスキュー回路の機能の詳細を具体的に説明する。まず、アドレスポインター制御について説明する。アドレスポインター制御では、タイミング調整用シンボル数調整処理とリードポインタ読み出し終了位置検出処理の２つの制御を行う。次に、バッファ切り替え制御について説明する。バッファ切り替え制御では、ライトポインタWrite Pointer０乃至３による書き込み側の切り替えタイミング制御と、リードポインタRead Pointerによる読み出し側の切り替えタイミング制御の２つの制御を行う。

（タイミング調整用シンボル数調整処理）
複数伝送路Ｌ０乃至Ｌ３において、エラスティックバッファＥＢ０乃至ＥＢ３から出力されるタイミング調整用シンボルＴＣ０等のエラスティックシンボル数は、送信装置３が送信しているタイミング調整用シンボルＴＣ０等の送信シンボル数に対して±１の幅を持つ。例えば、図４に示すように、送信装置３が送信時に全伝送路Ｌ０乃至Ｌ３に対して、４つのタイミング調整用シンボルＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３を送信した場合、エラスティックバッファＥＢ１によってタイミング調整用シンボルＴＣ４が追加された伝送路Ｌ１では5シンボルとなり、エラスティックバッファＥＢ０、ＥＢ２によってタイミング調整用シンボルＴＣ３が削除された伝送路Ｌ０、Ｌ２では3シンボルとなり、追加／削除が発生しなかった伝送路Ｌ３では4シンボルとなる。

バッファＢｕｆＡ０乃至ＢｕｆＡ３またはＢｕｆＢ０乃至ＢｕｆＢ３に書き込む際に、このエラスティックシンボル数を伝送路Ｌ０乃至Ｌ３間で揃える。全ての伝送路Ｌ０乃至Ｌ３で送信装置３が送信してきた送信シンボル数の４シンボル分を書き込む事が出来るように、エラスティックシンボル数を調整する。

例えば、送信装置３が送信時に全伝送路Ｌ０乃至Ｌ３に対して、４つのタイミング調整用シンボルＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３を送信し、エラスティックバッファＥＢ１によってタイミング調整用シンボルＴＣ４が追加され、エラスティックシンボル数が５つになっている場合、図５のデータ列（Elastic Buffer Data）Ｄ４１に示すように、エキストラシンボル（Extra Symbol）としてタイミング調整用シンボルＴＣ４が補完されている。タイミング調整用シンボルＴＣ４が補完された際に、エラスティックバッファＥＢ１は、補完した旨のエラスティックバッファステイタス信号（Elastic Buffer Status）Ｓ１をデスキュー回路５の制御回路Control logicへ出力する。制御回路Control logicは、バッファＢｕｆＡ１に書き込むタイミング調整用シンボルのデスキューシンボル数を４に揃えるために、ライトポインタWrite Pointer１のインクリメントを１サイクル（cycle）期間停止させる。

まず、第１サイクルで、データ列Ｄ４１はデータブロックＤＴｎであり、ライトポインタWrite Pointer１はアドレスＮを出力する。

第２サイクルで、バッファＢｕｆＡ１は、アドレスＮにデータブロックＤＴｎを書き込む。また、第２サイクルで、エラスティックバッファＥＢ１は、補完した旨のエラスティックバッファステイタス信号Ｓ１を制御回路Control logicへ出力する。さらに、第２サイクルで、データ列Ｄ４１はタイミング調整用シンボルＴＣ０であり、ライトポインタWrite Pointer１はアドレスＮ＋１を出力する。

第３サイクルで、バッファＢｕｆＡ１は、アドレスＮ＋１にタイミング調整用シンボルＴＣ０を書き込む。また、データ列Ｄ４１はタイミング調整用シンボルＴＣ１である。ライトポインタWrite Pointer１は、エラスティックバッファステイタス信号Ｓ１により、アドレスＮ＋１をインクリメントせずに出力する。第３サイクルで出力されるアドレスは前回の第２サイクルで出力されるアドレスと同じである。

第４サイクルで、バッファＢｕｆＡ１は、アドレスＮ＋１にタイミング調整用シンボルＴＣ１を書き込む。また、データ列Ｄ４１はタイミング調整用シンボルＴＣ２であり、ライトポインタWrite Pointer１はアドレスＮ＋２を出力する。バッファＢｕｆＡ１のアドレスＮ＋１では、タイミング調整用シンボルＴＣ１が上書きされ、タイミング調整用シンボルＴＣ０が消去される。

第５サイクルで、バッファＢｕｆＡ１は、アドレスＮ＋２にタイミング調整用シンボルＴＣ２を書き込む。また、データ列Ｄ４１はタイミング調整用シンボルＴＣ３であり、ライトポインタWrite Pointer１はアドレスＮ＋３を出力する。

第６サイクルで、バッファＢｕｆＡ１は、アドレスＮ＋３にタイミング調整用シンボルＴＣ３を書き込む。また、データ列Ｄ４１はタイミング調整用シンボルＴＣ４であり、ライトポインタWrite Pointer１はアドレスＮ＋４を出力する。

第７サイクルで、バッファＢｕｆＡ１は、アドレスＮ＋４にタイミング調整用シンボルＴＣ４を書き込む。また、データ列Ｄ４１はデータブロックＤＴｍであり、ライトポインタWrite Pointer１はアドレスＮ＋５を出力する。第８サイクルで、バッファＢｕｆＡ１は、アドレスＮ＋５にデータブロックＤＴｍを書き込む。

以上のように、タイミング調整用シンボルＴＣ１乃至ＴＣ４がバッファＢｕｆＡ１に書き込まれるが、タイミング調整用シンボルＴＣ０はバッファＢｕｆＡ１に書き込まれない。結果としてタイミング調整用シンボルのデスキューシンボル数は合計４シンボルになっている。なお、説明を明確にするために、バッファＢｕｆＡ１とＢｕｆＢ１の切り替えは省略している。

次に、送信装置３が送信時に全伝送路Ｌ０乃至Ｌ３に対して、４つのタイミング調整用シンボルＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３を送信し、エラスティックバッファＥＢ０によってタイミング調整用シンボルＴＣ３が削除され、エラスティックシンボル数が３つになっている場合について説明する。図６のデータ列（Elastic Buffer Data）Ｄ４０に示すように、タイミング調整用シンボルＴＣ３が削除されている。

タイミング調整用シンボルＴＣ３が削除された際に、エラスティックバッファＥＢ０は、削除した旨のエラスティックバッファステイタス信号（Elastic Buffer Status）Ｓ０をデスキュー回路５の制御回路Control logicへ出力する。制御回路Control logicは、バッファＢｕｆＡ０に書き込むタイミング調整用シンボルのデスキューシンボル数を４に揃えるために、ライトポインタWrite Pointer０のインクリメントを１サイクル（cycle）期間でプラス１（＋１）とプラス２（＋２）させる。

まず、第１サイクルで、データ列Ｄ４０はデータブロックＤＴｎであり、ライトポインタWrite Pointer１はアドレスＮを出力する。

第２サイクルで、バッファＢｕｆＡ０は、アドレスＮにデータブロックＤＴｎを書き込む。また、第２サイクルで、エラスティックバッファＥＢ０は、削除した旨のエラスティックバッファステイタス信号Ｓ０を制御回路Control logicへ出力する。さらに、第２サイクルで、データ列Ｄ４０はタイミング調整用シンボルＴＣ０であり、ライトポインタWrite Pointer０はアドレスＮ＋１を出力する。

第３サイクルで、バッファＢｕｆＡ０は、アドレスＮ＋１にタイミング調整用シンボルＴＣ０を書き込む。また、データ列Ｄ４０はタイミング調整用シンボルＴＣ１である。ライトポインタWrite Pointer０は、エラスティックバッファステイタス信号Ｓ０により、アドレスＮ＋１をプラス１と更にプラス１して、アドレスＮ＋２とＮ＋３を出力する。

第４サイクルで、バッファＢｕｆＡ０は、アドレスＮ＋２にタイミング調整用シンボルＴＣ１を書き込み、さらに、アドレスＮ＋３にタイミング調整用シンボルＴＣ１を書き込む。また、データ列Ｄ４０はタイミング調整用シンボルＴＣ２であり、ライトポインタWrite Pointer０はアドレスＮ＋４を出力する。

第５サイクルで、バッファＢｕｆＡ０は、アドレスＮ＋４にタイミング調整用シンボルＴＣ２を書き込む。また、データ列Ｄ４０はデータブロックＤＴｍであり、ライトポインタWrite Pointer０はアドレスＮ＋５を出力する。第６サイクルで、バッファＢｕｆＡ０は、アドレスＮ＋５にデータブロックＤＴｍを書き込む。

以上のように、タイミング調整用シンボルＴＣ１がバッファＢｕｆＡ０のアドレスＮ＋２とＮ＋３の２箇所に同一サイクルに書き込まれている。結果としてタイミング調整用シンボルのデスキューシンボル数は合計４シンボルになっている。なお、説明を明確にするために、バッファＢｕｆＡ０とＢｕｆＢ０の切り替えは省略している。

また、送信装置３が送信時に全伝送路Ｌ０乃至Ｌ３に対して、４つのタイミング調整用シンボルＴＣ０、ＴＣ１、ＴＣ２、ＴＣ３を送信し、エラスティックバッファＥＢ０によってタイミング調整用シンボルＴＣ０等が補完も削除もされない場合は、エラスティックバッファステイタス信号Ｓ０乃至Ｓ３は発生せず、デスキュー回路５においても、タイミング調整用シンボルＴＣ０等は補完や削除されない。

（リードポインタ読み出し終了位置検出処理）
図７に示すように、例えば、エラスティックバッファＥＢ０から出力されたデータ列Ｄ４０をバッファＢｕｆＡ０に書き込み中に、書き込みセレクタSelector Ｗ０が、バッファの切り替えタイミングで、もう一方のバッファＢｕｆＢ０を選択し、その選択後はバッファＢｕｆＢ０にデータ書き込みが行われる。その際、制御回路Control logicが、切り替え直前のバッファＢｕｆＡ０への書き込みの最後のアドレスいわゆる直前書き込み位置を記憶しておく。この直前書き込み位置は、バッファＢｕｆＡ０からのデータ読み出しの時に、リードポインタRead Pointerが読み出すアドレスの最後を示すことになる。このことにより、リードポインタRead Pointer の読み出し位置が、直前書き込み位置に一致した時に、読み出しセレクタSelector Ｒ０が、バッファの切り替えが可能なタイミングになり、もう一方のバッファＢｕｆＢ０を選択可能になる。バッファＢｕｆＢ０は読み出しが可能になる。

具体的に、データ列Ｄ４０のデータブロックＷはバッファＢｕｆＡ０のアドレス１に書き込まれ、データブロックＸはバッファＢｕｆＡ０のアドレス２に書き込まれ、データブロックＹはバッファＢｕｆＡ０のアドレス３に書き込まれ、データブロックＺはバッファＢｕｆＡ０のアドレス４に書き込まれる。書き込みセレクタSelector Ｗ０が、タイミング調整用シンボルＴＣ０により、バッファの切り替えタイミングになり、もう一方のバッファＢｕｆＢ０を選択する。データ列Ｄ４０のタイミング調整用シンボルＴＣ０はバッファＢｕｆＢ０のアドレス１に書き込まれ、データ列Ｄ４０のタイミング調整用シンボルＴＣ１はバッファＢｕｆＢ０のアドレス２に書き込まれ、データ列Ｄ４０のタイミング調整用シンボルＴＣ２はバッファＢｕｆＢ０のアドレス３に書き込まれ、以下同様に、データ列Ｄ４０のタイミング調整用シンボルＴＣ３とデータブロックａとｂは、バッファＢｕｆＢ０のアドレス４乃至６に書き込まれる。制御回路Control logicが、切り替え直前のバッファＢｕｆＡ０への書き込みの最後のアドレス４の丸１の付された直前書き込み位置１を記憶しておく。

出力データ列Ｄ５０のデータブロックＷはバッファＢｕｆＡ０のアドレス１から読み出され、データブロックＸはバッファＢｕｆＡ０のアドレス２から読み出され、データブロックＹはバッファＢｕｆＡ０のアドレス３から読み出され、データブロックＺはバッファＢｕｆＡ０のアドレス４から読み出される。リードポインタRead Pointer の読み出し位置が、直前書き込み位置(1)に一致した時に、読み出しセレクタSelector Ｒ０が、もう一方のバッファＢｕｆＢ０を選択する。データ列Ｄ５０のタイミング調整用シンボルＴＣ０はバッファＢｕｆＢ０のアドレス１から読み出され、データ列Ｄ５０のタイミング調整用シンボルＴＣ１はバッファＢｕｆＢ０のアドレス２から読み出され、以下同様に、データ列Ｄ５０のタイミング調整用シンボルＴＣ２、ＴＣ３とデータブロックａとｂは、バッファＢｕｆＢ０のアドレス３乃至６から読み出される。

（書き込み側の切り替えタイミング制御）
デスキュー回路５のバッファＢｕｆＡ０乃至Ａ３とＢｕｆＢ０乃至Ｂ３の切り替え制御について説明する。この制御には、ライトポインタWrite Pointer０乃至３による書き込み側の切り替えタイミング制御と、リードポインタRead Pointerによる読み出し側切り替えタイミング制御の２つが存在する。まず、書き込み側の切り替えタイミング制御について説明する。

書き込み側のバッファ切り替えが発生するタイミングは、書き込みセレクタSelectorW0乃至W3が、エラスティックバッファＥＢ０乃至ＥＢ３の出力のデータ列Ｄ４０乃至Ｄ４３内にタイミング調整用シンボルＴＣ０等を検出した時である。これは伝送路Ｌ０乃至Ｌ３毎に独立して制御される。

図８では、バッファ切り替えタイミングで問題になる例を示している。伝送路Ｌ０では、第２サイクル目でタイミング調節用シンボルＴＣ０を検出して、書き込みがバッファＢｕｆＢ０からＢｕｆＡ０に切り替わる。その後、第６サイクル目の星印のタイミングで再度タイミング調節用シンボルＴＣ０を検出する。この時、伝送路Ｌ１ではまだデータブロックＤＴｚを書き込んだところであり、最初のタイミング調節用シンボルＴＣ０を検出していないために、書き込みがバッファＢｕｆＢ１からＢｕｆＡ１に切り替わっていない。また、全てのデータ列Ｄ４０乃至Ｄ４３のデータブロックDTzは同一サイクルに読み出す必要があるので、いま、伝送路Ｌ１でデータブロックＤＴｚが書き込まれたところであるので、リーダポインタRead PointerはまだバッファＢｕｆＢ０乃至Ｂ３のアドレス１を出力して、バッファＢｕｆＢ０乃至Ｂ３はアドレス１を読み出している。すなわち、データブロックDtyが今読み出されたところであり、バッファＢｕｆＢ０乃至Ｂ３のアドレス２のデータブロックDTzまだ読み出されていない状態にある。

この状態で、第６サイクル目の星印のタイミングで再度タイミング調節用シンボルＴＣ０を検出したことにより、書き込みがバッファＢｕｆＡ０からＢｕｆＢ０に切り替えてしまうと、バッファＢｕｆＢ０のアドレス１がタイミング調節用シンボルＴＣ０で上書きされ、バッファＢｕｆＢ０のアドレス２がタイミング調節用シンボルＴＣ１で上書きされ、バッファＢｕｆＢ０のアドレス２のデータブロックＤＴｚが消去されてしまう。このように、バッファＢｕｆＢ０のアドレス２のデータブロックＤＴｚは、消去されて読み出されない場合がある。

これは、切り替えタイミングとなるタイミング調節用シンボルＴＣ０の検出のたびに書き込みのためのバッファを切り替えたことによると考えられる。そこで、以下の２つのケースは例外とし、書き込みのためのバッファの切り替えは行わない。

（ケース１）タイミング調整用シンボルＴＣ０乃至ＴＣ３を連続して繰り返し受信する場合
通信方式によって伝送路Ｌ０乃至Ｌ３間に許容されるスキューの大きさは定まっている。例えば、タイミング調整用シンボルＴＣ０等の送信シンボル数が４シンボルであり、許容される伝送路Ｌ０乃至Ｌ３間のスキューの大きさが図８に示すように５サイクルの通信方式であるとする。タイミング調整用シンボルＴＣ０乃至ＴＣ３を連続して２回繰り返して受信した場合に、タイミング調整用シンボルＴＣ０を検出するたびに書き込むバッファＢｕｆＡ０乃至Ａ３とＢｕｆＢ０乃至Ｂ３を切り替えてしまうと、スキューの大きさが送信シンボル数に相当するサイクル数４より大きくなると、一部のデータブロックが読み出されないうちに上書きされてしまう。

そこで、この現象を避けるために、タイミング調整用シンボルＴＣ０乃至ＴＣ３を連続して繰り返し受信する場合は、タイミング調整用シンボルＴＣ０再度受信しても、書き込むバッファＢｕｆＡ０乃至Ａ３とＢｕｆＢ０乃至Ｂ３を切り替えない。

（ケース２）タイミング調整用シンボルＴＣ０乃至ＴＣ３の後一定サイクル数以内に再度タイミング調整用シンボルＴＣ０乃至ＴＣ３を受信する場合
（ケース１）と同じ理由から、タイミング調整用シンボルＴＣ０乃至ＴＣ３の後、一定サイクル数以内に再度タイミング調整用シンボルＴＣ０乃至ＴＣ３を受信する場合も書き込むバッファＢｕｆＡ０乃至Ａ３とＢｕｆＢ０乃至Ｂ３の切り替えを行わない。一定サイクル以内の一定サイクルとは、（通信方式で許容されている伝送路Ｌ０乃至Ｌ３間のスキューの大きさに相当するサイクル数）と（通信方式で規定されているタイミング調整用シンボルＴＣ０乃至ＴＣ３分のサイクル数）の和のサイクル数が最も妥当である。

（読み出し側の切り替えタイミング制御）
読み出すバッファＢｕｆＡ０乃至Ａ３とＢｕｆＢ０乃至Ｂ３が切り替わるタイミングは、面すなわちバッファＢｕｆＡ０乃至Ａ３の全て、あるいはバッファＢｕｆＢ０乃至Ｂ３の全てのバッファ内のデータを全て読み出した時となる。読み出しは全ての伝送路Ｌ０乃至Ｌ３に対して共通の動作を同一サイクルに行う。そこで、リードポインタRead Pointerは1つでよい。

図７において、バッファ内データを全て読み出した時とは、直前書き込み位置(1)のバッファＢｕｆＡ０のアドレス４のデータブロックＺを読み出した丸２のタイミング（２）である。

リードポインタRead Pointerはバッファ切り替えの後、全てのバッファＢｕｆＢ０乃至Ｂ３において、タイミング調整用シンボルＴＣ０乃至ＴＣ３が書き込まれる。タイミング調整用シンボルＴＣ０乃至ＴＣ３が書き込まれたタイミングが図７の丸３のタイミング（３）である。タイミング調整用シンボルＴＣ０乃至ＴＣ３が書き込まれた事を確認した後、リードポインタRead Pointerはインクリメントを開始し、全てのバッファＢｕｆＢ０乃至Ｂ３からタイミング調整用シンボルＴＣ０乃至ＴＣ３やデータブロックａ、ｂが読み出される。

（読み出し時のタイミング調整用シンボルＴＣ０等のデスキューシンボル数の調整）
エラスティックバッファＥＢ０乃至ＥＢ３によってタイミング調整用シンボルＴＣ０乃至ＴＣ３の削除が行われると、図６で述べたようにライトポインタWrite Pointer０乃至３は１サイクルにプラス１（＋１）とプラス２（+2）のインクリメントを行い、タイミング調整用シンボルを追加し、デスキューシンボル数を送信シンボル数に一致させる。しかし、ライトポインタWrite Pointer０乃至３は１サイクルにプラス１（＋１）とプラス２（+2）のインクリメントを行っているので、バッファＢｕｆＡ０乃至Ａ３とＢｕｆＢ０乃至Ｂ３はオーバーフローする方向に進む事になる。一方、リードポインタRead Pointerは全ての伝送路Ｌ０乃至Ｌ３で共通に使用される事から、一部の伝送路Ｌ０乃至Ｌ３のみエラスティックバッファＥＢ０乃至ＥＢ３によってタイミング調整用シンボルＴＣ３が削除されても、リードポインタRead Pointerを調整することは出来ない。

そこで、制御回路Control logicが、伝送路Ｌ０乃至Ｌ３毎にタイミング調整用シンボルの削除が行われたかのステータスフラグを持つ。そして、それぞれの伝送路Ｌ０乃至Ｌ３においてタイミング調整用シンボルＴＣ３の削除が行われた事を、エラスティックバッファステイタス信号Ｓ０乃至Ｓ３に基づいて検出する。タイミング調整用シンボルＴＣ３の削除が行われたことが検出されたら、検出された伝送路Ｌ０乃至Ｌ３毎にタイミング調整用シンボルＴＣ３が削除されたことを示すステータスフラグをたてる。そして、全ての伝送路Ｌ０乃至Ｌ３にタイミング調整用シンボルＴＣ３が削除されたことを示すステータスフラグがたてば、全ての伝送路Ｌ０乃至Ｌ３にタイミング調整用シンボルＴＣ３の削除が行われた事を検出することができる。この全ての伝送路Ｌ０乃至Ｌ３にタイミング調整用シンボルＴＣ３が削除されたことを示すステータスフラグがたった場合に、バッファＢｕｆＡ０乃至Ａ３とＢｕｆＢ０乃至Ｂ３からタイミング調整用シンボルＴＣ０乃至ＴＣ３を読み出す際に、リードポインタRead Pointerをプラス２（+2）インクリメントする。結果として、デスキューシンボル数は、送信シンボル数より１シンボル少なくなり３シンボルになる。このことによりオーバーフローを抑制することができる。

実施例１の伝送システムによれば、複数伝送路Ｌ０乃至Ｌ３でのシリアル通信において、各伝送路Ｌ０乃至Ｌ３のエラスティックバッファＥＢ０乃至ＥＢ３でどのような処理がされた場合でも（補完または削除）、その処理によるスキューを吸収し、複数伝送路Ｌ０乃至Ｌ３でのシリアル通信方式の伝送が可能になる。したがって、伝送路数の増加に容易に対応可能である。

また、通信方式によってエラスティックバッファＥＢ０乃至ＥＢ３のタイミングコントロールに使用する送信シンボル数や、伝送路Ｌ０乃至Ｌ３間に許容されるスキューの大きさが変わっても、バッファＢｕｆＡ０乃至Ａ３とＢｕｆＢ０乃至Ｂ３の段数と、ライトポインタWrite Pointer０乃至３とリードポインタRead Pointer０乃至３のビット数を調節することで容易に対応することができる。

実施例１は、本発明を実施するにあたっての具体化の例を示したものに過ぎず、実施例１によって本発明の技術的範囲が限定的に解釈されてはならないものである。本発明は、その技術的思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。すなわち、本発明の特許請求の範囲を逸脱しない範囲で、変更・改良や一部転用などが可能であり、これらすべて本発明の請求範囲内に包含されるものである。

実施例１に係る伝送システムと受信装置の構成図である。実施例１に係る受信装置が有するデスキュー回路の構成図である。実施例１に係る受信装置が有するエラスティックバッファの機能を説明するための図である。実施例１に係る受信装置が有するデスキュー回路の機能を説明するための図である。デスキュー回路でのタイミングコントロールシンボル数の削減処理を説明するための図である。デスキュー回路でのタイミングコントロールシンボル数の追加処理を説明するための図である。デスキュー回路のリードポインターとセレクターによるバッファの切り換えのタイミングとバッファの読み出し位置の指定方法を説明するための図である。デスキュー回路で、タイミングコントロールシンボルを連続して受信した場合の書き込み処理と読み込み処理を説明するための図である。

符号の説明

１伝送システム
２受信装置
３送信装置
５デスキュー回路
ＡｎａｌｏｇＴ、ＡｎａｌｏｇＲアナログ回路
ＥＢ０乃至ＥＢ３エラスティックバッファ
ＰＬＬｔ、ＰＬＬｒフェイズロックトループ回路
ＷｒｉｔｅＰｏｉｎｔｅｒ０乃至ＷｒｉｔｅＰｏｉｎｔｅｒ３ライトポインター
ＳｅｌｅｃｔｏｒＷ０乃至ＳｅｌｅｃｔｏｒＷ３、ＳｅｌｅｃｔｏｒＲ０乃至ＳｅｌｅｃｔｏｒＲ３セレクター
ＢｕｆＡ０乃至ＢｕｆＡ３、ＢｕｆＢ０乃至ＢｕｆＢ３
ＲｅａｄＰｏｉｎｔｅｒリードポインター
Ｃｏｎｔｒｏｌｌｏｇｉｃ制御回路

Claims

複数の伝送路それぞれから複数のデータブロックを有するデータ列を受信する受信装置において、
送信シンボル数で連なる複数のタイミング調整用シンボルを、前記伝送路間で同一サイクルに読み出すべきデータブロック同士のマーカとして前記データブロック間に挿入した前記データ列それぞれを書き込み、前記送信シンボル数を増減したエラスティックシンボル数の前記タイミング調整用シンボルが連なる前記データ列を読み出しクロックに同期して読み出す複数のエラスティックバッファと、
前記データ列を書き込み、前記タイミング調整用シンボルのデスキューシンボル数を前記エラスティックシンボル数から増減して送信シンボル数に等しくし、前記タイミング調整用シンボルを前記マーカとして前記読み出しクロックに同期して前記伝送路間の前記データブロックを前記同一サイクルに読み出すデスキュー回路を有することを特徴とする受信装置。
前記デスキュー回路は、
前記タイミング調整用シンボルと前記データブロックを書き込む複数の第１デスキューバッファと、
前記第１デスキューバッファの書き込み位置を指定する複数のライトポインタを有し、
前記エラスティックシンボル数が、前記送信シンボル数より大きい場合は、複数の前記タイミング調整用シンボルＴＣを１つの前記書き込み位置に書き込み、
前記エラスティックシンボル数が、前記送信シンボル数より小さい場合は、１つの前記タイミング調整用シンボルを複数の前記書き込み位置に書き込むことを特徴とする請求項１に記載の受信装置。
前記デスキュー回路は、
複数の第１デスキューバッファと、
複数の第２デスキューバッファと、
前記タイミング調整用シンボルと前記データブロックを書き込む前記第１デスキューバッファと前記第２デスキューバッファの一方を選択する書き込みセレクタと、
前記タイミング調整用シンボルと前記データブロックを読み出す前記第１デスキューバッファと前記第２デスキューバッファの一方を選択する読み出しセレクタと、
前記第１デスキューバッファと前記第２デスキューバッファの書き込み位置を指定するライトポインタと、
前記第１デスキューバッファと前記第２デスキューバッファの読み出し位置を指定するリードポインタを有し、
前記書き込みセレクタに選択された前記第１デスキューバッファは、前記ライトポインタに指定された前記書き込み位置に前記タイミング調整用シンボルと前記データブロックを書き込み、
前記書き込みセレクタは、前記タイミング調整用シンボルが書き込まれる直前に、前記第２デスキューバッファを選択し、
前記読み出しセレクタに選択された前記第１デスキューバッファは、前記リードポインタに指定された読み出し位置に前記タイミング調整用シンボルと前記データブロックを読み出し、
前記リードセレクタは、前記タイミング調整用シンボルが書き込まれる直前の直前書き込み位置である場合に、複数の前記第２デスキューバッファをいっせいに選択し、
前記第２デスキューバッファは、タイミング調整用シンボルを書き込み、
第２デスキューバッファは、前記タイミング調整用シンボルが書き込まれた後に、前記タイミング調整用シンボルを読み出すことを特徴とする請求項１または請求項２に記載の受信装置。
前記受信装置は、さらに、制御回路を有し、
前記エラスティックバッファが、エラスティックシンボル数を前記送信シンボル数から１つ減らすと、制御回路は、前記伝送路毎にステータスフラグをたて、
全て伝送路に前記ステータスフラグがたつと、全ての前記第１デスキューバッファは、前記タイミング調整用シンボルを読み飛ばすことを特徴とする請求項１乃至３のいずれか１つに記載の受信装置。