CN109547031A - 应用于具有嵌入式时钟的数字通讯系统的侦错电路 - Google Patents

应用于具有嵌入式时钟的数字通讯系统的侦错电路 Download PDF

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Abstract

本发明公开了一种应用于具有嵌入式时钟的数字通讯系统的侦错电路。侦错电路包含时间延迟单元、时钟嵌入编码单元、比较单元及封包错误计数单元。时间延迟单元用以将第一数字编码信号延迟一段时间后输出。时钟嵌入编码单元用以根据第一数字解码信号产生第二数字编码信号后输出，其中第一数字解码信号对第一数字编码信号进行解码而得。比较单元分别耦接时间延迟单元及时钟嵌入编码单元，用以比较第一数字编码信号与第二数字编码信号以产生比较结果。封包错误计数单元耦接比较单元，用以根据比较结果计数封包错误率并根据封包错误率提供旗标。

Description

应用于具有嵌入式时钟的数字通讯系统的侦错电路
技术领域
本发明与错误侦测有关，尤其是关于一种应用于具有嵌入式时钟的数字通讯系统的侦错电路。
背景技术
请参照图1，于传统的数字通讯系统中，发送器TX可通过数据传输通道CH将数据传送至接收器RX。发送器TX可包含N个单元T1～TN且其顺序为T1,T2,…,TN-1,TN，N为正整数；接收器RX可包含N个单元R1～RN且其顺序为RN,RN-1,…,R2,R1。也就是说，发送器TX的N个单元T1～TN分别相对应于接收器RX的N个单元R1～RN，但发送器TX的N个单元T1～TN与接收器RX的N个单元R1～RN的排列顺序及操作彼此相反。
当考虑到具有嵌入式时钟的数字通讯系统中的错误侦测时，发送器TX与接收器RX通常会设置有一些编码单元及解码单元。
举例而言，如图2所示，发送器TX中设置有错误侦测编码单元EDE及时钟嵌入编码单元CEE且接收器RX设置有时钟复原解码单元CRD及错误侦测解码单元EDD，其中发送器TX的错误侦测编码单元EDE与接收器RX的错误侦测解码单元EDD用于错误侦测，而发送器TX的时钟嵌入编码单元CEE与时钟复原解码单元CRD用于时钟的嵌入与复原。
假设输入至错误侦测编码单元EDE的数字数据信号的置首数据位元数为n，经由错误侦测编码单元EDE编码后的置首数据位元数变为(n+m)，再经由时钟嵌入编码单元CEE编码后的置首数据位元数变为(n+m+p)，接着经由数据传输通道CH传送至接收器RX后，经由时钟复原解码单元CRD解码后的置首数据位元数变为(n+m)，再经由错误侦测解码单元EDD解码后的置首数据位元数变为n，其中n,m,p均为正整数。
此一作法的缺点在于：数字数据信号的置首数据位元数过多会导致数据传输通道CH的频宽浪费且需于发送器TX及接收器RX分别额外设置错误侦测编码单元EDE及错误侦测解码单元EDD，再加上某些错误侦测机制并无法即时进行，导致其侦错效率不佳。
此外，如图3所示，假设发送器TX及接收器RX省去错误侦测编码单元EDE及错误侦测解码单元EDD的设置，使得数据传输通道CH传送的数字数据信号的置首数据位元数从图2的(n+m+p)减少为图3的(n+p)，但接收器RX仍需额外设置有编码检查单元CWC，以对数字数据信号进行错误侦测，可能导致其侦错能力降低。举例而言，如图4所示，假设n＝8且p＝1，则未编码的数字数据信号D的置首数据位元数为8，例如包含置首数据位元b7～b0，而经时钟嵌入编码单元CEE编码后的数字数据信号E的置首数据位元数为9，例如包含置首数据位元b8～b0，并且经时钟嵌入编码单元CEE编码后的数字数据信号E的置首数据位元b2与b1之间以及b1与b0之间会有至少一转移TRAN存在，当接收器RX接收到数字数据信号E时，会先由编码检查单元CWC判断接收到的数字数据信号是否正确，然而其侦错率不佳，约仅为(2/8)/(256/512)＝0.5，亟待改善。
发明内容
本发明提出一种应用于具有嵌入式时钟的数字通讯系统的侦错电路，以有效解决现有技术所遭遇到的上述问题。
根据本发明的一具体实施例为一种侦错电路。于此实施例中，侦错电路应用于具有嵌入式时钟的数字通讯系统。侦错电路包含时间延迟单元、时钟嵌入编码单元、比较单元及封包错误计数单元。时间延迟单元用以将第一数字编码信号延迟一段时间后输出。时钟嵌入编码单元用以根据第一数字解码信号产生第二数字编码信号后输出，其中第一数字解码信号对第一数字编码信号进行解码而得。比较单元分别耦接时间延迟单元及时钟嵌入编码单元，用以比较第一数字编码信号与第二数字编码信号以产生比较结果。封包错误计数单元耦接比较单元，用以根据比较结果计数封包错误率并根据封包错误率提供旗标。
于一实施例中，侦错电路设置于接收器(Receiver)内。
于一实施例中，接收器包含时钟复原解码单元，分别耦接时间延迟单元及时钟嵌入编码单元，用以对第一数字编码信号进行解码而产生第一数字解码信号。
于一实施例中，接收器自数据传输通道接收第一数字编码信号。
于一实施例中，第一数字编码信号由发送器(Transmitter)输出至数据传输通道。
于一实施例中，发送器包含另一时钟嵌入编码单元，用以产生第一数字编码信号。
于一实施例中，另一时钟嵌入编码单元对数字信号进行编码而产生第一数字编码信号。
于一实施例中，另一时钟嵌入编码单元与时钟嵌入编码单元相同。
于一实施例中，封包错误计数单元所提供的旗标可用以调整接收器的设计参数。
于一实施例中，封包错误计数单元所提供的旗标可用以调整发送器的设计参数。
于一实施例中，封包错误计数单元比较封包错误率与容错临界值，以决定是否提供旗标。
于一实施例中，容错临界值为可调整的。
于一实施例中，封包错误计数单元为可重设的。
相较于现有技术，本发明的侦错电路可应用于具有嵌入式时钟的数字通讯系统中，不需在发送器与接收器中分别设置错误侦测编码单元与错误侦测解码单元，也不需在接收器中设置编码检查单元，即能达到最高侦错率。此外，本发明的侦错电路中的封包错误计数单元为可重设的且其采用的容错临界值为可调整的，并且封包错误计数单元所提供的旗标可用以调整发送器及接收器的设计参数，以确保发送器与接收器之间连结的稳固性。
关于本发明的优点与精神可以通过以下的发明详述及所附附图得到进一步的了解。
附图说明
图1为现有技术的发送器与接收器分别包含相对应的多个单元的示意图。
图2为现有技术的发送器与接收器需分别设置错误侦测编码单元与错误侦测解码单元的示意图。
图3为现有技术的接收器需设置编码检查单元的示意图。
图4为现有技术中的未编码与编码后的数字数据信号的置首数据位元数变化的一实施例。
图5为根据本发明的一较佳具体实施例中的侦错电路应用于接收器的示意图。
图6为提高侦错率的机制的示意图。
主要元件符号说明：
TX：发送器
RX：接收器
CH：数据传输通道
T1～TN：发送器的单元
R1～RN：接收器的单元
CEE：时钟嵌入编码单元
CRD：时钟复原解码单元
EDE：错误侦测编码单元
EDD：错误侦测解码单元
CWC：编码检查单元
D：未编码的数字数据信号
E：编码后的数字数据信号
TRAN：转移
1：侦错电路
10：时钟嵌入编码单元
12：时间延迟单元
14：比较单元
16：封包错误计数单元
FL：旗标
n、n+m、n+m+p、n+p：置首数据位元数
Ti、Ri：功能对
X：由n位元的二进位制代码组成的集合
Y+Y'：由(n+p)位元的二进位制代码组成的全集
Y、Y'：全集Y+Y'中的子集
x：集合X的元素
y：子集Y的元素
y'：子集Y'的元素
e：由数据传输通道的噪声所引起的误差
具体实施方式
根据本发明的一较佳具体实施例为一种侦错电路。于此实施例中，侦错电路可应用于具有嵌入式时钟的数字通讯系统，例如用于视频数据传输的高速序列传输介面，但不以此为限。
请参照图5，图5为根据此实施例中的侦错电路1应用于接收器RX的示意图。
如图5所示，假设具有嵌入式时钟的数字通讯系统包含发送器TX、接收器RX及数据传输通道CH。发送器TX与接收器RX之间通过数据传输通道CH进行数据传输。侦错电路1设置于接收器RX内。
发送器TX包含时钟嵌入编码单元CEE，用以对数字数据信号进行时钟嵌入编码而产生第一数字编码信号。假设输入至时钟嵌入编码单元CEE的数字数据信号的置首数据位元数为n，经由时钟嵌入编码单元CEE进行时钟嵌入编码后的置首数据位元数变为(n+p)。接着，发送器TX通过数据传输通道CH将第一数字编码信号传送至接收器RX。
接收器RX包含时钟复原解码单元CRD及侦错电路1。时钟复原解码单元CRD耦接数据传输通道CH。侦错电路1分别耦接至时钟复原解码单元CRD的输入端及输出端。时钟复原解码单元CRD用以接收数据传输通道CH所传送的第一数字编码信号，并对第一数字编码信号进行时钟复原解码而产生第一数字解码信号。其中，输入至时钟复原解码单元CRD的第一数字编码信号的置首数据位元数为(n+p)，经时钟复原解码单元CRD进行时钟复原解码后的第一数字解码信号的置首数据位元数为n。
于此实施例中，侦错电路1包含时钟嵌入编码单元10、时间延迟单元12、比较单元14及封包错误计数单元16。其中，时钟嵌入编码单元10耦接至时钟复原解码单元CRD的输出端；时间延迟单元12耦接至时钟复原解码单元CRD的输入端；比较单元14分别耦接时间延迟单元12及时钟嵌入编码单元10的输出端；封包错误计数单元16耦接比较单元14的输出端。
时钟嵌入编码单元10用以接收时钟复原解码单元CRD所输出的第一数字解码信号并对第一数字解码信号进行时钟嵌入编码以产生第二数字编码信号后输出至比较单元14。时钟复原解码单元CRD所输出的第一数字解码信号的置首数据位元数为n，经过时钟嵌入编码单元10进行时钟嵌入编码后的第二数字编码信号的置首数据位元数为(n+p)。
于实际应用中，时钟嵌入编码单元10可与发送器TX中的时钟嵌入编码单元CEE相同，但不以此为限。常见的接收器RX往往内建有用于内建自我测试的时钟嵌入编码单元10，尤其是在视频数据传输的高速序列传输介面等应用中。
时间延迟单元12用以自时钟复原解码单元CRD的输入端接收数据传输通道CH所传送的第一数字编码信号，并将第一数字编码信号延迟一段时间后输出至比较单元14。由于时间延迟单元12并未对第一数字编码信号进行编码或解码的动作，所以第一数字编码信号的置首数据位元数仍为(n+p)。
比较单元14分别接收时间延迟单元12所输出的第一数字编码信号以及时钟嵌入编码单元10所输出的第二数字编码信号，并对第一数字编码信号与第二数字编码信号进行比较，以产生比较结果。第一数字编码信号与第二数字编码信号的置首数据位元数均为(n+p)。需说明的是，当比较单元14比较第一数字编码信号与第二数字编码信号时，比较单元14会对第一数字编码信号与第二数字编码信号的封包中的每一位元，以确保能侦测出所有的错误封包。
接着，封包错误计数单元16根据比较单元14对第一数字编码信号与第二数字编码信号进行比较后的比较结果计数封包错误率，并根据封包错误率提供旗标FL。
于实际应用中，封包错误计数单元16可比较其计数到的封包错误率与一容错临界值，以决定是否提供旗标FL。例如当封包错误计数单元16发现其计数到的封包错误率大于容错临界值时，封包错误计数单元16才会提供旗标FL。
需说明的是，此处的封包指具有(n+p)个置首数据位元的第二数字编码信号，而封包错误是指封包中至少有一位元出现错误。容错临界值为可调整的计数目标值。
此外，封包错误计数单元16可通过程序化的方式进行重设(Reset)，例如在视频应用中可采用线重设(Line reset)或帧重设(Frame reset)方式对封包错误计数单元16进行重设，使得旗标FL的改变发生于水平空白区间(Horizontal blanking)或垂直空白区间(Vertical blanking)，以减少对视频影像造成的影响。
于一实施例中，封包错误计数单元16所提供的旗标可用以调整接收器及发送器的设计参数，以确保发送器与接收器之间连结的稳固性。
请参照图6，其中Ti及Ri代表分别位于发送器与接收器的一功能对(Functionpair)，其引入图2及图3中的时钟嵌入/时钟复原的编码/解码的置首数据。因此，为了简单起见，假设完美的数据传输通道CH没有噪声，则时钟嵌入编码是将Ti从元素x映射至元素y，其中x是由n位元的二进位制代码组成的集合X的元素，y是由(n+p)位元的二进位制代码组成的全集(Y+Y')中的子集Y的元素。而时钟复原解码则是将Ri从元素y(时钟复原解码的输入)映射至元素x。此外，若考虑到数据传输通道CH的噪声，则在接收器端，时钟复原解码的输入将是(Ti(x)+e)，其中e代表由数据传输通道CH的噪声所引起的误差，并且(Ti(x)+e)可能会落入全集(Y+Y')的子集Y'。需注意的是，相对应的解码后数据仍是元素x，因为将Ri从全集(Y+Y')映射至元素x实际上是多对一映射(Many-to-one mapping)。
上述分析意味着下列标准(I)及其等效的标准(II)可应用于错误检测上：
(I)若Ri的输入不属于子集Y，例如Ri的输入属于子集Y’，则至少有一位元出现错误。
(II)若Ri的输入不等于Ti(Ri(Ri的输入))，则至少有一位元出现错误。
请参照图6，基于上述标准(II)检测到的错误除以落入子集Y'的错误编码所得到的条件概率P显然为1，因此在没有专门用于错误检测的编码/解码时，可直接基于标准(II)得到侦错率的上限。为了更定量地解释这一点，若根据标准(II)检视图4中的例子，可得到基于上述标准(II)检测到的错误除以落入子集Y'的错误编码所得到的条件概率P为[(256/512)*(256/256)]/(256/512)＝1。
相较于现有技术，本发明的侦错电路可应用于具有嵌入式时钟的数字通讯系统中，不需在发送器与接收器中分别设置错误侦测编码单元与错误侦测解码单元，亦不需在接收器中设置编码检查单元，即能达到最高侦错率。此外，本发明的侦错电路中的封包错误计数单元为可重设的且其采用的容错临界值为可调整的，并且封包错误计数单元所提供的旗标可用以调整发送器及接收器的设计参数，以确保发送器与接收器之间连结的稳固性。
由以上较佳具体实施例的详述，希望能更加清楚描述本发明的特征与精神，而并非以上述所公开了的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所欲申请的专利范围的范畴内。

Claims (13)

1.一种应用于具有嵌入式时钟的数字通讯系统的侦错电路，其特征在于，该侦错电路包含：
一时间延迟单元，用以将一第一数字编码信号延迟一段时间后输出；
一时钟嵌入编码单元，用以根据一第一数字解码信号产生一第二数字编码信号后输出，其中该第一数字解码信号对该第一数字编码信号进行解码而得；
一比较单元，分别耦接该时间延迟单元及该时钟嵌入编码单元，用以比较该第一数字编码信号与该第二数字编码信号以产生一比较结果；以及
一封包错误计数单元，耦接该比较单元，用以根据该比较结果计数一封包错误率并根据该封包错误率提供一旗标。
2.根据权利要求1所述的应用于具有嵌入式时钟的数字通讯系统的侦错电路，其特征在于，该侦错电路设置于一接收器内。
3.根据权利要求2所述的应用于具有嵌入式时钟的数字通讯系统的侦错电路，其特征在于，该接收器包含一时钟复原解码单元，该时钟复原解码单元分别耦接该时间延迟单元及该时钟嵌入编码单元，用以对该第一数字编码信号进行解码而产生该第一数字解码信号。
4.根据权利要求2所述的应用于具有嵌入式时钟的数字通讯系统的侦错电路，其特征在于，该接收器自一数据传输通道接收该第一数字编码信号。
5.根据权利要求4所述的应用于具有嵌入式时钟的数字通讯系统的侦错电路，其特征在于，该第一数字编码信号由一发送器输出至该数据传输通道。
6.根据权利要求5所述的应用于具有嵌入式时钟的数字通讯系统的侦错电路，其特征在于，该发送器包含另一时钟嵌入编码单元，用以产生该第一数字编码信号。
7.根据权利要求6所述的应用于具有嵌入式时钟的数字通讯系统的侦错电路，其特征在于，该另一时钟嵌入编码单元对一数字信号进行编码而产生该第一数字编码信号。
8.根据权利要求6所述的应用于具有嵌入式时钟的数字通讯系统的侦错电路，其特征在于，该另一时钟嵌入编码单元与该时钟嵌入编码单元相同。
9.根据权利要求2所述的应用于具有嵌入式时钟的数字通讯系统的侦错电路，其特征在于，该封包错误计数单元所提供的该旗标可用以调整该接收器的设计参数。
10.根据权利要求5所述的应用于具有嵌入式时钟的数字通讯系统的侦错电路，其特征在于，该封包错误计数单元所提供的该旗标可用以调整该发送器的设计参数。
11.根据权利要求1所述的应用于具有嵌入式时钟的数字通讯系统的侦错电路，其特征在于，该封包错误计数单元比较该封包错误率与一容错临界值，以决定是否提供该旗标。
12.根据权利要求11所述的应用于具有嵌入式时钟的数字通讯系统的侦错电路，其特征在于，该容错临界值为可调整的。
13.根据权利要求1所述的应用于具有嵌入式时钟的数字通讯系统的侦错电路，其特征在于，该封包错误计数单元为可重设的。
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