CN100549996C - 数据解扰码电路 - Google Patents

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Abstract

一种用于解扰码一数据讯号的数据解扰码电路，包含一或门、一触发器、以及一线性回馈移位缓存器，其中，该线性回馈移位缓存器的输入端连结至该触发器的输出端，输出端连结至该触发器的一输入端，该或门包含有两个输入端分别接收一第一指令以及一第二指令，该触发器分别接收该线性回馈移位缓存器的输出、该或门的输出、以及一默认值。

Description

数据解扰码电路
本案是申请日为2005年7月14日、申请号为200510084812.X、发明名称为“快速周边组件互连装置的数据接收系统”的发明专利申请的分案申请。
技术领域
本发明涉及一种数据解扰码电路，特别是涉及一种可防止高误码率的数据信道的符号失序的数据解扰码电路。
背景技术
随着科技的发展，在个人计算机系统及周边装置中，互连接口所要求的频宽及速度越来越高，使得周边组件互连(PCI)总线的负担也随之加重，因此第三代输入/输出接口(3rd generation输入/输出，3GIO)，亦即快速周边组件互连(PCI Express)总线正不断发展以取代现有周边组件互连(PCI)总线，从而提供所需的大频宽。如业界所熟知，快速周边组件互连(PCIExpress)技术可利用更高的运作时钟以及应用更多的数据信道(Lane)来提升其效能，因此第一代快速周边组件互连(PCI Express)技术可提供每一方向每一数据信道每秒2.5GB的原始频宽，因而大大地改善了计算机系统的效能，特别是在图型处理方面。
因此，只要一快速周边组件互连的数据信道可维持于足够低的误码率(Bit Error Rate，BER)，就可提供相关装置高速传输的服务。然而，在实际运作上，无法保证快速周边组件互连的信道能维持操作在理想(足够低)的误码率之下，而越高的误码率，越容易造成接收端所接收符号(Symbol)的失序(Disorder)的情形，更会造成系统效能的大幅下降。
请参考图1及图2，图1及图2为现有快速周边组件互连传输端100与接收端200的示意图。传输端100包含一数据扰码电路102、一8B10B编码电路104及一传输器106。对应于图1的传输端100，在图2中，快速周边组件互连接收端200包含有一数据解扰码电路202、一8B10B译码电路204、一去偏移电路206、一弹性缓冲模块208及一接收器210。在快速周边组件互连的实体层(Physical Layer)中，定义了8B10B编码/译码、数据扰码/解扰码及去偏移的功能。8B10B编码/译码可确保接收端能接收到正确的符号，数据扰码/解扰码可消除通道中的干扰及电磁效应。此外，由于传输端100与接收端200的运作时钟不同，因此若传输端100的运作时钟高于接收端200的运作时钟，则传输端100输出数据流的传输率便快于接收端200撷取数据流的接收率，因此便会造成数据上溢(overflow)的情况；相反地，若传输端100的运作时钟低于接收端200的运作时钟，则传输端100输出数据流的传输率便慢于接收端200撷取数据流的接收率，因此便会造成数据下溢(underflow)的情况，所以为了解决传输端100与接收端200的不同运作时钟所带来的问题，接收端200便设置有弹性缓冲模块208，其包含有多个弹性缓冲器(elastic buffer)，用以调节传输端100经由数据信道所传递的数据。依据PCI express的规范，传输端100会输出有序符号集合(Ordered Set)以供弹性缓冲器来平衡传输端100与接收端200的不同运作时钟，举例来说，传输端100所输出的每一有序符号集合包含有一起始符号(COM symbol)以及三个调整符号(SKP symbol)，所以当接收端200上一弹性缓冲器接收到多个有序符号集合时，若传输端100的运作时钟高于接收端200的运作时钟，则该弹性缓冲器可经由减少有序符号集合中的调整符号来达到降低传输端100的数据传输率的目的，所以便可避免上述数据上溢的问题。另一方面，若传输端100的运作时钟低于接收端200的运作时钟，则该弹性缓冲器可经由增加有序符号集合中的调整符号来达到提升传输端100的数据传输率的目的，所以便可避免上述数据下溢的问题。
在快速周边组件互连规范中，定义了五种有序符号集合。其中，为了节省电源的消耗，当快速周边组件互连的数据信道中无数据包时，快速周边组件互连的传输端会传送电气闲置(Electrical Idle)符号集合至接收端。电气闲置符号集合是由一起始符号后接三个逻辑闲置符号所组成，逻辑闲置符号的原始数据(在数据扰码前)为一0字节(对应于8B10B编码)。因此，若快速周边组件互连的接收端的8B10B译码正确且数据解扰码亦无误，则接收端可取得原始的0字节数据。然而，在实际制造快速周边组件互连的芯片组及装置时，快速周边组件互连的数据信道的误码率可能无法低于10-12。当数据信道的误码率超过10-12时，逻辑闲置符号会被错误译码(即取成帧错误)，而使得解扰码后的数据失真，更严重的是，逻辑闲置符号可能会被当作数据包成帧符号(Packet Framing Symbol)或有序符号集合。假若逻辑闲置符号被当作数据包成帧符号处理，则接收端会回报至上一层(如媒体存取控制层)并执行相关后续动作，如此使得系统闲置而作白工(因为实际上并没有数据包成帧符号需要处理)。此外，假若逻辑闲置符号被当作有序符号集合处理时，快速周边组件互连的实体层联机很容易会被切断。因此，当快速周边组件互连的数据信道的误码率过高时，会大大地减少系统效能。
发明内容
因此，本发明提供一种快速周边组件互连装置的数据解扰码装置。
本发明一种数据接收系统包含有：一接收器，用以接收一数据讯号；一8B10B译码电路，连接至该接收器，用以译码该数据讯号；一去假数据包电路，连结至该8B10B译码电路，接收译码后的该数据讯号用以判断是否有同位错误；以及一解扰码电路，连接至该去假数据包电路，用以解扰码该数据讯号。
本发明的一种去假数据包电路，用于一数据接收系统中，用以在数据进入一解扰码电路前，用以判断是否有同位错误，其中该去假数据包电路包含有：一第一输入端，用以接收一输入讯号；一第二输入端，用以接收一指令讯号；一第三输入端，用以接收一符号；以及一输出端，用以根据该指令讯号，判断是否有同位错误发生，用以输出对应的一输出讯号。
本发明的一种数据解扰码电路，用以解扰码一数据讯号，其中该数据解扰码电路包含有：一或门；一触发器；以及一线性回馈移位缓存器；其中该线性回馈移位缓存器的输入端连结至该触发器的输出端，输出端连结至该触发器的一输入端；其中该或门包含有2输入端分别接收一第一指令以及一第二指令；其中该触发器分别接收该线性回馈移位缓存器的输出，该或门的输出，以及一默认值。
附图说明
图1及图2为现有快速周边组件互连传输端与接收端的示意图。
图3为本发明数据接收端的示意图。
图4为一数据解扰码电路的示意图。
图5为一D型触发器真值表。
图6为本发明的一去假数据包电路的示意图。
图7为本发明的一解扰码电路的示意图。
附图符号说明
100  快速周边组件互连传输端
200  快速周边组件互连接收端
102  数据扰码电路
104  8B10B编码电路
106  传输器
202  数据解扰码电路
204、6028B10B  译码电路
206  去偏移电路
208  弹性缓冲模块
210  接收器
310  接收器
320  8B10B  译码电路
330  去假数据包电路
340  数据解扮码电路
350  弹性缓冲模块
360  去偏移电路
400  数据解扰码电路
402、702  线性回馈移位缓存器逻辑模块
404  选择器
406、704D  型触发器
600  去假数据包电路
700  解扰码电路
706  或门
ISCOM、ISSKP、LFSR_OUT、LFSR_IN、RXD_IN、RXD_OUT、RDERR、EDB、INIT_VAL 讯号
具体实施方式
本发明可消除因取成帧错误所造成的错误数据包，并防止有序符号集合噪声所造成的符号失序及联机中断的问题。更进一步地，本发明可增进去偏移的功能。
为了解决上述问题，如图3所示，本发明的数据接收系统300包含有：一接收器310、一8B10B译码电路320、一去假数据包电路330以及一数据解扰码电路340。接收器310用以接收一数据讯号；8B10B译码电路320用以将接收器310所接收的数据讯号译码；去假数据包电路330电连于8B10B译码电路320，用以接收译码后的数据讯号以判断是否有同位错误；数据解扰码电路340电连于去假数据包电路330，用以解扰码数据讯号。此外，本发明的数据接收系统还可包含：一弹性缓冲模块350以及一去偏移电路360。弹性缓冲模块350电连于接收器310，用以接收各数据信道上的讯号；去偏移电路360，电连于弹性缓冲模块350与8B10B译码电路320间，用以补偿数据信道偏移的周期数。
图4为一数据解扰码电路400的示意图。数据解扰码电路400包含有一线性回馈移位缓存器(Linear Feedback Shift Resister，LFSR)逻辑模块402、一选择器404及一D型触发器406。
图5所示为D型触发器406的真值表。由于D型触发器406及线性回馈移位缓存器逻辑模块402的操作为业界所熟知且非本发明的重点，在此不再赘述。
当数据解扰码电路400接收到一起始符号时，一指令ISCOM会被宣告，使得逻辑门组406的输出讯号LFSR_OUT会被重置为一启始值INIT_VAL。当数据解扰码电路400接收到的符号非起始符号时，线性回馈移位缓存器逻辑模块402就会根据逻辑门组406的输出讯号LFSR_OUT而作用。当数据解扰码电路400接收到调整符号时，一指令ISSKP会被宣告，使得讯号LFSR_IN被直接箝位在讯号LFSR_OUT；而当数据解扰码电路400接收到符号非调整符号时，则讯号LFSR_IN被直接箝位在线性回馈移位缓存器逻辑模块402的输出讯号，此时线性回馈移位缓存器逻辑模块402的输入讯号为讯号LFSR_OUT。
图6为本发明用于一快速周边组件互连装置的一去假数据包电路600的示意图。
去假数据包电路600可为一D型触发器，关于D型触发器的运作方式，请参考图5的D型触发器真值表。去假数据包电路600的D端用以接收一8B10B译码器602输出的八位讯号，TE及TI端则分别用以接收指令RDERR及符号EDB。8B10B译码器602接收上一级电路输出的讯号RXD_IN后，译码为八位符号并输出至去假数据包电路600的D端，若此时无同位错误(Disparity Error)发生，则指令RDERR不会被宣告，因此由去假数据包电路600的输出端Q端输出的讯号RXD_OUT就会与去假数据包电路600的D端所接收的讯号相等。相反，若发生同位错误，亦即有假数据包产生，则指令RDERR会被宣告，而去假数据包电路600的输出讯号RXD_OUT就成为符号EDB，以警示快速周边组件互连装置的数据链路层模块。快速周边组件互连装置可根据符号EDB判断有同位错误产生，因此可避免将逻辑闲置符号判断为数据包成帧符号。
简而言之，本发明是将8B10B译码器602输出的讯号于输入至下一级电路前，先通过去假数据包电路600判断是否有同位错误的发生，并根据去假数据包电路600的判断结果，提示快速周边组件互连装置的数据链路层模块，从而避免将逻辑闲置符号误判而使系统闲置作白工。如前所述，当数据信道的误码率超过10-12时，逻辑闲置符号有可能会被当作数据包成帧符号(Paeket Framing Symbol)或有序符号集合，而使得系统误判，甚至造成联机中断，大大地影响系统效能。本发明去假数据包电路600于讯号进入下一级解扰码电路前，先进行同位错误的判断，以解决前述问题。其中，去假数据包电路600并无固定的电路结构，凡能实现如图5的D型触发器真值表即可适用本发明的去假数据包电路600。
请参考图7，图7为本发明用于一快速周边组件互连装置的解扰码电路700的示意图。解扰码电路700包含有一线性回馈移位缓存器逻辑模块702、一D型触发器704及一或门706。当解扰码电路700所接收的符号为一启始符号或一调整符号时，指令ISCOM或ISSKP会被宣告，使得D型触发器704的输出讯号LFSR_OUT重置为启始值INIT_VAL。当解扰码电路700所接收的符号为非启始符号或调整符号时，则线性回馈移位缓存器逻辑模块702会由D型触发器704的输出讯号LFSR_OUT开始后续的动作。
因此，本发明解扰码电路700于接收到启始符号或调整符号时，将D型触发器704的输出讯号重置为启始值，而当解扰码电路700所接收的符号为一般符号时，则线性回馈移位缓存器逻辑模块702由讯号LFSR_OUT开始后续的动作。其中，D型触发器704并无固定的电路结构，凡能实现如图5的D型触发器真值表即可适用本发明的D型触发器704。
如前所述，去偏移模块内建有多个计数器，每一计数器对应于一数据信道，用以计算每一数据信道的讯号偏移的周期数。根据每一计数器计数所得的讯号偏移周期数，去偏移电路就可补尝各数据信道的偏移现象，并将去偏移后的讯号传至下一级的译码电路。也就是说，只要某一数据信道接收到启始符号后，去偏移模块内建的计数器就会开始计数。因此，若有启动符号(因噪声)产生错误时，数据信道的讯号偏移周期数就有可能是负的。在此情形下，除非数据信道的讯号偏移周期数变成正或零时，数据信道的讯号偏移周期数才会用来更新讯号。
综上所述，由于在实际制造快速周边组件互连的芯片组及装置时，快速周边组件互连的数据信道的误码率可能无法低于10-12。当数据信道的误码率超过10-12时，逻辑闲置符号会被错误译码(即取成帧错误)，而使得解扰码后的数据失真，更严重的是，逻辑闲置符号可能会被当作数据包成帧符号或有序符号集合。假若逻辑闲置符号被当作数据包成帧符号处理，则接收端会回报至上一层(如媒体存取控制层)并执行相关后续动作，使得系统闲置而作白工。此外，假若逻辑闲置符号被当作有序符号集合处理时，快速周边组件互连的实体层联机很容易会被切断。因此，只要将本发明去假数据包电路600与解扰码电路700结合，则可通过去假数据包电路600判断8B10B译码器输出的讯号是否有同位错误的发生，并于无同位错误时，将8B10B译码器输出的译码讯号输入至下一级的解扰码电路700，从而完成解扰码的运作。如此一来，本发明可消除因取成帧错误所造成的错误数据包，并防止有序符号集合杂迅所造成的符号失序及联机中断的问题，更进一步地，本发明可增进去偏移的功能。因此，本发明可防止数据信道的误码率较高时所造成符号失序的问题。
以上所述仅为本发明的较佳实施例，凡依本发明的权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (3)

1.一种快速周边组件互连装置的数据解扰码电路，用以解扰码一数据讯号，其中该数据解扰码电路包含有：
一或门；
一触发器；以及
一线性回馈移位缓存器；
其中该线性回馈移位缓存器的输入端连结至该触发器的输出端，输出端连结至该触发器的一输入端；其中该或门包含有两个输入端分别接收一第一指令以及一第二指令；其中该触发器分别接收该线性回馈移位缓存器的输出，该或门的输出，以及一默认值，
其中所述第一指令对应于ISCOM指令，所述第二指令对应于ISSKP指令，
并且从一去假数据包电路向所述数据解扰码电路输入数据讯号，所述去假数据包电路从8B10B译码器接收译码后的数据讯号并判断是否有同位错误发生，当判断没有同位错误发生时，将8B10B译码器输出的数据讯号输入到所述数据解扰码电路。
2.如权利要求1所述的数据解扰码电路，其中该数据讯号包含一有序符号集合，用以平衡运作时钟所造成该数据讯号的延迟或提早接收的问题，该有序符号集合包含有一个起始符号以及三个调整符号。
3.如权利要求2所述的数据解扰码电路，其中接收到该起始符号时，该第一指令会被宣告，其中当该解扰码电路接收到该调整符号时，该第二指令会被宣告，其中当接收到该起始符号或调整符号时，该触发器输出该默认值。
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