CN102089992A - 用于高速串行通信的数字均衡器 - Google Patents

Abstract

在高速串行接收机处的输入数据被数字化，然后数字信号处理(DSP)技术可被用于实施数字均衡。这些数字技术可被用于校正各种数据异常。具体地，在可能涉及串扰的多通道系统中，对其它通道的特征或者甚至那些通道上的数据的了解可允许去除串扰。对数据通道几何结构特别是对在底板传输的情况下的数据通道几何结构的了解可允许去除由连接器引起的回音和反射。随着数据速率的增加，可利用分数速率处理。例如，可以半速率实施模数转换，然后两个DSP可被并行使用以将吞吐量维持在更高的初始时钟速率。在甚至更高的速率下，正交技术可允许以四分之一速率进行模数转换，其中四个DSP被并行使用。

Description

用于高速串行通信的数字均衡器

技术领域

本发明涉及用于高速串行通信的数字均衡器，具体地，本发明涉及集成电路器件的高速串行接口。

背景技术

很多集成电路器件可被编程。可编程的集成电路器件的示例包括易失性存储器件和非易失性存储器件、现场可编程门阵列(“FPGA”)、可编程逻辑器件(“PLD”)和复杂可编程逻辑器件(“CPLD”)。可编程集成电路器件的其它示例包括专用集成电路(ASIC)、可经由内部存储器或外部存储器编程的处理器和微控制器。可编程的集成电路器件例如特别是可编程的逻辑器件(PLD)通常包含高速串行接口以适应高速(即，大于1 Gbps)串行I/O标准。更高的数据量要求高速的且高吞吐量的数据处理。通过避免同步接口，串行通信减少了器件上的引脚和并联线路的个数，并且因此减少了器件的总成本和并联线路中的数据偏移问题。

在这样的接口中，可使用很多不同的信号传输方案，这些方案包括二进制、不归零(NRZ)、多级脉冲幅度调制(例如，4-PAM)和双二进制。然而，随着数据速率的增加，特别是增加到千兆比特范围，由于例如符号间干扰(ISI)(主要由在长信号通路上的衰减例如穿过底板的长信号通路上的衰减引起)以及串扰，因此这些信号传输方案可证明是不适当的。众所周知，衰减随着频率的增加而增加，并且随着符号的改变而改变的数据模式进一步增加了有效频率，这导致衰减引起的ISI。进一步地，在连接器和其它终端处的反射也可能引起信号退化。

色散可被认为是引起ISI的主要因素。数据可具有几个频率分量，并且两个底板和光纤中的衰减是频率相关的。因此，具有低频率含量的传输数据可与具有更高频率含量的数据在略微不同的时间到达接收机。因为在很多高速串行系统中，数据是在没有独立时钟的情况下被发送的，因此必须随后利用时钟数据恢复(CDR)技术从数据中提取时钟。然而，前述的渡越时间差引起抖动(即，关闭接收眼)，这使得恢复数据和时钟的过程更加困难。因此，当前述的效应使接收的信号退化时，CDR技术可能受损。

在光纤系统中，光色散通常与颜色和极化色散现象相关联，并且通过均衡的校正通常是必须的，并且一般比针对底板衰减的校正更难。

已经开发了各种技术以试图处理这些效应。预加重电路或去加重电路可在发射机端被使用，但是预加重/去加重的效应可增强串扰噪声。包括前馈均衡(FFE)和模拟判定反馈均衡(DFE)的“均衡”技术可在接收机端被使用。这些模拟技术特别适合于处理ISI，但是当处理其它效应特别是光学非线性色散效应时，这些模拟技术受到限制，并且可能在可扩展性方面受到限制。

发明内容

根据本发明，高速串行接收机处的输入数据被数字化并且然后数字信号处理(DSP)技术可被用于实施数字均衡。因为这些技术是数字的，因此它们可不止被用于校正传统的ISI。具体地，在可能涉及串扰的多通道系统中，对其它通道的特征或者甚至那些通道上的数据的熟知可允许去除串扰。

随着数据速率的增加，可利用分数速率处理。例如，可以半速率实施模数转换(例如，一个通道仅在时钟上升沿上采样，而另一个通道仅在时钟下降沿上采样)，并且然后两个DSP可被并行地使用以使吞吐量维持在更高的初始时钟速率。在甚至更高的速率时，正交技术可允许以四分之一速率进行模数转换，其中四个DSP被并行地使用。

因此，根据本发明，提供了一种用于集成电路器件的串行接口。串行接口包括具有数字化电路的串并转换器部件，数字化电路包括模数转换器，该模数转换器数字化接收的模拟串行数据。串行接口还包括数字均衡电路，该数字均衡电路操作数字化的接收数据以提供均衡的数字数据，串行接口还包括解复用器，该解复用器用于将数字串行数据串并转换。

本发明还提供了一种包括串行接口的系统以及可由接口使用的用于数据串并转换的方法。

附图说明

当结合附图思考下面的详细描述时，本发明的进一步特征及其特性和各种优点将显而易见，其中相似的参考符号是指其中的相似部分，并且其中：

图1是已知的串行接收机配置的示意图；

图2是根据本发明的全速率实施例的串行接收机配置的示意图，其中均衡发生在串并转换之前；

图3是根据本发明的半速率实施例的串行接收机配置的示意图，其中均衡发生在串并转换之前；

图4是根据本发明的四分之一速率实施例的串行接收机配置的示意图，其中均衡发生在串并转换之前；

图5是根据本发明的全速率实施例的串行接收机配置的示意图，其中均衡发生在串并转换之后；

图6是根据本发明的半速率实施例的串行接收机配置的示意图，其中均衡发生在串并转换之后；

图7是根据本发明的四分之一速率实施例的串行接收机配置的示意图，其中均衡发生在串并转换之后；

图8是根据本发明的全速率实施例的包括时钟数据恢复的串行接收机配置的示意图，其中均衡发生在串并转换之前；

图9是根据本发明的半速率实施例的包括时钟数据恢复的串行接收机配置的示意图，其中均衡发生在串并转换之前；

图10是根据本发明的四分之一速率实施例的包括时钟数据恢复的串行接收机配置的示意图，其中均衡发生在串并转换之前；

图11是根据本发明的全速率实施例的包括时钟数据恢复的串行接收机配置的示意图，该串行接收机配置被形成为封装系统，其中均衡发生在串并转换之前；

图12是利用并入本发明的可编程逻辑器件的示例性系统的简化方框图；以及

图13示出了示例性的系统，本发明可由该示例性的系统使用。

具体实施方式

作为比较，图1示出了已知的串行接收机配置100，该配置包括串并转换器部件110和物理编码子层(PCS)部件120。输入数据在终端111(通常，数据是差分的，但是在一些情况下，数据可为单端的，在这种情况下，只能使用终端111中的一个)上被接收并且被输入均衡器112。均衡器112根据上述模拟均衡技术中的一个操作，例如根据FFE或模拟DFE，或者两者的组合，如模拟DFE接着FFE。由此产生的均衡的串行数据流113被输入模拟CDR电路114，该模拟CDR电路114提取时钟115和数据116。然后，在时钟115的控制下，数据116由解复用器117串并转换，该数据116通常是数字分量，并且数据116与n位宽的并行数据流118一起被传输到PCS 120。可假设本文所述的任意解复用器具有相关联的电路以分频恢复时钟115。通过伴随分频的恢复时钟115的串并转换的数据，到PCS的数据传输变为源同步的。

因此，在已知的串行接收机中，首先在模拟域中实施均衡。与之相反，根据本发明，首先数字化接收的串行数据，并且在数字域中进行后续处理。

例如，图2的串行接收机200包括串并转换器部件210和与接收机100中的PCS部件相似的PCS部件120。与在串并转换器部件110中不同，在串并转换器部件210中，在任意其它处理之前通过数字化电路211数字化在一个或更多个终端111上接收的数据。

数字化电路211优选地包括模数(A/D)转换器212和时钟恢复单元(CRU)213。与必须正确地确定数据的CDR电路114不同，CRU 213优选是基于感测放大器的，并且因此优选地仅在数据中寻找转换以得到时钟214。数据在A/D转换器212中由恢复时钟214采样，并且然后通过通常为二进制格式的表示期望分辨率的m个位以全速率被传递。

数字化电路211还可以可选择地包括前置放大器(PA)215。PA 215可被用于提供可调节的线性增益，并且提供调节输入阈值的机构以使误码率最小化，特别是在高的非线性符号间干扰(ISI)的情况下。如果未使用PA 215，那么CRU 213中使用的感测放大器可对输入数据提供充足的限幅放大器作用，以避免或减小CRU 213中的亚稳定性。这可能是ISI更线性并且可能较不严重的情况。

当在电路211中被数字化之后，m位数字化的串行数据216被传输到数字DSP电路220，其中DSP技术被用于均衡数据。特殊的DSP技术可随着应用而改变，但是可包括数字域中的均衡，该均衡可能具有适应性以克服ISI。特殊的DSP技术还可包括降低误码率传输技术的解码。

DSP技术还可包括特别适合于在数字域中实施的技术，例如，取决于数据的某些属性的先验知识的那些技术。因此，在终端失配或链路中断可能导致回音或反射的情况下，对信号通路的几何结构以及相关联的失配或中断的熟知允许预测哪些位可能被影响，以使它们得到补偿(例如，每隔n位进行消除)。同样地，这种类型的串行接收机通常包括大量能够引起串扰的并行通道。在熟知其它通道特征的情况下，DSP技术可被用于减小或者甚至消除这种串扰。还可使用其它数字滤波技术，例如有限冲激响应(FIR)滤波或无限冲激响应(IIR)滤波。IIR滤波可特别适合于产生峰值效应，该峰值效应可被用作“正向峰值”均衡的数字等效(与预加重相似)。

DSP电路220的输出优选地是1位宽的串行数字数据流221，该数据流然后通过数字解复用器117串并转换。DSP电路220和解复用器117优选地被来自于CRU 213的由A/D转换器212使用的相同时钟214进行时钟控制。然后，时钟214作为分频(1:n)时钟219与n位宽的并行数据流218一起被传输到PCS 120。

很多串行数据通道以非常高的数据速率操作，特别地考虑很多串行数据通道以系统时钟速率的倍数操作，例如，操作在时钟的上升沿和下降沿上采样的数据(实际上是时钟速率的两倍，或者“半速率”定时)，或者在正交模式中的数据(实际上是时钟速率的四倍，或者“四分之一速率”定时)。在这些高速率下，例如，超出6Gbps或者甚至超出10Gbps，在包括DSP和A/D转换器的某些组件中，必要的速度和分辨率可能难以在传统的CMOS工艺中实现。具体地，可能难以以等于或大于5-10Gbps的数据速率实现除了最简单的DSP功能的所有其它功能(例如，仅利用基于移位寄存器的高速逻辑)。随着逻辑复杂性的增加，最大的可能数据速率将减小。为了进行补偿，可实施本发明的半速率变体和四分之一速率变体。

图3示出了根据本发明的接收机的半速率实施例300。所示的接收机300包括串并转换器部件310和与接收机100和接收机200中的PCS部件相似的PCS部件120。与在串并转换器部件210中相似，在串并转换器部件310中，在任意其它处理之前，数字化电路311数字化在一个或更多个终端111上接收的数据。

数字化电路311包括两个A/D转换器212和312。A/D转换器212被时钟控制在时钟214的上升沿上，而A/D转换器312被时钟控制在时钟214的下降沿上，从而提供相应的奇偶m位串行数据流316和318。这些奇偶数据是由并行处理DSP电路320接收的，该并行处理DSP电路320以半速率(即数据速率的一半)操作并且提供了与图2的全速率DSP 220相同的功能，但是更有助于利用CMOS技术的功能操作。因为A/D转换器212、312以及DSP电路320都不需要以全数据速率操作，因此数字化电路311缓解了对A/D转换器212、312以及DSP电路320的速度限制。然后，半速率DSP电路320的输出作为奇偶数据流321和322被串行地发送到以半速率操作的解复用器317。

每个半速率组件：A/D转换器212和312、DSP电路320和解复用器317接收半速率恢复时钟214(在半速率系统中，CRU产生半速率恢复时钟)，其中时钟214的上升沿和下降沿正在被使用。在例如A/D转换器212和312的情况下，每个转换器是分别由半速率时钟的上升沿和下降沿时钟控制的普通A/D转换器(或反之亦然)。相似的技术可在DSP电路320和解复用器317中被使用。半速率时钟214与分频时钟219一起由接着产生n位串并转换的数据的解复用器317接收。

图3的半速率实施例的进一步扩展是图4所示的四分之一速率实施例400，其进一步缓解了速度限制。在串并转换器410的数字化电路411中，均以全基本数据速率的四分之一运行但偏置90°相位的正交时钟401、402、403和404无疑是由CRU 213(可利用正交电压控制振荡器实现)输出的时钟包(clock bundle)214的一部分，并且采样来自于A/D转换器405、406、407和408的正交数据，这些A/D转换器中的每一个是与A/D转换器212相似的能够以全基本速率的四分之一操作的基本的A/D转换器。由此产生的正交的m位数据流416被输入四分之一速率的并行处理DSP电路420。四分之一速率的解复用器417接收由正交时钟401-404(也被表示为时钟包214)时钟控制的四个1位的正交数据流421。它被解复用为n位的字并且伴随解复用时钟219，该解复用时钟以4∶n的比率被分频以等于传输到PCS的并行数据速率。

在前面所述的所有实施例中，DSP电路出现在解复用器之前，因此DSP电路必须足够快速地操作以处理串行数据，甚至分别在图3和图4的半速率实施例或四分之一速率实施例中。在图5、图6和图7的实施例中，DSP电路分别在全速率实施例、半速率实施例和四分之一速率实施例中位于串并转换器之后。在这些实施例中，尽管DSP电路必须更大以处理并行数据，但是不必快速地(即，以全数据速率)处理并行数据。具体地，DSP电路可以相应的全速率、半速率和四分之一速率的1/r倍操作，其中r是字节宽度，即，每字节的位个数。

具体地，图5的接收机500包括串并转换器部件510和PCS部件120。串并转换器部件510包括与接收机200的数字化电路211相似的数字化电路511。解复用器517接收m位数据和来自于数字化电路511的恢复时钟214并且通过串行化因子r对数据进行串并转换，输出并行数据521以及时钟514(即除以r的时钟214)。因此，DSP电路必须处理m×r位而不是m位，并且需要仅以1/r数据速率的速率操作(或在该情况下为时钟速率的1/r)。还可以分隔解复用器517的正前方和正后方的DSP电路中的一些(有点类似于下面的图8所示的情况)。在这种情况下，输入和输出DSP电路的前置解复用器部件的位的个数将为m位宽，而输入DSP电路的后置解复用器部件的位的个数将为m×r位宽。

同样地，除了DSP电路需要仅以半速率时钟的2/r操作，图6的接收机600与图3的接收机300相似。具体地，接收机600包括串并转换器部件610和PCS部件120。串并转换器部件610包括与接收机300的数字化电路311相似且输出半速率奇偶数据616和618的数字化电路611。解复用器617接收两个m位半速率数据流616和618以及来自于数字化电路611的恢复的半速率时钟214，并且通过串行化因子的一半(即，r/2)对半速率数据进行串并转换，输出并行数据621以及时钟614(即除以r/2的时钟214)。因此，DSP电路620需要处理2×m×r位而不是m位，并且需要仅以减半的数据速率的2/r(即，串并转换的数据速率)操作。

再次地，除了DSP电路720需要仅以四分之一速率(正交)时钟的4/r操作，图7的接收机700与图4的接收机400相似。具体地，接收机700包括串并转换器部件710和PCS部件120。串并转换器部件710包括与接收机400的数字化电路411相似且输出正交数据流716的数字化电路711。解复用器717接收四个m位正交速率数据流716和来自于数字化电路711的恢复的四分之一速率时钟214(彼此相差90°相位的四个四分之一速率的正交时钟包)，并且通过串行化因子的四分之一(即，r/4)对四分之一速率数据进行串并转换，输出并行数据721以及时钟714(即除以r/4的时钟214)。因此，DSP电路需要处理4×m×r位而不是m位，并且需要仅以四分之一速率(正交)时钟的4/r操作。

作为本发明的进一步改进，不是在均衡之前恢复时钟，而是可在数字均衡之后通过模拟或数字CDR电路恢复时钟和数据。接收机800的全速率实施例包括串并转换器部件810和PCS部件121。除了缺少时钟恢复单元(CRU)213，串并转换器部件810包括与接收机200的数字化电路211相似的数字化电路811。m位数据816由DSP电路820均衡，并且串行输出818由可为模拟或数字的时钟数据恢复(CDR)电路813分离为恢复时钟814和恢复的串行数据819。

时钟814被用于对数字化电路811的ADC 212、DSP电路820和解复用器817进行时钟控制。解复用器817通过串行化因子r对数据819进行串并转换，输出并行数据821以及传递时钟814。进一步地，PCS 121中的DSP电路822可被用于解码串并转换的数据。尽管时钟814不会立即有效，但是CDR电路813在可接受的时钟循环次数内从数据818恢复时钟。CDR 813输出高速串行数据819，然后这些数据进入解复用器817以进一步从1至n位进行串并转换，并且CDR 813输出恢复时钟814，该恢复时钟814在解复用器817中以n被分频以提供分频时钟812。

图9示出了在数字均衡之后利用CDR的接收机900的半速率实施例。串并转换器部件910包括与接收机300的数字化电路311相似且不具有CRU 213、输出由DSP电路920均衡的m位半速率奇偶数据916和918的数字化电路911。均衡的奇偶串行输出915和919由可为模拟或数字的CDR电路913分离，从而产生恢复的0°和180°的半速率时钟914以及恢复的奇偶串行数据923和925。时钟914被用于时钟控制数字化电路911的ADC 212和312、DSP电路920和解复用器917。解复用器917通过串行化因子r的一半(即，相对于恢复的半速率时钟的r/2)对数据923和925进行串并转换并且作为并行数据921输出以及输出时钟924(即除以r/2的时钟914中的一个)。

在图10的接收机1000中，DSP电路1020需要仅以四分之一速率的正交时钟的4/r操作。具体地，接收机1000包括串并转换器部件1010和PCS部件121。串并转换器部件1010包括与接收机400的数字化电路411相似且不具有CRU 213、输出由DSP电路1020均衡的正交数据流1016的数字化电路1011。均衡的正交串行输出1015由可为模拟或数字的CDR电路1013分离，从而产生均为四分之一速率的恢复的正交时钟1014和恢复的正交串行数据1021。四分之一速率的正交时钟1014被用于时钟控制数字化电路1011的ADC 1005-1008、DSP电路1020和解复用器1017。解复用器1017通过串行化因子的四分之一(即，相对于四分之一速率的恢复时钟的r/4)对数据1021进行串并转换，并且作为并行数据1021输出以及输出时钟1024(即除以r/4的时钟1014中的一个)。

根据本发明的接收机的不同部件可具有不同的功耗和速度要求。因此，利用用于不同部件的不同技术可将这种接收机实现为封装系统。例如，图11的接收机1100示出了具有被实现在SiGe中的数字化电路811、DSP电路820和CDR电路813的接收机800，而解复用器817和PCS部件121被实现在CMOS中，其中SiGe部件和CMOS部件通过中介器1101连接。

具有包括根据本发明的接收机的串行接口的可编程集成电路器件，例如可编程逻辑器件(PLD)90，可在多种电子设备中被使用。一种可能的使用是在图12所示的数据处理系统1200中。数据处理系统1200可包括下述组件中的一个或更多个：处理器1201、存储器1202、I/O电路1203和外围设备1204。这些组件由系统总线1205耦合在一起并且位于被包含在终端用户系统1207中的电路板1206上。

系统1200可被用于广泛的应用中，例如，计算机联网、数据联网、仪表装置、视频处理、数字信号处理或任意其它期望利用可编程逻辑或可再编程逻辑的优点的应用。PLD 90可被用于实现各种不同的逻辑功能。例如，PLD 90可被配置为与处理器1201协同工作的处理器或控制器。PLD 90也可被用作用于判断对系统1200中的共享资源的访问的判优器。在又一种示例中，PLD 90可被配置为处理器1201与系统900中的其它组件中的一个之间的接口。应该注意到，系统1200仅是示例性的，并且本发明的真实范围和精神应该由所附的权利要求指示。

各种技术可被用于实现前面所述的且并入本发明的PLD 90。并且尽管本发明已经在PLD的背景中被描述，但是本发明可由任意可编程的集成电路器件使用。

如上所述的接收机等接收机可使用在多个电路板被连接到公共底板的系统中，并且数据在横跨该底板或者横跨包括光纤的光学接口的电路板之间传输。

可包括多个通道。每个电路板可包括一个或更多个串行数据通道，并且可能存在多个电路板。因此，即使每个电路板只具有一个通道，但仍然可以存在横跨底板或光学接口的多个通道。图13示出了一个示例，其中底板1300包括两个连接器1301，每个连接器具有被安装在其上的线卡1302。多个轨道1303横跨具有在两个线卡1302之间的多个数据通道的底板。在该示例中，因为多个数据通道的几何结构以及其它特征是众所周知的，因此DSP均衡电路将能够更容易地补偿通道中的串扰。同样地，因为所有连接器的位置和可能引起回音或反射的其它特征是已知的，因此DSP均衡电路也将能够更容易地补偿这些现象，例如，通过故意丢下基于其时序可能已经产生回音或反射的某些位或位包。

尽管图13的示例仅包括两个在其间具有多个通道的线卡1302，但是在其它示例(未示出)中，可能存在更多的线卡1302，其中线卡1302中的任意一对具有在其间的一个或更多个通道，从而即使在相应的那对线卡中的线卡之间仅存在一个通道，也将存在多通道。

将理解到，前面所述的内容仅为本发明的原理的示例性说明，并且在不偏离本发明的范围和精神的情况下本领域技术人员可进行各种修改。例如，本发明的各种元件可以任意期望的个数和/或布置被提供在PLD上。本领域技术人员将意识到，本发明可通过除所述实施例以外的方式实现，所述实施例为了示例性说明而非限制的目的被提出，并且本发明仅由所附权利要求限制。

Claims (31)

1.一种用于集成电路器件的串行接口，所述串行接口包括：

串并转换器部件，所述串并转换器部件包括：

数字化电路，所述数字化电路包括模数转换器，所述模数转换器数字化接收的模拟串行数据；

数字均衡电路，所述数字均衡电路操作所述数字化的接收数据以提供均衡的数字数据；以及

解复用器，所述解复用器用于将所述数字串行数据进行串并转换。

2.根据权利要求1所述的串行接口，其中所述数字化电路还包括时钟恢复单元，所述时钟恢复单元给所述模数转换器、所述数字均衡电路和所述解复用器提供时钟。

3.根据权利要求2所述的串行接口，其中所述时钟恢复单元是在所述模数转换器上游的模拟时钟恢复单元。

4.根据权利要求2所述的串行接口，其中所述时钟恢复单元是在所述模数转换器下游的数字时钟数据恢复单元。

5.根据权利要求1所述的串行接口，还包括在所述数字化电路下游的时钟数据恢复电路，所述时钟数据恢复电路给所述模数转换器、所述数字均衡电路和所述解复用器提供时钟。

6.根据权利要求1所述的串行接口，其中所述数字均衡电路包括数字信号处理电路。

7.根据权利要求1所述的串行接口，其中：

所述数字化电路包括多个模数转换器，所述多个模数转换器提供相应的多个降低速率的数据流。

8.根据权利要求7所述的串行接口，还包括时钟恢复单元，所述时钟恢复单元提供与所述多个数据流对应的多个时钟信号。

9.根据权利要求8所述的串行接口，其中：

所述多个模数转换器包括两个模数转换器；

所述降低速率的数据流是半速率数据流；以及

所述时钟恢复单元提供彼此异相180°的奇偶时钟，所述奇偶时钟以下述两项中的一项操作：(a)全速率时钟的一半，或(b)全数据速率的一半。

10.根据权利要求8所述的串行接口，其中：

所述多个模数转换器包括四个模数转换器；

所述降低速率的数据流是四分之一速率的数据流；以及

所述时钟恢复单元提供处于下述两项中的一项的正交时钟：(a)全速率时钟的四分之一，或(b)全数据速率的四分之一。

11.根据权利要求8所述的串行接口，其中所述时钟恢复单元是在所述模数转换器上游的模拟时钟恢复单元。

12.根据权利要求8所述的串行接口，其中所述时钟恢复单元是在所述模数转换器下游的数字时钟日期恢复单元。

13.根据权利要求7所述的串行接口，其中：

所述数字均衡电路在所述解复用器的上游；以及

所述数字均衡电路和所述解复用器以相应降低的速率操作。

14.根据权利要求7所述的串行接口，其中：

所述数字均衡电路在所述解复用器的下游；

所述解复用器以相应降低的速率操作；以及

所述数字均衡电路以由所述解复用器的解复用因子进一步降低的速率操作。

15.一种用于在(a)光学组件或光纤，或者(b)被安装在底板上的组件之间或之中进行通信的串行数据系统，所述串行数据系统包括：

所述底板上的多个连接器；

所述底板上的互联所述多个连接器的多个数据导体；以及

被安装在所述多个连接器中的连接器中的相应组件；每个所述相应组件包括串行接口，所述串行接口包括：

串并转换器部件和物理编码子层部件，所述串并转换器部件将串并转换的数据传输到所述物理编码子层部件，并且包括：

数字化电路，所述数字化电路包括模数转换器，所述模数转换器数字化接收的模拟串行数据，

数字均衡电路，所述数字均衡电路操作所述数字化的接收数据以提供均衡的数字数据，以及

解复用器，所述解复用器用于将所述数字串行数据进行串并转换；其中：

所述数字均衡电路对所述数字化的接收数据的操作包括补偿以下各项中的至少一项：

(a)所述数据导体中的串扰；

(b)所述连接器处的反射；以及

(c)来自于所述连接器的回声。

16.根据权利要求15所述的串行数据系统，其中所述数字均衡电路包括数字信号处理电路。

17.根据权利要求15所述的串行接口，其中：

所述数字化电路包括多个模数转换器，所述多个模数转换器提供相应多个降低速率的数据流。

18.根据权利要求17所述的串行接口，还包括时钟恢复单元，所述时钟恢复单元提供与所述多个数据流对应的多个时钟信号。

19.根据权利要求18所述的串行接口，其中：

所述多个模数转换器包括两个模数转换器；

所述降低速率的数据流是半速率的数据流；以及

所述时钟恢复单元提供彼此异相180°的奇偶时钟，所述奇偶时钟以下述两项中的一项操作：(a)全速率时钟的一半，或(b)全数据速率的一半。

20.根据权利要求18所述的串行接口，其中：

所述多个模数转换器包括四个模数转换器；

所述降低速率的数据流是四分之一速率的数据流；以及

所述时钟恢复单元提供以下述两项中的一项操作的正交时钟：

(a)全速率时钟的四分之一，或(b)全数据速率的四分之一。

21.根据权利要求18所述的串行接口，其中所述时钟恢复单元是在所述模数转换器上游的模拟时钟恢复单元。

22.根据权利要求18所述的串行接口，其中所述时钟恢复单元是在所述模数转换器下游的数字时钟日期恢复单元。

23.根据权利要求17所述的串行接口，其中：

所述数字均衡电路在所述解复用器的上游；以及

所述数字均衡电路和所述解复用器以相应降低的速率操作。

24.根据权利要求17所述的串行接口，其中：

所述数字均衡电路在所述解复用器的下游；

所述解复用器以相应降低的速率操作；以及

所述数字均衡电路以由所述解复用器的解复用因子进一步降低的速率操作。

25.一种用于在集成电路器件对模拟串行数据进行串并转换的方法，所述方法包括：

数字化接收的模拟串行数据；

数字地均衡所述数字化的接收数据以提供均衡的数字数据；以及

解复用所述均衡的数字数据。

26.根据权利要求25所述的方法，还包括：

从所述数据恢复时钟以在所述数字化、所述数字均衡和所述解复用中使用。

27.根据权利要求26所述的方法，其中所述恢复发生在所述数字化之前。

28.根据权利要求26所述的方法，其中所述恢复发生在所述数字化之后。

29.根据权利要求25所述的方法，其中：

所述数字化包括提供多个降低速率的数据流。

30.根据权利要求29所述的方法，其中：

所述数字化包括提供两个半速率的数据流。

31.根据权利要求29所述的方法，其中：

所述数字化包括提供四个四分之一速率的数据流。

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