CN101751891A - 液晶显示器及其驱动方法 - Google Patents

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Abstract

本发明公开了一种液晶显示器及其驱动方法。该液晶显示器包括：定时控制器；N个源驱动集成电路(IC)，其中N是等于或大于2的整数；N个数据总线对，其每一个以点对点的方式将所述定时控制器连接到所述N个源驱动IC中的每一个；锁定检查线，其将所述N个源驱动IC的第一源驱动IC连接到定时控制器，并且将所述N个源驱动IC彼此级联；以及反馈锁定检查线，其将所述N个源驱动IC的最后一个源驱动IC连接到所述定时控制器。

Description

液晶显示器及其驱动方法
技术领域
本发明的实施方式涉及一种液晶显示器及其驱动方法。
背景技术
本申请要求2008年12月15日提交的韩国专利申请No.10-2008-0127456的优先权，此处以引证的方式并入其全部内容，就像在此进行了完整阐述一样。
有源矩阵型液晶显示器利用薄膜晶体管(TFT)作为开关元件来显示运动画面。因为有源矩阵型液晶显示器的外形薄，有源矩阵型液晶显示器被实现在电视机以及例如办公设备和计算机的便携式设备的显示设备中。因此，阴极射线管(CRT)正迅速被有源矩阵型液晶显示器取代。
液晶显示器包括向液晶显示面板的数据线提供数据电压的多个源驱动集成电路(IC)、顺序地向液晶显示面板的选通线提供选通脉冲(即，扫描脉冲)的多个选通驱动IC、以及控制源驱动IC和选通驱动IC的定时控制器。在液晶显示器中，数字视频数据通过接口输入到定时控制器。
定时控制器通过例如迷你低压差分信令(LVDS)接口的接口向源驱动IC提供数字视频数据、用于对数字视频数据采样的时钟、用于控制源驱动IC的操作的控制信号等。源驱动IC对从定时控制器串行输入的数字视频数据进行反序列化(deserialize)以输出并行数据，并接着使用伽玛补偿电压将并行数据转换为模拟数据电压以向数据线提供该模拟数据电压。
定时控制器以其中向源驱动IC共同地施加时钟和数字视频数据的多点(multi-drop)方式向源驱动IC提供必要的信号。因为源驱动IC彼此级联，所以源驱动IC顺序地对数字视频数据采样，接着同时输出对应于1条线的数据电压。在该数据传输方法中，在定时控制器和源驱动IC之间必须存在多条线，例如R、G、B数据传输线、用于控制源驱动IC的输出和源驱动IC的极性变化的操作定时的控制线、以及时钟传输线。因为迷你LVDS接口是以彼此失相的差分信号对的形式来传输数字视频数据和时钟中的每一个，所以定时控制器和源驱动IC之间必须需要至少14条数据传输线以同时传输奇数数据和偶数数据。因此，因为必须在定时控制器和源驱动IC之间设置的印刷电路板(PCB)上形成很多数据传输线，所以难以减少数据传输线的数量。
发明内容
本发明的实施方式提供一种液晶显示器及其驱动方法，其能够减少定时控制器和源驱动集成电路(IC)之间的信号传输线的数量。
在一个方面，提供了一种液晶显示器，该液晶显示器包括：定时控制器；N个源驱动集成电路(IC)，其中N是等于或大于2的整数；N个数据总线对，其每一个以点对点的方式将所述定时控制器连接到所述N个源驱动IC中的每一个；锁定检查线，其将所述N个源驱动IC的第一源驱动IC连接到定时控制器，并且将所述N个源驱动IC彼此级联；以及反馈锁定检查线，其将所述N个源驱动IC的最后一个源驱动IC连接到所述定时控制器。所述定时控制器通过所述N个数据总线对中的每一个向所述N个源驱动IC中的每一个串行传输前导信号，在该前导信号中具有高逻辑电平的多个位被连续地排列，接着具有低逻辑电平的多个位被连续地排列，所述定时控制器通过所述锁定检查线向所述第一源驱动IC传输指示从所述N个源驱动IC输出的内部时钟脉冲的相位被锁定的锁定信号，通过所述反馈锁定检查线从最后一个源驱动IC中接收所述锁定信号的反馈信号，并且通过所述N个数据总线对中的每一个向所述N个源驱动IC中的每一个串行传输用于控制从所述N个源驱动IC中的每一个输出的数据电压的至少一个源控制包。
在所述定时控制器串行传输所述源控制包之后，所述定时控制器通过所述N个数据总线对中的每一个向所述N个源驱动IC中的每一个串行传输至少一个RGB数据包。
所述RGB数据包按顺序连续地包括时钟位、第一RGB数据位、内部数据使能时钟位、以及第二RGB数据位。
所述N个源驱动IC中的每一个从所述前导信号中恢复第一基准时钟以输出该第一基准时钟和相位被锁定的第一内部时钟脉冲。如果从所述N个源驱动IC输出的第一内部时钟脉冲的相位被锁定，则最后一个源驱动IC通过所述反馈锁定检查线向所述定时控制器传输所述锁定信号的反馈信号，接着所述N个源驱动IC中的每一个从所述源控制包中恢复源控制数据。所述N个源驱动IC中的每一个从包括在所述RGB数据包中的时钟位中恢复第二基准时钟，基于该第二基准时钟和相位被锁定的第二内部时钟脉冲对包括在所述RGB数据包中的RGB数据采样，并且根据所述源控制数据将所述RGB数据转换为正或负的数据电压以输出正/负数据电压。
所述源控制数据包括：极性控制信号，其确定从所述N个源驱动IC中的每一个输出并被提供到液晶显示面板的数据线的所述正/负数据电压的极性；以及源输出使能信号，其控制从所述N个源驱动IC中的每一个输出的所述正/负数据电压的输出定时。
所述源控制数据包括：所述源输出使能信号的激活信息；所述源输出使能信号的脉冲宽度信息；以及所述极性控制信号的激活信息。
根据所述源输出使能信号的脉冲宽度信息，通过所述源控制包和所述RGB数据包中的一个的长度与“i”的乘积来确定所述源输出使能信号的脉冲宽度，其中i是自然数。
所述前导信号包括：第一脉冲行；以及第二脉冲行，其以比所述第一脉冲行的频率大的频率在所述第一脉冲行之后产生。
所述第二脉冲行包括：第三脉冲行，其每一个具有比所述第一脉冲行的频率大的频率；以及第四脉冲行，其在所述第三脉冲行之间产生，所述第四脉冲行各具有比所述第三脉冲行的频率大的频率。
所述定时控制器产生至少一个第二源控制包，该第二源控制包包括以下选项信息中的至少一个：用于确定所述N个源驱动IC中的每一个的输出缓冲器的放大率的PWRC1/2选项信息、用于确定所述N个源驱动IC中的每一个的电荷共享电压的输出的MODE选项信息、用于确定所述源输出使能信号的接收路径的SOE_EN选项信息、用于确定所述极性控制信号的接收路径的PACK_EN选项信息、用于确定所述N个源驱动IC的输出通道的数量的CHMODE选项信息、用于向所述N个源驱动IC中的每一个给出芯片识别码以独立地控制所述N个源驱动IC的CID1/2选项信息、以及用于确定从所述N个源驱动IC输出的所述正/负数据电压的水平极性循环的H_2DOT选项信息。所述定时控制器通过所述N个数据总线对中的每一个向所述N个源驱动IC中的每一个传输所述第二源控制包。
在所述定时控制器接收所述锁定信号的反馈信号以及预定的测试模式使能信号中的至少一个之后，所述定时控制器通过所述N个数据总线对中的每一个向所述N个源驱动IC中的每一个串行传输所述源控制包和所述RGB数据包。
该液晶显示器还包括将所述定时控制器并行地连接到所述N个源驱动IC的控制线对。所述定时控制器通过所述控制线对向所述N个源驱动IC传输用于单独识别所述N个源驱动IC的芯片识别码、以及用于控制所述N个源驱动IC中的每一个的功能的控制数据。
在另一个方面，提供了一种驱动包括定时控制器和N个源驱动集成电路(IC)的液晶显示器的方法，其中N是等于或大于2的整数，该方法包括以下步骤：从所述定时控制器中产生前导信号，在该前导信号中具有高逻辑电平的多个位被连续地排列，接着具有低逻辑电平的多个位被连续地排列；通过以点对点的方式将所述定时控制器连接到所述N个源驱动IC的N个数据总线对中的每一个，向所述N个源驱动IC中的每一个串行传输所述前导信号；从所述定时控制器中产生锁定信号，该锁定信号指示从所述N个源驱动IC中的每一个输出的内部时钟脉冲的相位被锁定；通过将第一源驱动IC连接到所述定时控制器并且将所述N个源驱动IC彼此级联的锁定检查线，向所述N个源驱动IC的第一源驱动IC传输所述锁定信号；从所述N个源驱动IC的最后一个源驱动IC中产生所述锁定信号的反馈信号；通过将所述最后一个源驱动IC连接到所述定时控制器的反馈锁定检查线，向所述定时控制器传输所述锁定信号的反馈信号；从所述定时控制器中产生用于控制从所述N个源驱动IC中的每一个输出的数据电压的至少一个源控制包；以及通过所述N个数据总线对中的每一个向所述N个源驱动IC中的每一个串行传输所述源控制包。
本发明的其他应用范围将从下文给出的详细描述中变得明显。然而，应理解的是，详细描述和具体示例尽管表示本发明的优选实施方式，其仍仅仅是以示例给出，因为对于本领域技术人员来说，本发明的精神和范围内的各种变化和修改将从该详细描述中变得明显。
附图说明
附图被包括在本说明书中以提供对本发明的进一步理解，并结合到本说明书中且构成本说明书的一部分，附图示出了本发明的实施方式，且与说明书一起用于解释本发明的原理。附图中：
图1是示出根据本发明的实施方式的液晶显示器的框图；
图2示出定时控制器和源驱动集成电路(IC)之间的线；
图3和图4是示出源驱动IC的构造的框图；
图5是示出选通驱动IC的构造的框图；
图6是分阶段示出定时控制器和源驱动IC之间的信号传输处理的流程图；
图7是示出时钟分离和数据采样单元的框图；
图8示出能够使源驱动IC进行调试操作的串行通信控制路径和芯片识别码的示例；
图9是示出锁相环(PLL)的框图；
图10是示出定时控制器产生的阶段1信号的波形图；
图11是示出定时控制器产生的阶段2信号的波形图；
图12和图13是示出定时控制器产生的阶段3信号的波形图；
图14示出源控制包和RGB数据包的数据映射表的示例；
图15示出虚源控制包、实源控制包、以及最后虚源控制包的数据映射表的示例；
图16示出关于实源控制包的各个位的数据描述；
图17是示出在实源控制包中由源输出相关控制数据控制的源输出使能信号以及由极性相关控制数据控制的极性控制信号的波形图；
图18示出根据实源控制包的SOE_PRD确定的源输出使能信号的脉冲宽度；
图19是示出根据实源控制包的SOE_PRD的源输出使能信号的脉冲宽度的变化的波形图；
图20是示出时钟分离和数据采样单元的输出的波形图；
图21A到21D是示出根据RGB数据包的比特率的变化的RGB数据包的长度转换的截面图；
图22和图23是示出根据本发明的另一实施方式的阶段1信号的波形图；以及
图24示出根据本发明的实施方式的液晶显示器用于测试模式的附加构造。
具体实施方式
下面将详细描述本发明的实施方式，在附图中示例出了其示例。
如图1所示，根据本发明的实施方式的液晶显示器包括液晶显示面板10、定时控制器TCON、多个源驱动集成电路(IC)SDIC#1到SDIC#8、以及多个选通驱动IC GDIC#1到GDIC#4。
液晶显示面板10包括上玻璃基板、下玻璃基板、以及夹在上、下玻璃基板之间的液晶层。液晶显示面板10包括以矩阵形式排列在m条数据线DL和n条选通线GL的各个交叉处的m×n个液晶单元Clc。
包括数据线DL、选通线GL、薄膜晶体管(TFT)、存储电容器Cst等的像素阵列形成在液晶显示面板10的下玻璃基板上。由通过TFT接收数据电压的像素电极1和接收公共电压Vcom的公共电极2之间的电场来驱动各个液晶单元Clc。在各个TFT中，栅极连接到选通线GL，源极连接到数据线DL，漏极连接到液晶单元Clc的像素电极1。当选通脉冲通过选通线GL提供时，TFT导通，由此向液晶单元Clc的像素电极1提供通过数据线DL接收的正或负模拟视频数据电压。
黑底、滤色器、公共电极2等形成在液晶显示面板10的上玻璃基板上。
以例如扭曲向列(TN)模式和垂直对准(VA)模式的垂直电驱动方式在上玻璃基板上形成公共电极2。以例如共面切换(IPS)模式和边缘场切换(FFS)模式的水平电驱动方式在下玻璃基板上形成公共电极2和像素电极1。
偏振板分别附接在液晶显示面板10的上、下玻璃基板。用于设定预倾角的配向层分别形成在上、下玻璃基板上。间隔体形成在上、下玻璃基板之间以保持液晶单元Clc的单元间隙恒定。
根据本发明的实施方式的液晶显示器可通过任何液晶模式以及TN、VA、IPS、和FFS模式来实现。另外，根据本发明的实施方式的液晶显示器可被实现为任何类型的液晶显示器，包括背光型液晶显示器、透射反射型液晶显示器、以及反射型液晶显示器。
定时控制器TCON通过例如低压差分信令(LVDS)接口和最小化传输差分信令(TMDS)接口的接口来接收例如垂直和水平同步信号Vsync和Hsync的外部定时信号、外部数据使能信号DE、以及点时钟CLK，以产生用于控制源驱动IC SDIC#1到SDIC#8的操作定时和选通驱动IC GDIC#1到GDIC#4的操作定时的定时控制信号。定时控制信号包括用于控制选通驱动IC GDIC#1到GDIC#4的操作定时的选通定时控制信号和用于控制源驱动IC SDIC#1到SDIC#8的操作定时的源定时控制信号。
定时控制器TCON以点对点的方式连接到源驱动IC SDIC#1到SDIC#8。定时控制器TCON通过多个数据总线对中的每一个向源驱动ICSDIC#1到SDIC#8中的每一个传输用于初始化源驱动IC SDIC#1到SDIC#8的前导信号、包括源定时控制信号的源控制数据、时钟、RGB数字视频数据等。
选通定时控制信号包括选通起始脉冲GSP、选通移位时钟GSC、选通输出使能信号GOE等。选通起始脉冲GSP施加到第一选通驱动ICGDIC#1以由此指示扫描操作的扫描起始时间，使得第一选通驱动ICGDIC#1产生第一选通脉冲。选通移位时钟GSC是用于移位选通起始脉冲GSP的时钟。选通驱动IC GDIC#1到GDIC#4中的每一个的移位寄存器在选通移位时钟GSC的上升沿移位选通起始脉冲GSP。第二到第四选通驱动IC GDIC#2到GDIC#4接收第一选通驱动IC GDIC#1的进位信号作为选通起始脉冲以开始操作。选通输出使能信号GOE控制选通驱动ICGDIC#1到GDIC#4的输出定时。选通驱动IC GDIC#1到GDIC#4在选通输出使能信号GOE的低逻辑电平状态下，即从紧邻当前脉冲的下降沿之后到紧邻下一脉冲的上升沿之前的时段内，输出选通脉冲。选通输出使能信号GOE的1个循环是约1个水平周期。
在前导信号的传输时间和RGB数字视频数据的传输时间之间的预定时间间隔，源定时控制信号通过数据总线对被传输到源驱动IC SDIC#1到SDIC#8。源定时控制信号包括极性相关控制数据、源输出相关控制数据等。极性相关控制数据包括用于控制源驱动IC SDIC#1到SDIC#8内产生的脉冲形式的极性控制信号POL的控制信息。响应于极性控制信号POL，源驱动IC SDIC#1到SDIC#8中的每一个的数模转换器(DAC)将RGB数字视频数据转换为正或负的模拟视频数据电压。源输出相关控制数据包括用于控制源驱动IC SDIC#1到SDIC#8内产生的脉冲形式的源输出使能信号SOE的控制信息。源输出使能信号SOE控制来自源驱动ICSDIC#1到SDIC#8的正/负模拟视频数据电压的输出定时。
响应于选通定时控制信号，选通驱动IC GDIC#1到GDIC#4中的每一个向选通线GL顺序地提供选通脉冲。
源驱动IC SDIC#1到SDIC#8中的每一个根据通过数据总线对从定时控制器TCON传输的前导信号，来锁定从嵌入在源驱动IC SDIC#1到SDIC#8内的时钟分离和数据采样单元输出的内部时钟脉冲的频率和相位。接着，源驱动IC SDIC#1到SDIC#8中的每一个从通过数据总线对作为数字比特流输入的源控制包中恢复时钟以产生串行时钟。随后，源驱动IC SDIC#1到SDIC#8中的每一个对极性相关控制数据和源输出相关控制数据采样。源驱动IC SDIC#1到SDIC#8中的每一个利用极性相关控制数据和源输出相关控制数据输出极性控制信号POL和源输出使能信号SOE。
在源驱动IC SDIC#1到SDIC#8中的每一个从通过数据总线对作为数字比特流输入的源控制包中恢复时钟以恢复极性控制信号POL和源输出使能信号SOE之后，源驱动IC SDIC#1到SDIC#8中的每一个从通过数据总线对作为数字比特流输入的RGB数据包中恢复时钟以产生用于数据采样的串行时钟。另外，源驱动IC SDIC#1到SDIC#8中的每一个根据串行时钟对串行输入的RGB数字视频数据采样。源驱动IC SDIC#1到SDIC#8中的每一个对顺序采样的RGB数字视频数据进行反序列化以输出RGB并行数据。接着，响应于极性控制信号POL，源驱动IC SDIC#1到SDIC#8中的每一个将RGB并行数据转换为正/负模拟视频数据电压，以响应于源输出使能信号SOE向数据线DL提供正/负模拟视频数据电压。
图2示出定时控制器TCON和源驱动IC SDIC#1到SDIC#8之间的线。
如图2所示，多个数据总线对DATA&CLK、第一和第二控制线对SCL/SDA1和SCL/SDA2、锁定检查线LCS1和LCS2等形成在定时控制器TCON和源驱动IC SDIC#1到SDIC#8之间。
定时控制器TCON通过数据总线对DATA&CLK中的每一个向源驱动IC SDIC#1到SDIC#8中的每一个顺序地传输前导信号、源控制包、以及RGB数据包。源控制包是包括时钟位、极性相关控制数据位、源输出相关控制数据位等的比特流。RGB数据包是包括时钟位、内部数据使能时钟位、RGB数据位等的比特流。数据总线对DATA&CLK中的每一个将定时控制器TCON串联连接到源驱动IC SDIC#1到SDIC#8中的每一个。即，定时控制器TCON以点对点的方式连接到源驱动IC SDIC#1到SDIC#8。源驱动IC SDIC#1到SDIC#8中的每一个恢复通过数据总线对DATA&CLK输入的时钟。因此，在相邻的源驱动IC SDIC#1到SDIC#8之间不需要用于传输时钟进位和RGB视频数据的线。
定时控制器TCON通过控制线对SCL/SDA1和SCL/SDA2向源驱动IC SDIC#1到SDIC#8中的每一个传输源驱动IC SDIC#1到SDIC#8中的每一个的芯片识别码CID、以及用于控制源驱动IC SDIC#1到SDIC#8中的每一个的功能的芯片单独控制数据。控制线对SCL/SDA1和SCL/SDA2共同连接在定时控制器TCON和源驱动IC SDIC#1到SDIC#8之间。更具体地，如图8所示，如果源驱动IC SDIC#1到SDIC#8被划分为2组，并且2组分别被连接到印刷电路版(PCB)PCB1和PCB2，则位于左侧的第一对控制线SCL/SDA1将定时控制器TCON并行地连接到第一到第四源驱动IC SDIC#1到SDIC#4，位于右侧的第二对控制线SCL/SDA2将定时控制器TCON并行地连接到第五到第八源驱动ICSDIC#5到SDIC#8。
定时控制器TCON通过锁定检查线LCS1向第一源驱动IC SDIC#1提供锁定信号LOCK，其确认从源驱动IC SDIC#1到SDIC#8中的每一个的时钟分离和数据采样单元输出的内部时钟脉冲的相位和频率是否被稳定地锁定。源驱动IC SDIC#1到SDIC#8通过锁定检查线LCS1彼此级联。如果从第一源驱动IC SDIC#1输出的内部时钟脉冲的频率和相位被锁定，则第一源驱动IC SDIC#1向第二源驱动IC SDIC#2传输高逻辑电平的锁定信号LOCK。接着，在从第二源驱动IC SDIC#2输出的内部时钟脉冲的频率和相位被锁定之后，第二源驱动IC SDIC#2向第三源驱动ICSDIC#3传输高逻辑电平的锁定信号LOCK。上述锁定操作顺序地进行，最终，在从最后一个源驱动IC SDIC#8输出的内部时钟脉冲的频率和相位被锁定之后，最后一个源驱动IC SDIC#8通过反馈锁定检查线LCS2向定时控制器TCON反馈输入(feadback-input)高逻辑电平的锁定信号LOCK。仅仅在定时控制器TCON接收锁定信号LOCK的反馈信号之后，定时控制器TCON向源驱动IC SDIC#1到SDIC#8传输RGB数据包。
图3是使出源驱动IC SDIC#1到SDIC#8的构造的框图。
如图3所示，源驱动IC SDIC#1到SDIC#8中的每一个向k条数据线D1到Dk提供正/负模拟视频数据电压(其中k是小于m的正整数)。源驱动IC SDIC#1到SDIC#8中的每一个包括时钟分离和数据采样单元21、数模转换器(DAC)22、输出电路23等。
在阶段1，时钟分离和数据采样单元21根据通过数据总线对DATA&CLK在低频率下输入的前导信号来锁定内部时钟脉冲的相位和频率。随后，在阶段2，时钟分离和数据采样单元21从通过数据总线对DATA&CLK作为比特流输入的源控制包中恢复基准时钟，并从该基准时钟中分离极性相关控制数据，以由此基于极性相关控制数据来恢复极性控制信号POL。另外，时钟分离和数据采样单元21从源控制包中分离源输出相关控制数据，以基于源输出相关控制数据来恢复源输出使能信号SOE。
随后，在阶段3，时钟分离和数据采样单元21从通过数据总线对DATA&CLK输入的RGB数据包中分离时钟，以恢复基准时钟。另外，时钟分离和数据采样单元21根据基准时钟产生用于对RGB数字视频数据位中的每一个采样的串行时钟信号。为此，时钟分离和数据采样单元21包括能够输出具有稳定相位和稳定频率的内部时钟脉冲的锁相电路。锁相电路的示例包括锁相环(PLL)和延迟锁相环(DLL)。在本实施方式中，将描述使用PLL电路作为锁相电路的示例。在本实施方式中，时钟分离和数据采样单元21可包括DLL以及PLL。
图7到图9示出利用PLL实现时钟分离和数据采样单元21的示例。然而，时钟分离和数据采样单元21可利用DLL实现。
时钟分离和数据采样单元21根据串行时钟对通过数据总线对DATA&CLK串行输入的RGB数据位中的每一个进行采样并锁存，接着同时输出锁存的RGB数据。即，时钟分离和数据采样单元21将串行数据转换为RGB并行数据。
响应于极性控制信号POL，DAC 22将来自时钟分离和数据采样单元21的RGB数字视频数据转换为正伽玛补偿电压GH或负伽玛补偿电压GL，接着将正伽玛补偿电压GH或负伽玛补偿电压GL转换为正或负模拟视频数据电压。针对上述操作，如图4所示，DAC 22包括接收正伽玛补偿电压GH的P解码器(PDEC)41、接收负伽玛补偿电压GL的N解码器(NDEC)42、以及响应于极性控制信号POL来选择P解码器41的输出和N解码器42的输出的复用器43。P解码器41对从时钟分离和数据采样单元21输入的RGB数字视频数据进行解码，以输出对应于RGB数字视频数据的灰度的正伽玛补偿电压GH。N解码器42对从时钟分离和数据采样单元21输入的RGB数字视频数据进行解码，以输出对应于RGB数字视频数据的灰度的负伽玛补偿电压GL。响应于极性控制信号POL，复用器43交替地选择正伽玛补偿电压GH和负伽玛补偿电压GL，并且输出正或负模拟视频数据电压作为所选择的正或负伽玛补偿电压GH或GL。
输出电路23在源输出使能信号SOE的高逻辑电平周期中通过输出缓冲器向数据线D1到Dk提供电荷共享电压或公共电压Vcom。输出电路23在源输出使能信号SOE的低逻辑电平周期中通过输出缓冲器向数据线D1到Dk提供正/负模拟视频数据电压。当接收正模拟视频数据电压的数据线和接收负模拟视频数据电压的数据线被短路时，产生电荷共享电压。电荷共享电压具有正模拟视频数据电压和负模拟视频数据电压之间的平均电压电平。
图5是示出选通驱动IC GDIC#1到GDIC#4的构造的框图。
如图5所示，选通驱动IC GDIC#1到GDIC#4中的每一个包括移位寄存器50、电平转换器52、连接在移位寄存器50和电平转换器52之间的多个与门51、以及用于反转选通输出使能信号GOE的反相器53。
移位寄存器50包括多个级联的D触发器(flip-flop)，并且响应于选通移位时钟GSC使用级联的D触发器来顺序地移位选通起始脉冲GSP。各个与门51对移位寄存器50的输出信号和选通输出使能信号GOE的反转信号进行与操作，以获得输出。反相器53反转选通输出使能信号GOE，并向与门51提供选通输出使能信号GOE的反转信号。因此，当选通输出使能信号GOE处于低逻辑电平状态时，选通驱动IC GDIC#1到GDIC#4中的每一个输出选通脉冲。
电平转换器52将与门51的输出电压的摆动宽度转换到适用于驱动液晶显示面板10的像素阵列中的TFT的摆动宽度。电平转换器52的输出信号被顺序地提供到选通线G1到Gk。
移位寄存器50与像素阵列的TFT一起可直接形成在液晶显示面板10的玻璃基板上。在此情况下，电平转换器52可不在液晶显示面板10的玻璃基板上形成，而是与定时控制器TCON、伽玛电压生成电路等一起形成在控制板或源PCB上。
图6是分阶段示出定时控制器和源驱动IC SDIC#1到SDIC#8之间的信号传输处理的流程图。
如图6所示，在步骤S1和S2，如果电源被施加到液晶显示器，则定时控制器TCON通过数据总线对DATA&CLK中的每一个向源驱动ICSDIC#1到SDIC#8中的每一个提供阶段1信号。阶段1信号包括向第一源驱动IC SDIC#1提供的低频率的前导信号以及锁定信号。
在步骤S3到S5，第一源驱动IC SDIC#1的时钟分离和数据采样单元21将前导信号恢复为PLL基准时钟，并且当PLL基准时钟的相位和从第一源驱动IC SDIC#1的PLL输出的内部时钟脉冲的相位被锁定时，向第二源驱动IC SDIC#2传输高逻辑电平的锁定信号。随后，在步骤S6和S7，当从第二到第八源驱动IC SDIC#2到SDIC#8的时钟分离和数据采样单元21输出的内部时钟脉冲被顺序地稳定地锁定时，第八源驱动ICSDIC#8向定时控制器TCON反馈输入高逻辑电平的锁定信号。
如果定时控制器TCON从第八源驱动IC SDIC#8接收高逻辑电平的锁定信号，则定时控制器TCON决定从全部源驱动IC SDIC#1到SDIC#8中的每一个的时钟分离和数据采样单元21输出的内部时钟脉冲的相位和频率被稳定地锁定。因而，在步骤S8，定时控制器TCON以点对点的方式通过数据总线对DATA&CLK向源驱动IC SDIC#1到SDIC#8提供阶段2信号。阶段2信号包括多个源控制包，所述多个源控制包包括极性相关控制数据位和源输出相关控制数据位。
在阶段2信号之后，在步骤S10，定时控制器TCON以点对点的方式向源驱动IC SDIC#1到SDIC#8提供阶段3信号。阶段3信号包括多个RGB数据包，其在1个水平周期中充入到液晶显示面板10的1条线上的液晶单元。
在阶段2信号或阶段3信号的输出传输处理中，源驱动IC SDIC#1到SDIC#8中的每一个的时钟分离和数据采样单元21的PLL输出可被解锁。即，从时钟分离和数据采样单元21的PLL输出的内部时钟脉冲的相位和频率可被解锁。更具体地，在步骤S9和S11，当定时控制器TCON接收在低逻辑电平反转的锁定信号的反馈信号时，定时控制器TCON决定从时钟分离和数据采样单元21的PLL输出的内部时钟脉冲被解锁。因而，定时控制器TCON向源驱动IC SDIC#1到SDIC#8传输阶段1信号。随后，在从源驱动IC SDIC#1到SDIC#8中的每一个的PLL输出的内部时钟脉冲的相位和频率被锁定之后，定时控制器TCON再次开始进行阶段2信号和阶段3信号的输出传输处理。
图7是示出源驱动IC SDIC#1到SDIC#8中的每一个的时钟分离和数据采样单元21的框图。
如图7所示，时钟分离和数据采样单元21包括片内终结器(on-dieterminator，ODT)61、模拟延迟复本(analog delay replica，ADR)62、时钟分离器63、PLL 64、PLL锁定检测器65、可调谐模拟延迟器66、反序列化器67、数字滤波器68、相位检测器69、锁定检测器70、I2C控制器71、上电复位器(POR)72、与门73、以及SOE&POL恢复单元74。
ODT 61包括嵌在ODT 61内的端接电阻，以通过去除经由数据总线对DATA&CLK接收的前导信号、源控制包、以及RGB数据包中混合的噪声来提高信号完整性。另外，ODT 61包括嵌在ODT 61内的接收缓冲器和均衡器，以放大输入的差分信号并将放大的差分信号转换为数字数据。ADR 62将从ODT 61接收的RGB数据和时钟延迟可调谐模拟延迟器66的延迟值，以使得时钟路径的延迟值能够等于数据路径的延迟值。
时钟分离器63从被ODT 61恢复的源控制包和RGB数字数据包中分离时钟位，以将该时钟位恢复为PLL 64的基准时钟。时钟位包括时钟位、虚时钟位、内部数据使能时钟位等。PLL 64产生用于对源控制包的位和RGB数据包的位采样的时钟。如果RGB数据包包括10位RGB数据，并且4位时钟被指定在10位RGB数据之间，则在每1个RGB数据包，PLL 64产生34个内部时钟脉冲。PLL锁定检测器65按照预定的数据速率检查从PLL 64输出的内部时钟脉冲中的每一个的相位和频率，以检测内部时钟脉冲是否被锁定。
可调谐模拟延迟器66补偿从ODT 61接收的RGB数据与经由相位检测器69和数字滤波器68反馈输入的恢复的时钟之间的微小的相位差，使得数据能够在时钟的中心被采样。反序列化器67包括嵌入在反序列化器67内的多个触发器，以响应于从PLL 64串行输出的内部串行时钟来采样和锁存串行输入的RGB数字视频数据的位。接着，反序列化器67同时输出锁存的RGB数字视频，以由此输出RGB并行数据。
数字滤波器68和相位检测器69接收采样的RGB数字视频数据，并确定可调谐模拟延迟器66的延迟值。锁定检测器70比较被反序列化器67恢复的RGB并行数据和PLL锁定检测器65的输出PLL_LOCK，以检查RGB并行数据的数据使能时钟的误差量。如果误差量等于或大于预定值，则物理接口(PHY)电路通过解锁从PLL 64输出的内部时钟脉冲而再次完全地操作。当从PLL 64输出的内部时钟脉冲被解锁时，锁定检测器70产生低逻辑电平的输出。在另一方面，当从PLL 64输出的内部时钟脉冲被锁定时，锁定检测器70产生高逻辑电平的输出。与门73对从定时控制器TCON接收的锁定信号“Lock In”或在前一阶段由源驱动ICSDIC#1到SDIC#7传输的锁定信号“Lock In”与锁定检测器70的输出进行与操作。接着，当锁定信号“Lock In”和锁定检测器70的输出处于高逻辑电平状态时，与门73输出高逻辑电平的锁定信号“Lock Out”。在下一阶段，高逻辑电平的锁定信号“Lock Out”被传输到源驱动IC SDIC#2到SDIC#8，最后一个源驱动IC SDIC#8向定时控制器TCON输入锁定信号“Lock Out”。
POR 72根据先前设定的电源序列(power sequence)产生用于初始化时钟分离和数据采样单元21的复位信号RESETB，并且产生约50MHz的时钟，以向包括上述电路的数字电路提供时钟。
I2C控制器71使用通过控制线对SCL/SDA作为串行数据输入的芯片识别码CID和芯片单独控制数据来控制上述电路块中的每一个的操作。如图8所示，各具有不同的逻辑电平的芯片识别码CID分别被给予到源驱动IC SDIC#1到SDIC#8，使得源驱动IC SDIC#1到SDIC#8能够被单独地控制。I2C控制器71可根据通过控制线对SCL/SDA的串行数据总线SDA从定时控制器TCON输入的芯片单独控制数据，来执行PLL功率下降、ODT 61的缓冲器功率下降、ODT 61的EQ开/关操作、PLL 64的电荷泵电流的控制、PLL 64的VCO范围手动选择的控制、通过I2C通信的PLL锁定信号推动、模拟延迟控制值的调整、锁定检测器70的禁止、数字滤波器68的系数的改变、数字滤波器68的系数的改变函数(changefunction)、通过I2C的物理接口(PHY)_RESETB信号推动、用当前源驱动IC SDIC#1到SDIC#8的复位信号替换先前源驱动IC SDIC#1到SDIC#7的锁定信号的操作、输入图像的垂直分辨率的设定、用于分析物理接口(PHY)_RESETB信号的产生原因的关于数据使能时钟转换的例示的存储等。
响应于从PLL 64输出的内部时钟脉冲，SOE&POL恢复单元74对来自ODT 61的源控制包的极性相关控制数据采样，以产生高逻辑电平(或低逻辑电平)的极性控制信号POL。接着，SOE&POL恢复单元74每i个水平周期(其中“i”是自然数)反转极性控制信号POL的逻辑电平。响应于从PLL 64输出的内部时钟脉冲，SOE&POL恢复单元74对来自ODT 61的源控制包的源输出相关控制数据采样，以基于源输出相关控制数据产生确定源驱动IC SDIC#1到SDIC#8的输出定时的源输出使能信号SOE。SOE&POL恢复单元74从源输出相关控制数据中检测关于脉冲宽度的信息，并对由PLL 64恢复的基准时钟REF(SCLK)进行计数，以由此确定源输出使能信号SOE的脉冲宽度。
图9是示出PLL 64的框图。
如图9所示，PLL 64包括相位比较器92、电荷泵93、环路滤波器94、脉冲-电压转换器95、压控振荡器(VCO)96、以及数字控制器97。
相位比较器92将从时钟分离器63接收的基准时钟REF_clk的相位和从时钟分离器复本91(CSR)接收的反馈边缘时钟FB_clk的相位进行比较。作为比较结果，相位比较器92具有与基准时钟REF_clk和反馈边缘时钟FB_clk之间的相位差相对应的脉冲宽度。当基准时钟REF_clk的相位超前于反馈边缘时钟FB_clk的相位时，相位比较器92输出正脉冲。在另一方面，当基准时钟REF_clk的相位落后于反馈边缘时钟FB_clk的相位时，相位比较器92输出负脉冲。
电荷泵93根据相位比较器92的输出脉冲的宽度和极性来控制向环路滤波器94提供的电荷量。环路滤波器94根据由电荷泵93控制的电荷量来积累或释放电荷，并且去除向脉冲-电压转换器95输入的时钟中的包括谐波分量的高频噪声。
脉冲-电压转换器95将从环路滤波器94接收的脉冲转换为VCO 96的控制电压，并且根据从环路滤波器94接收的脉冲的宽度和极性来控制VCO 96的控制电压的电平。当1个RGB数据包的比特流包括10位RGB数据和4个时钟位时，VCO 96每1个RGB数据包产生34个边缘时钟和34个中心时钟。另外，根据来自脉冲-电压转换器95的控制电压以及根据来自数字控制器97的控制数据，VCO 96控制时钟的相位延迟量。
从VCO 96输出的第一边缘时钟EG[0]是反馈边缘时钟，并被输入到时钟分离器复本91。反馈边缘时钟EG[0]具有对应于VCO 96的输出频率的1/34的频率。数字控制器97从时钟分离器63接收基准时钟REF_clk，从时钟分离器复本91接收反馈边缘时钟FB_clk，并且比较基准时钟REF_clk的相位和反馈边缘时钟FB_clk的相位。另外，数字控制器97将作为比较结果而获得的相位差与来自POR 72的50MHz时钟信号clk_osc的相位进行比较。数字控制器97根据相位差的比较结果来控制VCO 96的输出延迟量，以选择VCO 96的振荡区域。
图10是示出在阶段1由定时控制器TCON产生的信号的波形图。
如图10所示，在阶段1，定时控制器TCON产生锁定信号和低频率的前导信号。在低频率的前导信号中，连续地排列具有高逻辑电平的多个位，接着连续地排列具有低逻辑电平的多个位。当1个RGB数据包的比特流包括10位的RGB数据和4个时钟位时，前导信号的频率对应于从时钟分离和数据采样单元21的PLL 64输出的内部时钟脉冲的频率的1/34。与高逻辑电平的前导信号的位同步，时钟分离和数据采样单元21的时钟分离器63将基准时钟REF_clk转换到高逻辑电平，与低逻辑电平的前导信号的位同步，将基准时钟REF_clk转换到低逻辑电平。
源驱动IC SDIC#1到SDIC#8中的每一个的时钟分离和数据采样单元21重复地进行将根据前导信号而产生的基准时钟REF_clk的相位和反馈边缘时钟FB_clk的相位进行比较并锁定内部时钟脉冲的操作。如果内部时钟脉冲被稳定地锁定，则在下一阶段，时钟信号被传输到源驱动ICSDIC#1到SDIC#8。
在液晶显示器的初始加电阶段，定时控制器TCON从最后一个源驱动IC SDIC#8接收锁定信号，以确认从时钟分离和数据采样单元21串行输出的内部时钟脉冲的相位和频率被锁定。接着，在垂直同步信号Vsync的消隐周期，定时控制器TCON输出阶段2信号。如果在液晶显示器上显示视频数据的期间时钟分离和数据采样单元21的内部时钟脉冲被解锁，则定时控制器TCON从最后一个源驱动IC SDIC#8接收锁定信号，以确认从时钟分离和数据采样单元21串行输出的内部时钟脉冲的相位和频率被锁定。接着，在垂直同步信号Vsync和水平同步信号Hsync的第一消隐周期，定时控制器TCON输出阶段2信号。
图11是示出在阶段2由定时控制器TCON产生的信号的波形图。
如图11所示，在阶段2，定时控制器TCON在水平同步信号Hsync的1个循环(即1个水平周期)中不存在数据的消隐周期，通过数据总线对DATA&CLK向源驱动IC SDIC#1到SDIC#8中的每一个按顺序连续地传输多个前虚源控制包Cf、至少一个实源控制包Cr、多个后虚源控制包Cb和Cl。
在实源控制包Cr之前，多个前虚源控制包Cf被连续地传输到源驱动IC SDIC#1到SDIC#8，使得时钟分离和数据采样单元21稳定地接收实源控制包Cr。实源控制包Cr包括用于控制源驱动IC SDIC#1到SDIC#8的极性反转操作和数据输出的极性相关控制数据位和源输出相关控制数据位。实源控制包Cr之后的多个后虚源控制包Cb和Cl被连续地传输到源驱动IC SDIC#1到SDIC#8，使得时钟分离和数据采样单元21进行实源控制包Cr的接收确认操作，并且稳定地接收阶段3信号。指示阶段3信号在后虚源控制包Cb和Cl的最后一个虚源控制包Cl之后被传输的位值被指定到最后一个虚源控制包Cl。
如图15的数据映射表所示，前虚源控制包Cf、实源控制包Cr、后虚源控制包Cb和Cl可通过预定的位值而彼此区分。因此，时钟分离和数据采样单元21的SOE&POL恢复单元74通过预定的位值将源控制包Cf、Cr、Cb、以及Cl彼此区分。因而，SOE&POL恢复单元74可区别实源控制包Cr的极性相关控制数据和源输出相关控制数据。
源驱动IC SDIC#1到SDIC#8中的每一个的时钟分离和数据采样单元21从源控制包Cf、Cr、Cb、以及Cl中分离时钟以恢复基准时钟，并且比较基准时钟的相位和高频率的内部时钟脉冲的相位以串行输出用于对极性相关控制数据位和源输出相关控制数据位采样的内部时钟脉冲。另外，时钟分离和数据采样单元21根据被采样的极性相关控制数据产生极性控制信号POL，并且根据被采样的源输出相关控制数据产生源输出使能信号SOE。
如图11所示，在1个水平周期中，在多个源控制包Cf、Cr、Cb、以及Cl之后，RGB数据包被传输，接着在RGB数据包之后，多个源控制包可被额外地传输。在RGB数据包之后额外地传输的源控制包可包括至少一个实源控制包和多个虚源控制包，实源控制包可影响下一水平周期的RGB数据包。
图12和图13是示出在阶段3由定时控制器TCON产生的信号的波形图。
如图12和图13所示，在阶段2信号之后，在1个水平周期中，定时控制器TCON通过数据总线对DATA&CLK向源驱动IC SDIC#1到SDIC#8中的每一个传输阶段3信号(即，要在液晶显示器的1条线上显示的多个RGB数据包)。
更具体地，时钟分离和数据采样单元21从RGB数据包中分离时钟CLK和内部数据使能信号DE以恢复基准时钟。接着，时钟分离和数据采样单元21比较基准时钟的相位和高频率的内部时钟脉冲的相位以串行输出用于对RGB数字视频数据的各个位采样的内部时钟脉冲。如果1个RGB数据包的比特流包括10位的RGB数据和4个时钟位，则低逻辑电平的虚时钟DUM的位、高逻辑电平的时钟CLK的位、位R1到R10、位G1到G5、低逻辑电平的虚数据使能时钟DE DUM的位、高逻辑电平的内部数据使能时钟DE的位、位G6到G10、以及位B1到B10按照顺序被连续地指定给1个RGB数据包。时钟分离和数据采样单元21检测时钟CLK和内部数据使能时钟DE，由此可决定在时钟CLK和内部数据使能时钟DE之后串行输入的数据作为RGB数字视频数据。另外，时钟分离和数据采样单元21根据采样时钟对RGB数字视频数据采样。
为了指示其中不包括RGB数字视频数据的状态，时钟分离和数据采样单元21将阶段1信号和阶段2信号中的每一个中的虚数据使能时钟DE DUM和数据使能数据DE的位值设定为与阶段3信号中的虚数据使能时钟DE DUM和数据使能时钟DE的位值不同的位值。
时钟分离和数据采样单元21的时钟分离器63产生基准时钟REF_clk，其上升沿与时钟CLK和内部数据使能时钟DE同步。因为响应于内部数据使能时钟DE，基准时钟REF_clk被再次转换，所以阶段3的基准时钟REF_clk的频率可以是阶段1和阶段2中恢复的基准时钟REF_clk的频率的2倍。如上所述，如果时钟分离和数据采样单元21的基准时钟REF_clk的频率增加，则因为PLL 64的VCO内的级数可减少，PLL 64的输出可被进一步稳定。更具体地，如果响应于内部数据使能信号DE，PLL 64的基准时钟REF_clk在RGB数据包的中间转变以将PLL64的基准时钟REF_clk的频率增加2倍，则PLL 64的VCO内的级数可减少为1/2。如果内部数据使能时钟DE不使用基准时钟REF_clk作为转变时钟，则必需34个VCO级。在另一方面，如果内部数据使能时钟DE使用基准时钟REF_clk作为转变时钟，则必需17个VCO级。如果PLL 64中的VCO级的数量增加，则从处理、电压、以及温度PVT的变化而引起的影响通过VCO级的数量中的增加宽度的乘积来表示。因此，因为该外部变化，PLL 64的锁定可被释放。因而，除了时钟CLK之外，本发明的实施方式使用内部数据使能时钟DE作为转变时钟，因此能够增加PLL的基准时钟REF_clk的频率。因此，能够改善PLL 64的锁定可靠性。
RGB数据包和源控制包Cf、Cr、Cb、以及Cl可通过设定彼此不同的预定位值来彼此区分。图14示出在阶段2产生的源控制包Cf、Cr、Cb、以及Cl和在阶段3产生的RGB数据包的数据映射表。然而，根据本发明的实施方式的数据映射表不限于图14所示的数据映射表，而是可基于图14所示的数据映射表进行各种修改。
如图14所示，如果R数据、G数据、以及B数据中的每一个是10位数据，则RGB数据包包括总共34位。更具体地，RGB数据包包括1位时钟、10位R数据[0:9]、5位G数据[0:4]、1位虚使能时钟DE DUM、1位数据使能时钟DE、5位G数据[5:9]、以及10位B数据[0:9]。源控制包Cf、Cr、以及Cb的数据长度(即34位)等于RGB数据包的数据长度。更具体地，源控制包Cf、Cr、以及Cb中的每一个包括1位时钟、代替R数据[0:9]和G数据[0:4]的15位第一控制数据、1位虚数据使能时钟DE DUM、1位数据使能时钟DE、以及代替G数据[5:9]和B数据[0:9]的15位第二控制数据。RGB数据包和源控制包Cf、Cr、以及Cb可通过彼此不同地设定虚数据使能时钟DE DUM的位值和数据使能时钟DE的位值来彼此区分。
虚源控制包Cf、Cb、以及Cl和实源控制包Cr可通过由图14的第一控制数据和第二控制数据确定的预定的位来彼此区分。图15示出了源控制包的数据映射表的示例。然而，根据本发明的实施方式的数据映射表不限于图15所示的数据映射表，而是可基于图15所示的数据映射表进行各种修改。
图15示出了源控制包Cf、Cr、Cb、以及Cl的数据映射表。
如图15所示，在虚源控制包Cf、Cb、以及Cl中，高逻辑电平H、低逻辑电平L、低逻辑电平L、低逻辑电平L被分别指定到4个位C0到C3。在另一方面，在实源控制包Cr中，高逻辑电平H、高逻辑电平H、高逻辑电平H、低逻辑电平L被分别指定到到4个位C0到C3。因此，虚源控制包Cf、Cb、以及Cl和实源控制包Cr可通过C1和C2的位值来区分。
指示RGB数据包的传输的最后一个虚源控制包C1可通过C16和C17这2个位从虚源控制包Cf和Cb中区分。
图16示出关于实源控制包Cr的各个位的数据描述。
如图16所示，源输出相关控制数据包括实源控制包Cr的C2位的“SOE”和C4与C11位之间的SOE_PRD[3:0]，而极性相关控制数据包括实源控制包Cr的C14位的“POL”。
如图17所示，如果SOE&POL恢复单元74检测实源控制包Cr的C2位，则SOE&POL恢复单元74在先前确定的上升时间产生源输出使能信号SOE的脉冲。另外，SOE&POL恢复单元74检测实源控制包Cr的C5、C7、C9和C11位中的SOE_PRD[3:0]以将图12和13所示的恢复的基准时钟REF(SCLK)添加到SOE_PRD[3:0]的计数值。因此，SOE&POL恢复单元74确定源输出使能信号SOE的下降时间。结果，SOE&POL恢复单元74产生源输出使能信号SOE，其在先前确定的上升时间和由SOE_PRD[3:0]确定的下降时间之间的预定时间段内保持高逻辑电平，而在该预定时间段之外的时间段内保持低逻辑电平。
另外，如图17所示，SOE&POL恢复单元74检测实源控制包Cr的C14位以产生极性控制信号POL。接着，在SOE&POL恢复单元74在“i”个水平周期将极性控制信号POL保持在相同逻辑电平之后，SOE&POL恢复单元74反转极性控制信号POL。例如，SOE&POL恢复单元74检测实源控制包Cr的C14位以产生极性控制信号POL，并且在1个或2个水平周期中将极性控制信号POL保持在高逻辑电平。接着，SOE&POL恢复单元74反转极性控制信号POL以在1个或2个水平周期中将极性控制信号POL保持在低逻辑电平。换句话说，SOE&POL恢复单元74可每1或2个水平周期反转极性控制信号POL的逻辑电平。
图18示出根据实源控制包Cr的SOE_PRD[3:0]确定的源输出使能信号SOE的脉冲宽度。
如图18所示，源输出使能信号SOE的脉冲宽度根据实源控制包Cr的SOE_PRD[3:0]来确定。更具体地，当SOE_PRD[3:0]的位值是“0000(或LLLL)”时，源输出使能信号SOE可具有最小脉冲宽度。当SOE_PRD[3:0]的位值是“1111(或HHHH)”时，源输出使能信号SOE可具有最大脉冲宽度。源输出使能信号SOE的脉冲宽度的最优值可根据液晶显示器的型号而变化。这是因为液晶单元的最优数据的充入量可根据例如分辨率和反转方式的面板属性而改变，并且可通过多种原因来确定。因此，源输出使能信号SOE的脉冲宽度必须变化，以控制液晶显示单元的数据充入时间。
源输出使能信号SOE的脉冲宽度可通过对根据SOE_PRD[3:0]由时钟分离和数据采样单元21恢复的串行时钟SCLK的循环进行计数来控制。串行时钟SCLK的1个循环大致等于1个源控制数据包或1个RGB数据包的时间。在120Hz的帧频下驱动的FHD(全高清)液晶显示器的情况下，串行时钟SCLK的1个循环是约27.2ns。在60Hz的帧频下驱动的FHD液晶显示器的情况下，串行时钟SCLK的1个循环是约55.2ns。因此，如图18和图19所示，在120Hz FHD液晶显示器中，如果SOE_PRD[3:0]的位值是“0000”，则源输出使能信号SOE的脉冲宽度被减小到以下的值：SCLK×4＝27.2ns×4＝108.8ns。另外，如果SOE_PRD[3:0]的位值是“1111”，则源输出使能信号SOE的脉冲宽度被减小到以下的值：SCLK×64＝27.2ns×64＝1740.8ns。
图20是示出当R数据、G数据、以及B数据中的每一个是10位数据时由时钟分离和数据采样单元21恢复的基准时钟REF(SCLK)以及根据基准时钟REF(SCLK)采样的RGB数据输出的波形图。
在根据本发明的实施方式的液晶显示器及其驱动方法中，RGB数据包和控制数据包不限于图10到图16所示的数据长度，其可根据如图21A到21D所示的输入图像的比特率进行长度转换。
当R数据、G数据、以及B数据中的每一个是10位数据时，如图21A所示，定时控制器TCON在T小时内产生1个源控制包或1个RGB数据包作为包括DUM、CLK、R1到R10、G1到G5、DE DUM、DE、G6到G10、以及B1到B10的比特流。源驱动IC SDIC#1到SDIC#8中的每一个的时钟分离和数据采样单元21从自定时控制器TCON接收的1个源控制/RGB数据包中产生34个边缘时钟和34个中心时钟，并且按照中心时钟对源控制位或RGB数据位采样。
当R数据、G数据、以及B数据中的每一个是8位数据时，如图21B所示，定时控制器TCON在T×(28/34)小时内产生1个源控制/RGB数据包作为包括DUM、CLK、R1到R8、G1到G4、DE DUM、DE、G5到G8、B1到B8的比特流。源驱动IC SDIC#1到SDIC#8中的每一个的时钟分离和数据采样单元21从自定时控制器TCON接收的1个源控制/RGB数据包中产生28个边缘时钟和28个中心时钟，并且按照中心时钟对源控制位或RGB数据位采样。
当R数据、G数据、以及B数据中的每一个是6位数据时，如图21C所示，定时控制器TCON在T×(22/34)小时内产生1个源控制/RGB数据包作为包括DUM、CLK、R1到R6、G1到G3、DE DUM、DE、G4到G6、B1到B6的比特流。源驱动IC SDIC#1到SDIC#8中的每一个的时钟分离和数据采样单元21从自定时控制器TCON接收的1个源控制/RGB数据包中产生22个边缘时钟和22个中心时钟，并且按照中心时钟对源控制位或RGB数据位采样。
当R数据、G数据、以及B数据中的每一个是12位数据时，如图21D所示，定时控制器TCON在T×(40/34)小时内产生1个源控制/RGB数据包作为包括DUM、CLK、R1到R12、G1到G6、DE DUM、DE、G7到G12、B1到B12的比特流。源驱动IC SDIC#1到SDIC#8中的每一个的时钟分离和数据采样单元21从自定时控制器TCON接收的1个源控制/RGB数据包中产生40个边缘时钟和40个中心时钟，并且按照中心时钟对源控制位或RGB数据位采样。
定时控制器TCON决定输入数据的比特率，并可如图21A到21D所示自动地转换RGB/控制数据包的长度。
根据本发明的另一实施方式的液晶显示器产生包括多个脉冲组的前导信号，各个脉冲组具有与阶段1信号不同的脉冲宽度和循环，因此可更安全地锁定从时钟分离和数据采样单元21的PLL输出的内部时钟脉冲的相位和频率。
图22和图23是示出根据本发明的另一实施方式的阶段1信号的波形图。
如图22和图23所示，阶段1信号包括阶段1-1信号和阶段1-2信号。阶段1-1信号是其中以与上述的前导信号相同的方式，在与1个源控制/RGB数据包同时地设定阶段1-1信号的1个循环的信号。阶段1-2信号的频率大于阶段1-1信号的频率，阶段1-2信号的循环等于或小于阶段1-1信号的循环的1/2。阶段1-2信号可具有其中交替产生具有不同相位和不同频率的2个脉冲组P1和P2的波形。第一脉冲组P1的频率等于或大于以阶段1-1信号的形式产生的脉冲行的频率的2倍，第二脉冲组P2的频率等于或大于第一脉冲组P1的频率的2倍。如图22和图23所示，在时钟分离和数据采样单元21的PLL 64跟踪频率大于阶段1-1信号的频率的脉冲并且相位规则地变化的同时，时钟分离和数据采样单元21可比图10所示的低频率的前导信号更稳定和迅速地锁定内部时钟脉冲的相位和频率。
由于消费者要求LCD模块的操作改善，LCD模块制造商可向源驱动IC SDIC#1到SDIC#8提供各种选择，使得消费者可直接控制LCD模块的详细操作。为此，在相关技术中，制造商向源驱动IC SDIC#1到SDIC#8提供多个选项引脚，并且当需要时将上拉电阻或下拉电阻连接到源驱动IC SDIC#1到SDIC#8的选项引脚。另外，在相关技术中，源驱动IC SDIC#1到SDIC#8的选项操作通过向LCD模块施加电源电压Vcc或接地电平电压GND来控制。然而，在相关技术中，因为多个选项引脚，源驱动IC SDIC#1到SDIC#8的芯片尺寸增加，另外因为连接到选项引脚和引线的上拉/下拉电阻，PCB大小增加。
根据本发明的另一实施方式的液晶显示器可通过在阶段2的预定时段内添加用于控制源驱动IC SDIC#1到SDIC#8的各种操作的信号来进一步减小源驱动IC SDIC#1到SDIC#8的芯片尺寸以及PCB尺寸。为此，根据本发明的另一实施方式的液晶显示器产生用于控制源驱动ICSDIC#1到SDIC#8的各种操作的控制选项信息，例如PWRC1/2、MODE、SOE_EN、PACK_EN、CHMODE、CID1/2、H_2DOT，作为单独的源控制包。包括控制选项信息的源控制包可被插入阶段2的预定时段，并可通过数据总线对被传输到源驱动IC SDIC#1到SDIC#8。
PWRC1/2是选项信息，其确定源驱动IC SDIC#1到SDIC#8的输出缓冲器的放大率以选择源驱动IC SDIC#1到SDIC#8的功率容量，如以下的表1所示。
[表1]
  PWRC1/2＝11(HH)   高功率模式
  PWRC1/2＝10(HL)   正常功率模式
  PWRC1/2＝01(LH)   低功率模式
  PWRC1/2＝00(LL)   超低功率模式
MODE是选项信息，其确定在源输出使能信号SOE的高逻辑电平周期中是否使能或禁止电荷共享电压的输出，如以下的表2所示。
[表2]
MODE＝1(H)   Hi_Z模式操作(电荷共享输出禁止)
MODE＝0(L)   电荷共享模式操作(电荷共享输出使能)
SOE_EN是选项信息，其确定是否以嵌入到RGB数字视频数据中的形式或通过单独的线从源驱动IC SDIC#1到SDIC#8接收源输出使能信号SOE，如以下的表3所示。
[表3]
Figure G2009101709546D0000261
PACK_EN是选项信息，其确定是否以嵌入RGB数字视频数据的形式或通过单独的线从源驱动IC SDIC#1到SDIC#8接收待传输到选通驱动IC GDIC#1到GDIC#4的极性控制信号POL和选通起始脉冲GSP，如以下的表4所示。
[表4]
 PACK_EN＝1(H)   使能控制包
 PACK_EN＝0(L)   禁止控制包(忽略SOE_EN的值)
CHMODE是选项信息，其按照液晶显示器的分辨率确定源驱动ICSDIC#1到SDIC#8的输出通道的数量，如以下的表5所示。
[表5]
CHMODE＝1(H)   690通道输出(691～720通道禁止)
CHMODE＝0(L)   720通道输出
CID1/2是选项信息，其向源驱动IC SDIC#1到SDIC#8中的每一个给出芯片识别码CID以独立地控制源驱动IC SDIC#1到SDIC#8，如以下的表6所示。CID1/2的比特率可根据源驱动IC的数量来调整。另外，如上所述，源驱动IC SDIC#1到SDIC#8可通过使用定时控制器TCON和控制线对SCL/SDA的I2C通信而被单独控制。LCD模块制造商可在使用选项信息CID1/2的控制方法和使用通过I2C通信的控制方法中进行选择。
[表6]
  CID1/2＝00(LL)   指定到SDIC#1
  CID1/2＝01(LH)   指定到SDIC#2
  CID1/2＝10(HL)   指定到SDIC#3
  CID1/2＝11(HH)   指定到SDIC#4
H_2DOT是选项信息，其控制从源驱动IC SDIC#1到SDIC#8输出的正/负模拟视频数据电压的水平极性循环，如以下的表7所示。例如，如果H_2DOT的位值是“1(H)”，则源驱动IC SDIC#1到SDIC#8以水平2点反转方式控制数据电压的极性。在水平2点反转方式中，源驱动IC SDIC#1到SDIC#8向2条相邻的数据线输出相同极性的数据电压。即，数据电压的极性以水平2点反转方式每2条相邻的数据线被反转。因此，水平相邻的液晶单元被充入的数据电压的极性被控制为“-++-，...，+--+(或+--+，...，-++-)”。另外，如果H_2DOT的位值是“0(L)”，则源驱动IC SDIC#1到SDIC#8以水平1点反转方式控制数据电压的极性。在水平1点反转方式中，源驱动IC SDIC#1到SDIC#8每1条数据线对向相邻的数据线提供的数据电压进行反转。因此，水平相邻的液晶单元被充入的数据电压的极性被控制为“-+-+，...，+-+-(或+-+-，...，-+-+)”。
[表7]
  H_2DOT＝1(H)   水平2点反转使能
  H_2DOT＝0(L)   水平2点反转禁止
在本发明的实施方式中，定时控制器TCON必须从最后一个源驱动IC SDIC#8接收高逻辑电平的反馈锁定信号，使得定时控制器TCON进入阶段2。更具体地，如果全部源驱动IC SDIC#1到SDIC#8的PLL锁定操作未完成，则定时控制器TCON重复地仅仅产生阶段1的前导信号，源驱动IC SDIC#1到SDIC#8不输出数据电压。因此，如果定时控制器TCON不接收反馈锁定信号，则源驱动IC SDIC#1到SDIC#8的单独的驱动状态不能被确认。然而，源驱动IC SDIC#1到SDIC#8当中的有缺陷的源驱动IC需要被确认，另外源驱动IC SDIC#1到SDIC#8中的每一个的驱动状态需要被确认。
根据本发明的另一实施方式的液晶显示器提供测试模式，并且在测试模式中向定时控制器TCON输入反馈锁定信号以引发源驱动ICSDIC#1到SDIC#8输出数据电压，从而确认源驱动IC SDIC#1到SDIC#8的单独的驱动状态。为此，在根据本发明的另一实施方式的液晶显示器中，如图24所示，选择单元SEL被额外地安装在定时控制器TCON之内或之外。
更具体地，选择单元SEL的第一输入端连接到反馈锁定检查线LCS2，选择单元SEL的第二输入端连接到测试模式使能信号TEST的输入端。选择单元SEL可被实现为或门，其输出反馈锁定信号“Lock Out”和测试模式使能信号TEST中的至少之一。即使高逻辑电平的反馈锁定信号“Lock Out”未被输入到定时控制器TCON，如果高逻辑电平的测试模式使能信号TEST被输入，则选择单元SEL向定时控制器TCON的数据传输模块输入高逻辑电平的测试模式使能信号TEST。因此，即使定时控制器TCON在测试模式下不接收反馈锁定信号，定时控制器TCON也可进入图6的步骤S8以向源驱动IC SDIC#1到SDIC#8传输阶段2信号和阶段3信号。定时控制器TCON在测试模式下将从内部存储器提取的测试数据编码为阶段3的RGB数据包，并向源驱动IC SDIC#1到SDIC#8传输经编码的测试数据。操作员观看在测试模式下在液晶显示面板上显示的测试数据的图像，并可确认源驱动IC SDIC#1到SDIC#8的单独驱动状态以及源驱动IC SDIC#1到SDIC#8中是否存在有缺陷的源驱动IC。
如上所述，在根据本发明的实施方式的液晶显示器及其驱动方法中，用于数据采样的时钟产生电路被嵌入在源驱动IC中的每一个之内，源控制包和RGB数据包通过数据总线对被传输到源驱动IC中的每一个。因而，能够减少定时控制器和源驱动IC之间所需的数据传输线的数量，并且可去除源定时控制线。另外，在根据本发明的实施方式的液晶显示器及其驱动方法中，因为控制源驱动IC的选项操作的选项信息通过数据总线对被传输，能够去除源驱动IC的选项引脚、以及连接到选项引脚的电阻器和引线。通过提供测试模式，能够确认源驱动IC的单独驱动状态以及源驱动IC中是否存在有缺陷的源驱动IC。另外，在根据本发明的实施方式的液晶显示器及其驱动方法中，控制线连接在定时控制器和源驱动IC之间，定时控制器通过控制线向源驱动IC传输芯片识别码和控制数据。因此，源驱动IC能够被单独控制，因而能够独立地进行调试操作。
本说明书中“一个实施方式”、“实施方式”、“示例实施方式”等是指与该实施方式相关地描述的具体特征、结构、或特性包括在本发明的至少一个实施方式中。这些词语在说明书中不同位置的出现不一定全部指代相同的实施方式。另外，当与任何实施方式相关地描述具体特征、结构、或特性时，认为结合其他实施方式实现该特征、结构、或特性是在本领域技术人员的考虑范围内。
尽管参照多个示例性实施方式描述了实施方式，应理解的是本领域技术人员可建议落入本公开的原理的精神和范围内的许多其他修改和实施方式。更具体地，在本公开、附图以及所附的权利要求的范围内，在主题组合设置的组成部分和/或设置中可以做出各种变型和修改。除了组成部分和/或设置中的变型和修改之外，替换使用对于本领域技术人员也是明显的。

Claims (20)

1.一种液晶显示器，该液晶显示器包括：
定时控制器；
N个源驱动集成电路IC，其中N是等于或大于2的整数；
N个数据总线对，其每一个以点对点的方式将所述定时控制器连接到所述N个源驱动IC中的每一个；
锁定检查线，其将所述N个源驱动IC的第一源驱动IC连接到定时控制器，并且将所述N个源驱动IC彼此级联；以及
反馈锁定检查线，其将所述N个源驱动IC的最后一个源驱动IC连接到所述定时控制器，
其中所述定时控制器通过所述N个数据总线对中的每一个向所述N个源驱动IC中的每一个串行传输前导信号，在该前导信号中具有高逻辑电平的多个位被连续地排列，接着具有低逻辑电平的多个位被连续地排列，所述定时控制器通过所述锁定检查线向所述第一源驱动IC传输指示从所述N个源驱动IC输出的内部时钟脉冲的相位被锁定的锁定信号，通过所述反馈锁定检查线从最后一个源驱动IC中接收所述锁定信号的反馈信号，并且通过所述N个数据总线对中的每一个向所述N个源驱动IC中的每一个串行传输用于控制从所述N个源驱动IC中的每一个输出的数据电压的至少一个源控制包。
2.根据权利要求1所述的液晶显示器，其中在所述定时控制器串行传输所述源控制包之后，所述定时控制器通过所述N个数据总线对中的每一个向所述N个源驱动IC中的每一个串行传输至少一个RGB数据包。
3.根据权利要求2所述的液晶显示器，其中所述RGB数据包按顺序连续地包括时钟位、第一RGB数据位、内部数据使能时钟位、以及第二RGB数据位。
4.根据权利要求3所述的液晶显示器，其中所述N个源驱动IC中的每一个从所述前导信号中恢复第一基准时钟以输出该第一基准时钟和相位被锁定的第一内部时钟脉冲，
其中如果从所述N个源驱动IC输出的第一内部时钟脉冲的相位被锁定，则最后一个源驱动IC通过所述反馈锁定检查线向所述定时控制器传输所述锁定信号的反馈信号，接着所述N个源驱动IC中的每一个从所述源控制包中恢复源控制数据，
其中所述N个源驱动IC中的每一个从包括在所述RGB数据包中的时钟位中恢复第二基准时钟，基于该第二基准时钟和相位被锁定的第二内部时钟脉冲对包括在所述RGB数据包中的RGB数据采样，并且根据所述源控制数据将所述RGB数据转换为正或负的数据电压以输出正/负数据电压。
5.根据权利要求4所述的液晶显示器，其中所述源控制数据包括：
极性控制信号，其确定从所述N个源驱动IC中的每一个输出并被提供到液晶显示面板的数据线的所述正/负数据电压的极性；以及
源输出使能信号，其控制从所述N个源驱动IC中的每一个输出的所述正/负数据电压的输出定时。
6.根据权利要求5所述的液晶显示器，其中所述源控制数据包括：
所述源输出使能信号的激活信息；
所述源输出使能信号的脉冲宽度信息；以及
所述极性控制信号的激活信息。
7.根据权利要求6所述的液晶显示器，其中根据所述源输出使能信号的脉冲宽度信息，通过所述源控制包和所述RGB数据包中的一个的长度与“i”的乘积来确定所述源输出使能信号的脉冲宽度，其中i是自然数。
8.根据权利要求1所述的液晶显示器，其中所述前导信号包括：
第一脉冲行；以及
第二脉冲行，其以比所述第一脉冲行的频率大的频率在所述第一脉冲行之后产生。
9.根据权利要求8所述的液晶显示器，其中所述第二脉冲行包括：
第三脉冲行，其每一个具有比所述第一脉冲行的频率大的频率；以及
第四脉冲行，其在所述第三脉冲行之间产生，所述第四脉冲行各具有比所述第三脉冲行的频率大的频率。
10.根据权利要求5所述的液晶显示器，其中所述定时控制器产生至少一个第二源控制包，该第二源控制包包括以下选项信息中的至少一个：用于确定所述N个源驱动IC中的每一个的输出缓冲器的放大率的PWRC1/2选项信息、用于确定所述N个源驱动IC中的每一个的电荷共享电压的输出的MODE选项信息、用于确定所述源输出使能信号的接收路径的SOE_EN选项信息、用于确定所述极性控制信号的接收路径的PACK_EN选项信息、用于确定所述N个源驱动IC的输出通道的数量的CHMODE选项信息、用于向所述N个源驱动IC中的每一个给出芯片识别码以独立地控制所述N个源驱动IC的CID1/2选项信息、以及用于确定从所述N个源驱动IC输出的所述正/负数据电压的水平极性循环的H_2DOT选项信息，
其中所述定时控制器通过所述N个数据总线对中的每一个向所述N个源驱动IC中的每一个传输所述第二源控制包。
11.根据权利要求2所述的液晶显示器，其中在所述定时控制器接收所述锁定信号的反馈信号以及预定的测试模式使能信号中的至少一个之后，所述定时控制器通过所述N个数据总线对中的每一个向所述N个源驱动IC中的每一个串行传输所述源控制包和所述RGB数据包。
12.根据权利要求1所述的液晶显示器，该液晶显示器还包括将所述定时控制器并行地连接到所述N个源驱动IC的控制线对，
其中所述定时控制器通过所述控制线对向所述N个源驱动IC传输用于单独识别所述N个源驱动IC的芯片识别码、以及用于控制所述N个源驱动IC中的每一个的功能的控制数据。
13.一种驱动包括定时控制器和N个源驱动集成电路IC的液晶显示器的方法，其中N是等于或大于2的整数，该方法包括以下步骤：
从所述定时控制器中产生前导信号，在该前导信号中具有高逻辑电平的多个位被连续地排列，接着具有低逻辑电平的多个位被连续地排列；
通过以点对点的方式将所述定时控制器连接到所述N个源驱动IC的N个数据总线对中的每一个，向所述N个源驱动IC中的每一个串行传输所述前导信号；
从所述定时控制器中产生锁定信号，该锁定信号指示从所述N个源驱动IC中的每一个输出的内部时钟脉冲的相位被锁定；
通过将第一源驱动IC连接到所述定时控制器并且将所述N个源驱动IC彼此级联的锁定检查线，向所述N个源驱动IC的第一源驱动IC传输所述锁定信号；
从所述N个源驱动IC的最后一个源驱动IC中产生所述锁定信号的反馈信号；
通过将所述最后一个源驱动IC连接到所述定时控制器的反馈锁定检查线，向所述定时控制器传输所述锁定信号的反馈信号；
从所述定时控制器中产生用于控制从所述N个源驱动IC中的每一个输出的数据电压的至少一个源控制包；以及
通过所述N个数据总线对中的每一个向所述N个源驱动IC中的每一个串行传输所述源控制包。
14.根据权利要求13所述的方法，该方法还包括以下步骤：
在串行传输所述源控制包之后，从所述定时控制器中产生至少一个RGB数据包；以及
通过所述N个数据总线对中的每一个向所述N个源驱动IC中的每一个串行传输所述RGB数据包。
15.根据权利要求14所述的方法，其中所述RGB数据包按顺序连续地包括时钟位、第一RGB数据位、内部数据使能时钟位、以及第二RGB数据位。
16.根据权利要求14所述的方法，该方法还包括以下步骤：
从所述N个源驱动IC中的每一个内部的所述前导信号中恢复第一基准时钟，以从所述N个源驱动IC中的每一个输出该第一基准时钟和相位被锁定的第一内部时钟脉冲；
如果从所述N个源驱动IC输出的第一内部时钟脉冲的相位被锁定，则通过所述反馈锁定检查线向所述定时控制器传输由最后一个源驱动IC产生的锁定信号的反馈信号；
从所述N个源驱动IC中的每一个内部的源控制包中恢复源控制数据；
从所述N个源驱动IC中的每一个内部的所述RGB数据包中所包括的时钟位中恢复第二基准时钟，以从所述N个源驱动IC中的每一个输出该第二基准时钟和相位被锁定的第二内部时钟脉冲；
基于所述第二内部时钟脉冲对包括在所述RGB数据包中的RGB数据采样；以及
根据所述N个源驱动IC中的每一个内部的所述源控制数据，将所述RGB数据转换为正或负的数据电压以输出正/负数据电压。
17.根据权利要求16所述的方法，其中所述源控制数据包括：
极性控制信号，其确定从所述N个源驱动IC中的每一个输出并被提供到液晶显示面板的数据线的所述正/负数据电压的极性；以及
源输出使能信号，其控制从所述N个源驱动IC中的每一个输出的所述正/负数据电压的输出定时。
18.根据权利要求17所述的方法，其中所述源控制数据包括：
所述源输出使能信号的激活信息；
所述源输出使能信号的脉冲宽度信息；以及
所述极性控制信号的激活信息。
19.根据权利要求18所述的方法，其中根据所述源输出使能信号的脉冲宽度信息，通过所述源控制包和所述RGB数据包中的一个的长度与“i”的乘积来确定所述源输出使能信号的脉冲宽度，其中i是自然数。
20.根据权利要求13所述的方法，其中所述前导信号包括：
第一脉冲行；以及
第二脉冲行，其以比所述第一脉冲行的频率大的频率在所述第一脉冲行之后产生。
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