CN101763832B - 液晶显示器及其驱动方法 - Google Patents

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Abstract

本发明提供一种液晶显示器及其驱动方法。液晶显示器包括：第一源驱动IC组，响应于通过第一锁定信号输入端输入的电源电压和来自时序控制器的锁定信号之一，输出第一反馈锁定信号；第二源驱动IC组，响应于通过第二锁定信号输入端输入的电源电压、来自时序控制器的锁定信号和从第一源驱动IC组传输的锁定信号之一，输出第二反馈锁定信号；以及比较器，比较第一反馈锁定信号和第二反馈锁定信号，并将比较结果提供给时序控制器。

Description

液晶显示器及其驱动方法
本申请要求于2008年12月23日提交的韩国专利申请No.10-2008-0132479的优先权，为了所有的目的在此引用该专利申请作为参考如同在此全部阐述。
技术领域
本发明的实施例涉及一种液晶显示器及其驱动方法。
背景技术
有源矩阵型液晶显示器使用薄膜晶体管(TFT)作为开关元件显示运动图像。因为有源矩阵型液晶显示器的轻薄外观，有源矩阵型液晶显示器已经应用在电视机以及例如办公设备和计算机的便携设备中的显示设备。因此，阴极射线管(CRT)已经快速地被有源矩阵型液晶显示器替代。
液晶显示器包括：多个源驱动集成电路(IC)，将数据电压提供给液晶显示面板的数据线；多个栅驱动IC，顺序地将栅脉冲(即扫描脉冲)提供给液晶显示面板的栅线；和时序控制器，控制源驱动IC和栅驱动IC。在液晶显示器中，通过接口将数字视频数据输入给时序控制器。
时序控制器通过诸如微型低压差分信号(LVDS)接口这样的接口将数字视频数据、用于采样数字视频数据的时钟、用于控制源驱动IC操作的控制信号等提供给源驱动IC。源驱动IC串并转换从时序控制器串行输入的数字视频数据以输出并行数据，随后使用伽马补偿电压将并行数据转换成模拟数据电压以将此模拟数据电压提供给数据线。
采用将时钟和数字视频数据共同施加给源驱动IC的多点方式，时序控制器将必需的信号提供给源驱动IC。因为源驱动IC相互级联连接，所以源驱动IC顺序地采样数字视频数据，随后同时输出对应于1条线的数据电压。在这种数据传输方法中，例如R、G和B数据传输线、用于控制源驱动IC的输出和源驱动IC极性改变的操作时序的控制线、以及时钟传输线的多条线在时序控制器和源驱动IC之间是必需的。因为微型LVDS接口是以相互异相的一对差分信号的形式传输每个数字视频数据和时钟的方式，所以在时序控制器和源驱动IC之间至少14条数据传输线是必需的以同时传输奇数数据和偶数数据。于是，因为必须在位于时序控制器和源驱动IC之间的印刷电路板(PCB)上形成多条数据传输线，所以难以减少数据传输线的数量。
发明内容
本发明的实施例提供一种能够减少时序控制器和源驱动集成电路(IC)之间的信号传输线的数量的液晶显示器及其驱动方法。
一个方面，提供一种液晶显示器，包括：时序控制器；第一源驱动集成电路(IC)组，响应于通过第一锁定信号输入端输入的电源电压和来自时序控制器的锁定信号之一，输出第一反馈锁定信号；第二源驱动IC组，响应于通过第二锁定信号输入端输入的电源电压、来自时序控制器的锁定信号和从第一源驱动IC组传输的锁定信号之一，输出第二反馈锁定信号；N对数据总线，以点对点的方式将时序控制器连接至第一和第二源驱动IC组，其中N是大于或等于2的偶数；以及比较器，比较第一反馈锁定信号和第二反馈锁定信号，并将比较的结果提供给时序控制器。
第一和第二源驱动IC组每个包括N/2个源驱动IC，其中N是大于或等于2的偶数。
液晶显示器进一步包括：锁定检查线，用于将锁定信号从时序控制器传输至第一源驱动IC组的第一源驱动IC和第二源驱动IC组的最末源驱动IC；第一反馈锁定检查线，用于将从第一源驱动IC组的最末源驱动IC输出的第一反馈锁定信号提供给比较器；和第二反馈锁定检查线，用于将从第二源驱动IC组的第一源驱动IC输出的第二反馈锁定信号提供给比较器。
时序控制器通过N对数据总线的每一对将前导信号传输至第一和第二源驱动IC组的N个源驱动IC的每一个，在前导信号中连续地排列多个具有高逻辑电平的比特和随后连续地排列多个具有低逻辑电平的比特。如果将第一和第二反馈锁定信号输入给时序控制器，则时序控制器通过N对数据总线的每一对将源控制数据和RGB数据的至少其一传输至N个源驱动IC的每一个。
N个源驱动IC响应于前导信号锁定内部时钟脉冲，随后将锁定信号传输给下一个源驱动IC。N个源驱动IC的每一个从时序控制器接收源控制数据和RGB数据的至少其一。
第一源驱动IC组包括：第一源驱动IC，接收电源电压、由前导信号恢复基准时钟、以及如果根据基准时钟锁定从第一源驱动IC输出的内部时钟脉冲相位，则产生锁定信号；第二源驱动IC，接收来自第一源驱动IC的锁定信号、由前导信号恢复基准时钟、以及如果根据基准时钟锁定从第二源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；第三源驱动IC，接收来自第二源驱动IC的锁定信号、由前导信号恢复基准时钟、以及如果根据基准时钟锁定从第三源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；和第四源驱动IC，接收来自第三源驱动IC的锁定信号、由前导信号恢复基准时钟、如果根据基准时钟锁定从第四源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号、以及将产生的锁定信号提供给比较器的第一输入端。
第二源驱动IC组包括：第八源驱动IC，接收电源电压、由前导信号恢复基准时钟、以及如果根据基准时钟锁定从第八源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；第七源驱动IC，接收来自第八源驱动IC的锁定信号、由前导信号恢复基准时钟、以及如果根据基准时钟锁定从第七源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；第六源驱动IC，接收来自第七源驱动IC的锁定信号、由前导信号恢复基准时钟、以及如果根据基准时钟锁定从第六源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；和第五源驱动IC，接收来自第六源驱动IC的锁定信号、由前导信号恢复基准时钟、如果根据基准时钟锁定从第五源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号、以及将产生的锁定信号提供给比较器的第二输入端。
第一源驱动IC组包括：第一源驱动IC，接收来自时序控制器的锁定信号、由前导信号恢复基准时钟、以及如果根据基准时钟锁定从第一源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；第二源驱动IC，接收来自第一源驱动IC的锁定信号、由前导信号恢复基准时钟、以及如果根据基准时钟锁定从第二源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；第三源驱动IC，接收来自第二源驱动IC的锁定信号、由前导信号恢复基准时钟、以及如果根据基准时钟锁定从第三源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；和第四源驱动IC，接收来自第三源驱动IC的锁定信号、由前导信号恢复基准时钟、如果根据基准时钟锁定从第四源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号、以及将产生的锁定信号提供给比较器的第一输入端。
第二源驱动IC组包括：第八源驱动IC，接收来自时序控制器的锁定信号、由前导信号恢复基准时钟、以及如果根据基准时钟锁定从第八源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；第七源驱动IC，接收来自第八源驱动IC的锁定信号、由前导信号恢复基准时钟、以及如果根据基准时钟锁定从第七源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；第六源驱动IC，接收来自第七源驱动IC的锁定信号、由前导信号恢复基准时钟、以及如果根据基准时钟锁定从第六源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；和第五源驱动IC，接收来自第六源驱动IC的锁定信号、由前导信号恢复基准时钟、如果根据基准时钟锁定从第五源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号、以及将产生的锁定信号提供给比较器的第二输入端。
比较器包括与门。
如果第一和第二反馈锁定信号输入至时序控制器，则时序控制器通过N对数据总线将至少一个包括源控制数据的源控制包同时传输至N个源驱动IC，随后通过N对数据总线将至少一个包括RGB数据的RGB数据包同时传输至N个源驱动IC。
N个源驱动IC的每一个根据内部时钟脉冲从源控制包中产生极性控制信号和源输出使能信号，从RGB数据包中恢复RGB数据，和响应于极性控制信号将RGB数据转换成正或负数据电压以响应于源输出使能信号输出正/负数据电压。
RGB数据包依照下列顺序依次包括：时钟比特、第一RGB数据比特、内部数据使能时钟比特和第二RGB数据比特。
时序控制器通过N对数据总线的每一对将第二源控制包提供给N个源驱动IC的每一个。第二源控制包包括下述中的至少之一：确定N个源驱动IC的每一个的输出缓冲器放大比例的PWRC1/2选项信息、确定N个源驱动IC的每一个的充电共享电压的输出的MODE选项信息、确定源输出使能信号的接收路径的SOE_EN选项信息、确定极性控制信号的接收路径的PACK_EN选项信息、确定N个源驱动IC的输出通道数量的CHMODE选项信息、将芯片标识码提供给N个源驱动IC的每一个以独立地控制N个源驱动IC的CID1/2选项信息和确定从N个源驱动IC输出的正/负数据电压的水平极性周期的H_2DOT选项信息。
另一个方面，提供一种液晶显示器的驱动方法，包括：将电源电压和产生自时序控制器的锁定信号之一提供给第一源驱动集成电路(IC)组以产生来自第一源驱动IC组的第一反馈锁定信号；将电源电压、产生自时序控制器的锁定信号和从第一源驱动IC组传输的锁定信号之一提供给第二源驱动IC组以产生来自第二源驱动IC组的第二反馈锁定信号；以及比较第一反馈锁定信号与第二反馈锁定信号以将比较结果提供给时序控制器。
根据下文给出的详细描述，本发明可进一步应用的范围将变得显而易见。然而，应当理解在表明本发明的优选实施例时，仅仅通过示例给出了详细描述和具体例子，因为对于本领域的技术人员来说根据该详细描述，在本发明精神和范围内的各种改变和修改是显而易见的。
附图说明
提供本发明的进一步理解和并入并构成说明书一部分的附图图示本发明的实施例，并和说明书一起用于解释本发明的原理。在附图中：
图1是表示根据本发明实施例的液晶显示器的结构图；
图2表示在时序控制器和源驱动集成电路(IC)之间的线；
图3和4是表示源驱动IC的构造的结构图；
图5是表示栅驱动IC的构造的结构图；
图6是阶段表示在时序控制器和源驱动IC之间的信号传输过程的流程图；
图7是表示时钟分离和数据采样单元的结构图；
图8表示能够允许源驱动IC执行调试操作的串行通信控制路径和芯片标识码的例子；
图9是表示锁相环(PLL)的结构图；
图10是表示由时序控制器产生的阶段1信号的波形图；
图11是表示由时序控制器产生的阶段2信号的波形图；
图12和13是表示由时序控制器产生的阶段3信号的波形图；
图14表示源控制包和RGB数据包的数据对应关系的例子；
图15表示虚拟源控制包、实际源控制包和最末虚拟源控制包的数据对应关系的例子；
图16表示实际源控制包的数据对应关系的例子；
图17是表示在图16的实际源控制包中由源输出相关控制数据控制的源输出使能信号和由极性相关控制数据控制的极性控制信号的波形图；
图18A至18C表示根据实际源控制包的源输出相关控制数据控制的源输出使能信号的脉冲宽度；
图19是表示时钟分离和数据采样单元的输出的波形图；
图20A至20D是表示根据RGB数据包比特率变化的RGB数据包的长度变换的截面图；
图21和22是表示根据本发明另一实施例的阶段1信号的波形图；
图23和24表示在根据本发明另一实施例的液晶显示器中使用比较器的源驱动IC的PLL锁定检查的例子；
图25表示用于测试模式的根据本发明实施例的液晶显示器的附加结构。
具体实施方式
现在将参考在附图中说明的本发明的详细实施例。
如图1所示，根据本发明实施例的液晶显示器包括：液晶显示面板10、时序控制器TCON、多个源驱动集成电路(IC)SDIC#1至SDIC#8和多个栅驱动IC GDIC#1至GDIC#4。
液晶显示器面板10包括上玻璃基板、下玻璃基板和介于上下玻璃基板之间的液晶层。液晶显示面板10包括以矩阵形式设置在m条数据线DL和n条栅线GL的每个交叉点上的m×n个液晶单元Clc。
在液晶显示面板10的下玻璃基板上形成包括数据线DL、栅线GL、薄膜晶体管(TFT)、存储电容器Cst等的像素阵列。由在通过TFT接收数据电压的像素电极1和接收公共电压Vcom的公共电极2之间的电场驱动每个液晶单元Clc。在每个TFT中，栅电极连接到栅线GL，源电极连接到数据线DL，以及漏电极连接到液晶单元Clc的像素电极1。当通过栅线GL提供栅脉冲时，TFT导通，从而将通过数据线DL接收到的正或负模拟视频数据电压提供给液晶单元Clc的像素电极1。
在液晶显示面板10的上玻璃基板上形成黑矩阵、滤色器、公共电极2等。
在例如扭曲向列(TN)模式和垂直排列(VA)模式的垂直电场驱动方式中，在上玻璃基板上形成公共电极2。在例如共平面开关(IPS)模式和边缘场开关(FFS)模式的水平电场驱动方式中，在下玻璃基板上形成公共电极2和像素电极1。
偏振板分别贴附于液晶显示面板10的上和下玻璃基板。用于设置预倾角的取向层分别形成在上和下玻璃基板上。在上和下玻璃基板之间形成衬垫料以保持液晶单元Clc的单元间隙恒定。
根据本发明实施例的液晶显示器可以以任意液晶模式以及TN、VA、IPS和FFS模式实施。此外，根据本发明实施例的液晶显示器可以实施为任意类型的液晶显示器，包括背光型液晶显示器、透反型液晶显示器和反射型液晶显示器。
时序控制器TCON通过诸如低压差分信号(LVDS)接口和最小化传输差分信号(TMDS)接口的接口接收诸如垂直和水平同步信号Vsync和Hsync、外部数据使能信号DE和点时钟CLK等外部时序信号，以产生用于控制源驱动IC SDIC#1至SDIC#8的操作时序和栅驱动IC GDIC#1至GDIC#4的操作时序的时序控制信号。时序控制信号包括用于控制栅驱动IC GDIC#1至GDIC#4的操作时序的栅时序控制信号和用于控制源驱动IC SDIC#1至SDIC#8的操作时序的源时序控制信号。
时序控制器TCON以点对点的方式连接至源驱动IC SDIC#1至SDIC#8。时序控制器TCON通过多对数据总线的每一对向每一个源驱动IC SDIC#1至SDIC#8传输用于初始化源驱动IC SDIC#1至SDIC#8的前导信号、包括源时序控制信号的源控制数据、时钟和RGB数字视频数据等。
栅时序控制信号包括栅起始脉冲GSP、栅移位时钟GSC、栅输出使能信号GOE等。将栅起始脉冲GSP施加给第一栅驱动IC GDIC#1由此表示扫描操作的扫描起始时间，以便第一栅驱动IC GDIC#1产生第一栅脉冲。栅移位时钟GSC是用于移位栅起始脉冲GSP的时钟。每个栅驱动IC GDIC#1至GDIC#4的移位寄存器在栅移位时钟GSC的上升沿移位栅起始脉冲GSP。第二至第四栅驱动IC GDIC#2至GDIC#4接收第一栅驱动IC GDIC#1的进位信号作为栅起始脉冲以开始操作。栅输出使能信号GOE控制栅驱动ICGDIC#1至GDIC#4的输出时序。栅驱动IC GDIC#1至GDIC#4在栅输出使能信号GOE的低逻辑电平状态中，即在紧随着当前脉冲的下降沿之后到紧接着下一脉冲的上升沿之前的时间周期内，输出栅脉冲。栅输出使能信号GOE的1个周期大约是1个水平周期。
在前导信号的传输时间和RGB数字视频数据的传输时间之间的预定时间间隔内，通过数据总线对将源时序控制信号传输至源驱动IC SDIC#1至SDIC#8。源时序控制信号包括极性相关控制数据、源输出相关控制数据等。极性相关控制数据包括用于控制在源驱动IC SDIC#1至SDIC#8内产生的具有脉冲形式的极性控制信号POL的控制信息。响应于极性控制信号POL，每个源驱动IC SDIC#1至SDIC#8的数模转换器(DAC)将RGB数字视频数据转换成正或负模拟视频数据电压。源输出相关控制数据包括用于控制在源驱动IC SDIC#1至SDIC#8内产生的具有脉冲形式的源输出使能信号SOE的控制信息。源输出使能信号SOE控制来自源驱动IC SDIC#1至SDIC#8的正/负模拟视频数据电压的输出时序。
响应于栅时序控制信号，每个栅驱动IC GDIC#1至GDIC#4顺序地将栅脉冲提供给栅线GL。
根据通过数据总线对从时序控制器TCON传输的前导信号，每个源驱动IC SDIC#1至SDIC#8锁定从嵌在每个源驱动IC SDIC#1至SDIC#8内的时钟分离和数据采样单元输出的内部时钟脉冲的频率和相位。随后，每个源驱动IC SDIC#1至SDIC#8从通过数据总线对作为数字比特流输入的源控制包中恢复时钟以产生串行时钟。随后，每个源驱动IC SDIC#1至SDIC#8采样极性相关控制数据和源输出相关控制数据。每个源驱动IC SDIC#1至SDIC#8使用极性相关控制数据和源输出相关控制数据输出极性控制信号POL和源输出使能信号SOE。
在每个源驱动IC SDIC#1至SDIC#8从通过数据总线对作为数字比特流输入的源控制包中恢复时钟以恢复极性控制信号POL和源输出使能信号SOE之后，每个源驱动IC SDIC#1至SDIC#8从通过数据总线对作为数字比特流输入的RGB数据包中恢复时钟以产生用于数据采样的串行时钟。此后，每个源驱动IC SDIC#1至SDIC#8根据串行时钟采样串行输入的RGB数字视频数据。每个源驱动IC SDIC#1至SDIC#8串并转换顺序采样的RGB数字视频数据以输出RGB并行数据。然后，响应于极性控制信号POL，每个源驱动IC SDIC#1至SDIC#8将RGB并行数据转换成正/负模拟视频数据电压，以响应于源输出使能信号SOE将正/负模拟视频数据电压提供给数据线DL。
图2表示在时序控制器TCON和源驱动IC SDIC#1至SDIC#8之间的线。
如图2所示，在时序控制器TCON和源驱动IC SDIC#1至SDIC#8之间形成多对数据总线DATA&CLK、第一和第二对控制线SCL/SDA1和SCL/SDA2、锁定检查线LCS1和LCS2等。
时序控制器TCON通过每对数据总线DATA&CLK顺序地将前导信号、源控制包和RGB数据包传输给每个源驱动IC SDIC#1至SDIC#8。源控制包是包括时钟比特、极性相关控制数据比特、源输出相关控制数据比特等的比特流。RGB数据包是包括时钟比特、内部数据使能时钟比特、RGB数据比特等的比特流。每对数据总线DATA&CLK将时序控制器TCON串联至每个源驱动IC SDIC#1至SDIC#8。即时序控制器TCON以点对点的方式连接至源驱动IC SDIC#1至SDIC#8。每个源驱动IC SDIC#1至SDIC#8恢复通过数据总线对DATA&CLK输入的时钟。因此，用于传输时钟进位和RGB视频数据的线在相邻的源驱动IC SDIC#1至SDIC#8之间不是必需的。
时序控制器TCON通过控制线对SCL/SDA 1和SCL/SDA2将每个源驱动IC SDIC#1至SDIC#8的芯片标识码CID和用于控制每个源驱动ICSDIC#1至SDIC#8的功能的芯片单独控制数据传送给每个源驱动IC SDIC#1至SDIC#8。控制线对SCL/SDA 1和SCL/SDA2公共连接在时序控制器TCON和源驱动IC SDIC#1至SDIC#8之间。更具体地，如图8所示，如果将源驱动IC SDIC#1至SDIC#8划分成两组并将这两组分别连接至印刷电路板(PCB)PCB1和PCB2，左侧的第一对控制线SCL/SDA1将时序控制器TCON并联到第一至第四源驱动IC SDIC#1至SDIC#4，右侧的第二对控制线SCL/SDA2将时序控制器TCON并联到第五至第八源驱动IC SDIC#5至SDIC#8。
时序控制器TCON通过锁定检查线LCS1向第一源驱动IC SDIC#1提供锁定信号LOCK，锁定信号LOCK确认从每个源驱动IC SDIC#1至SDIC#8的时钟分离和数据采样单元输出的内部时钟脉冲的相位和频率是否被稳定地锁定。源驱动IC SDIC#1至SDIC#8通过锁定检查线LCS1相互级联连接。如果从第一源驱动IC SDIC#1输出的内部时钟脉冲的频率和相位被锁定，则第一源驱动IC SDIC#1将高逻辑电平的锁定信号LOCK传输给第二源驱动IC SDIC#2。接着，在锁定从第二源驱动IC SDIC#2输出的内部时钟脉冲的频率和相位之后，第二源驱动IC SDIC#2将高逻辑电平的锁定信号LOCK传输给第三源驱动IC SDIC#3。顺序地执行上述锁定操作，最后，在锁定从最末源驱动IC SDIC#8输出的内部时钟脉冲的频率和相位之后，最末源驱动IC SDIC#8通过反馈锁定检查线LCS2将高逻辑电平的锁定信号LOCK反馈输入给时序控制器TCON。仅在时序控制器TCON接收到锁定信号LOCK的反馈信号之后，时序控制器TCON才将RGB数据包传输给源驱动ICSDIC#1至SDIC#8。
图3是表示源驱动IC SDIC#1至SDIC#8的构造的结构图。
如图3所示，每个源驱动IC SDIC#1至SDIC#8将正/负模拟视频数据电压提供给k条数据线D1至Dk(其中k是小于m的正整数)。每个源驱动ICSDIC#1至SDIC#8包括时钟分离和数据采样单元21、数模转换器(DAC)22、输出电路23等。
在阶段1，时钟分离和数据采样单元21根据通过数据总线对DATA&CLK在低频输入的前导信号锁定内部时钟脉冲的相位和频率。随后，在阶段2，时钟分离和数据采样单元21从通过数据总线对DATA&CLK作为比特流输入的源控制包中恢复基准时钟，并从基准时钟分离极性相关控制数据，从而根据极性相关控制数据恢复极性控制信号POL。此外，时钟分离和数据采样单元21从源控制包中分离源输出相关控制数据以根据源输出相关控制数据恢复源输出使能信号SOE。
随后，在阶段3，时钟分离和数据采样单元21从通过数据总线对DATA&CLK输入的RGB数据包中分离时钟以恢复基准时钟。此外，时钟分离和数据采样单元21根据该基准时钟产生用于采样每个RGB数字视频数据的比特的串行时钟信号。为此，时钟分离和数据采样单元21包括能够输出具有稳定相位和稳定频率的内部时钟脉冲的锁相电路。锁相电路的例子包括锁相环(PLL)和延迟锁定环(DLL)。在本实施例中，随后将描述使用PLL电路作为锁相电路的例子。在本实施例中，时钟分离和数据采样单元21可以包括DLL以及PLL。图7至图9表示使用PLL实现时钟分离和数据采样单元21的例子。然而，也可以使用DLL实现时钟分离和数据采样单元21。
时钟分离和数据采样单元21根据串行时钟采样和锁存通过数据总线对DATA&CLK串行输入的每个RGB数据比特，随后同时输出锁存的RGB数据。即时钟分离和数据采样单元21将串行数据转换成RGB并行数据。
DAC 22响应于极性控制信号POL将来自时钟分离和数据采样单元21的RGB数字视频数据转换成正伽玛补偿电压GH或负伽玛补偿电压GL，随后将正伽玛补偿电压GH或负伽玛补偿电压GL转换成正或负模拟视频数据电压。对于上述操作，如图4所示，DAC 22包括：接收正伽玛补偿电压GH的P-解码器(PDEC)41、接收负伽玛补偿电压GL的N-解码器(NDEC)42、和响应于极性控制信号POL选择P-解码器41的输出和N-解码器42的输出的复用器43。P-解码器41解码从时钟分离和数据采样单元21输入的RGB数字视频数据以输出与RGB数字视频数据的灰电平对应的正伽玛补偿电压GH。N-解码器42解码从时钟分离和数据采样单元21输入的RGB数字视频数据以输出与RGB数字视频数据的灰电平对应的负伽玛补偿电压GL。复用器43响应于极性控制信号POL交替地选择正伽玛补偿电压GH和负伽玛补偿电压GL，并输出正或负模拟视频数据电压作为选定的正或负伽玛补偿电压GH或GL。
输出电路23在源输出使能信号SOE的高逻辑电平周期内通过输出缓冲器将充电共享电压或公共电压Vcom提供给数据线D1至Dk。输出电路23在源输出使能信号SOE的低逻辑电平周期内通过输出缓冲器将正/负模拟视频数据电压提供给数据线D1至Dk。当接收正模拟视频数据电压的数据线和接收负模拟视频数据电压的数据线短路时，产生充电共享电压。充电共享电压具有在正模拟视频数据电压和负模拟视频数据电压之间的平均电压电平。
图5是表示栅驱动IC GDIC#1至GDIC#4的构造的结构图。
如图5所示，每个栅驱动IC GDIC#1至GDIC#4包括移位寄存器50、电平转换器52、连接在移位寄存器50和电平转换器52之间的多个与门51和用于反相栅输出使能信号GOE的反相器53。
移位寄存器50包括多个级联连接的D触发器，并使用级联连接的D触发器响应于栅移位时钟GSC顺序地移位栅起始脉冲GSP。每个与门51对移位寄存器50的输出信号和栅输出使能信号GOE的反转信号执行与操作以获得输出。反相器53反相栅输出使能信号GOE，并将栅输出使能信号GOE的反相信号提供给与门51。因此，当栅输出使能信号GOE处于低逻辑电平状态时，每个栅驱动IC GDIC#1至GDIC#4输出栅脉冲。
电平转换器52将与门51输出电压的摆动宽度转换到适合在液晶显示面板10的像素阵列中驱动TFT的摆动宽度。将电平转换器52的输出信号顺序地提供给栅线G1至Gk。
移位寄存器50与像素阵列的TFT一起可以直接形成在液晶显示面板10的玻璃基板上。在这种情况下，电平转换器52可以不形成在液晶显示面板10的玻璃基板上，而是与时序控制器TCON、伽玛电压产生电路等一起形成在控制板或源PCB上。
图6是分阶段表示在时序控制器TCON和源驱动IC SDIC#1至SDIC#8之间的信号传输过程的流程图。
如图6所示，如果将电源施加给液晶显示器，则时序控制器TCON在步骤S 1和S2通过每对数据总线DATA&CLK将阶段1信号提供给每个源驱动IC SDIC#1至SDIC#8。阶段1信号包括低频前导信号和提供给第一源驱动IC SDIC#1的锁定信号。
在步骤S3至S5，第一源驱动IC SDIC#1的时钟分离和数据采样单元21将前导信号恢复为PLL基准时钟，当锁定PLL基准时钟的相位和从第一源驱动IC SDIC#1的PLL输出的内部时钟脉冲相位时，将高逻辑电平的锁定信号传输给第二源驱动IC SDIC#2。随后，当顺序地稳定锁定从第二至第八源驱动IC SDIC#2至SDIC#8的时钟分离和数据采样单元21输出的内部时钟脉冲时，第八源驱动IC SDIC#8在步骤S6和S7将高逻辑电平的锁定信号反馈输入给时序控制器TCON。
如果时序控制器TCON接收到来自第八源驱动IC SDIC#8的高逻辑电平的锁定信号，则时序控制器TCON断定从所有源驱动IC SDIC#1至SDIC#8中的每个的时钟分离和数据采样单元21输出的内部时钟脉冲的相位和频率被稳定地锁定。因而，时序控制器TCON在步骤S8中以点对点的方式通过数据总线对DATA&CLK将阶段2信号提供给源驱动IC SDIC#1至SDIC#8。阶段2信号包括多个源控制包，其包括极性相关控制数据比特和源输出相关控制数据比特。
在提供阶段2信号之后，时序控制器TCON在步骤S10以点对点的方式将阶段3信号提供给源驱动IC SDIC#1至SDIC#8。阶段3信号包括多个RGB数据包，根据该RGB数据包将在1个水平周期内充电在液晶显示面板10的1条线上的液晶单元。
每个源驱动IC SDIC#1至SDIC#8的时钟分离和数据采样单元21的PLL输出在阶段2信号或阶段3信号的输出传输过程中可能未被锁定。即可能未锁定从时钟分离和数据采样单元21的PLL输出的内部时钟脉冲的相位和频率。更具体地，当时序控制器TCON接收到在低逻辑电平反相的锁定信号的反馈信号时，在步骤S9至S11，时序控制器TCON断定未锁定从时钟分离和数据采样单元21的PLL输出的内部时钟脉冲。因此，时序控制器TCON将阶段1信号传输给源驱动IC SDIC#1至SDIC#8。随后，在锁定了从每个源驱动IC SDIC#1至SDIC#8的PLL输出的内部时钟脉冲的相位和频率之后，时序控制器TCON再次开始执行阶段2信号和阶段3信号的输出传输过程。
图7是表示每个源驱动IC SDIC#1至SDIC#8的时钟分离和数据采样单元21的结构图。
如图7所示，时钟分离和数据采样单元21包括片上终端(ODT)61、模拟延迟复制器(ADR)62、时钟分离器63、PLL 64、PLL锁定检测器65、可调模拟延迟器66、串并转换器67、数字滤波器68、相位检测器69、锁定检测器70、I2C控制器71、通电复位器(POR)72、与门73和SOE&POL恢复单元74。
ODT 61包括嵌在ODT 61内的终端电阻通过消除在通过数据总线对DATA&CLK接收的前导信号、源控制包和RGB数据包中混杂的噪声来提高信号完整性。此外，ODT 61包括嵌在ODT 61内的接收缓冲器和均衡器以放大输入差分信号和将放大后的差分信号转换成数字数据。ADR 62延迟从ODT 61接收的RGB数据和时钟可调模拟延迟器66的延迟值以使时钟路径的延迟值等于数据路径的延迟值。
时钟分离器63分离来自源控制包和由ODT 61恢复的RGB数据包的时钟比特以将时钟比特恢复成PLL 64的基准时钟。时钟比特包括时钟比特、虚拟时钟比特、内部数据使能时钟比特等。PLL 64产生用于采样源控制包比特和RGB数据包比特的时钟。如果RGB数据包包括10比特RGB数据且4比特时钟被分配在10比特RGB数据之间，则PLL 64每1个RGB数据包产生34个内部时钟脉冲。PLL锁定检测器65检查从PLL 64输出的每个内部时钟脉冲的相位和频率与预定的数据速率的一致性以检测是否锁定了内部时钟脉冲。
可调模拟延迟器66补偿从ODT 61接收的RGB数字数据和通过相位检测器69和数字滤波器68反馈输入的恢复时钟之间的微小相位差，以便能够在时钟中央采样数据。串并转换器67包括嵌在串并转换器67内的多个触发器以根据从PLL 64串行输出的内部串行时钟脉冲采样和锁存串行输入的RGB数字视频数据比特。随后，串并转换器67同时输出锁存的RGB数字视频数据，从而输出RGB并行数据。
数字滤波器68和相位检测器69接收所采样的RGB数字视频数据，并确定可调模拟延迟器66的延迟值。锁定检测器70比较由串并转换器67恢复的RGB并行数据与PLL锁定检测器65的输出PLL_LOCK以检查RGB并行数据的数据使能时钟的错误量。如果错误量等于或大于预定值，则物理接口(PHY)电路通过解锁从PLL 64输出的内部时钟脉冲再一次整体操作。当未锁定从PLL 64输出的内部时钟脉冲时，锁定检测器70产生低逻辑电平的输出。反之，当锁定从PLL 64输出的内部时钟脉冲时，锁定检测器70产生高逻辑电平的输出。与门73对从时序控制器TCON接收的锁定信号“LockIn”或由前一级的源驱动IC SDIC#1至SDIC#7传输的锁定信号“Lock In”和锁定检测器70的输出执行与操作。随后，当锁定信号“Lock In”和锁定检测器70的输出处于高逻辑电平状态时，与门73输出高逻辑电平的锁定信号“Lock Out”。将高逻辑电平的锁定信号“Lock Out”传输给下一级的源驱动IC SDIC#2至SDIC#8，最末源驱动IC SDIC#8将锁定信号“Lock Out”输入给时序控制器TCON。
POR 72根据先前设置的供电顺序产生用于初始化时钟分离和数据采样单元21的复位信号RESETB，并产生大约50MHz的时钟以将该时钟提供给包括上述电路的数字电路。
I2C控制器71使用通过控制线对SCL/SDA作为串行数据输入的芯片标识码CID和芯片单独控制数据控制每个上述电路的操作。如图8所示，将具有不同逻辑电平的芯片标识码CID分别提供给源驱动IC SDIC#1至SDIC#8，以便能够分别地控制源驱动IC SDIC#1至SDIC#8。根据通过控制线对SCL/SDA的串行数据总线SDA从时序控制器TCON输入的芯片单独控制数据，I2C控制器71可以执行PLL断电、ODT 61的缓冲器断电、ODT 61的EQ开/关操作、PLL 64的充电泵电流控制、PLL 64的VCO范围手动选择控制、通过I2C通信的PLL锁定信号推送、模拟延迟控制值调整、锁定检测器70停用、数字滤波器68系数改变、数字滤波器68系数改变功能、通过I2C的物理接口(PHY)_RESETB信号推送、用当前源驱动IC SDIC#1至SDIC#8的复位信号替换先前源驱动IC SDIC#1至SDIC#7的锁定信号的操作、输入图像垂直分辨率设置、用于分析物理接口(PHY)_RESETB信号的产成原因的数据使能时钟转变的相关历史的存储等。
SOE&POL恢复单元74根据从PLL 64输出的内部时钟脉冲采样来自ODT 61的源控制包的极性相关控制数据，从而产生高逻辑电平(或低逻辑电平)的极性控制信号POL。随后，SOE&POL恢复单元74每i个水平周期(其中“i”是自然数)反相极性控制信号POL的逻辑电平。SOE&POL恢复单元74根据从PLL 64输出的内部时钟脉冲采样来自ODT 61的源控制包的源输出相关控制数据。随后，SOE&POL恢复单元74使用图16至18C图示的方法根据源输出相关控制数据产生源输出使能信号SOE，并调整该源输出使能信号SOE的脉冲宽度。
图9是表示PLL 64的结构图。
如图9所示，PLL 64包括相位比较器92、充电泵93、环路滤波器94、脉冲电压转换器95、电压受控振荡器(VCO)96和数字控制器97。
相位比较器92比较从时钟分离器63接收的基准时钟REF_clk的相位与从时钟分离器复制电路(CSR)91接收的反馈边沿时钟FB_clk的相位。相位比较器92将与基准时钟REF_clk和反馈边沿时钟FB_clk之间相位差对应的脉冲宽度作为比较结果。当基准时钟REF_clk的相位早于反馈边沿时钟FB_clk的相位时，相位比较器92输出正脉冲。反之，当基准时钟REF_clk的相位迟于反馈边沿时钟FB_clk的相位时，相位比较器92输出负脉冲。
充电泵93根据相位比较器92的输出脉冲的宽度和极性控制提供给环路滤波器94的充电量。环路滤波器94根据由充电泵93控制的充电量累积或释放电荷，并消除输入给脉冲电压转换器95的时钟内的包括谐波成分的高频噪声。
脉冲电压转换器95将从环路滤波器94接收的脉冲转换成VCO 96的控制电压，并根据从环路滤波器94接收的脉冲的宽度和极性控制VCO 96的控制电压的电平。当1个RGB数据包的比特流包括10比特RGB数据和4个时钟比特时，VCO 96每1个RGB数据包产生34个边沿时钟和34个中央时钟。此外，VCO 96根据来自脉冲电压转换器95的控制电压和根据来自数字控制器97的控制数据控制时钟的相位延迟量。
VCO 96输出的第一边沿时钟EG[0]是反馈边沿时钟，并输入给时钟分离器复制电路91。反馈边沿时钟EG[0]具有与VCO 96输出频率的1/34对应的频率。数字控制器97接收来自时钟分离器63的基准时钟REF_clk和来自时钟分离器复制电路91的反馈边沿时钟FB_clk，并比较基准时钟REF_clk的相位和反馈边沿时钟FB_clk的相位。此外，数字控制器97比较作为比较结果获得的相位差与来自POR 72的50MHz时钟信号clk_osc的相位。数字控制器97根据相位差比较结果控制VCO 96的输出延迟量以选择VCO 96的振荡区域。
图10是由时序控制器TCON在阶段1产生的信号的波形图。
如图10所示，在阶段1，时序控制器TCON产生锁定信号和低频的前导信号。在低频的前导信号中，连续排列多个高逻辑电平的比特，随后连续排列多个低逻辑电平的比特。当1个RGB数据包的比特流包括10比特RGB数据和4个时钟比特时，前导信号的频率对应于从时钟分离和数据采样单元21的PLL 64输出的内部时钟脉冲频率的1/34。时钟分离和数据采样单元21的时钟分离器63同步于高逻辑电平的前导信号比特将基准时钟REF_clk转变成高逻辑电平，同步于低逻辑电平的前导信号比特将基准时钟REF_clk转变成低逻辑电平。
每个源驱动IC SDIC#1至SDIC#8的时钟分离和数据采样单元21重复地执行比较根据前导信号产生的基准时钟REF_clk的相位和反馈边沿时钟FB_clk的相位并锁定内部时钟脉冲的操作。如果稳定地锁定了内部时钟脉冲，则将锁定信号传输给下一级的源驱动IC SDIC#1至SDIC#8。
在液晶显示器的初始启动阶段，时序控制器TCON接收来自最末源驱动IC SDIS#8的锁定信号以确认锁定了从时钟分离和数据采样单元21串行输出的内部时钟脉冲的相位和频率。随后，在垂直同步信号Vsync的消隐周期内，时序控制器TCON输出阶段2信号。
图11是表示由时序控制器TCON在阶段2产生的信号的波形图。
如图11所示，在阶段2，在水平同步信号Hsync的1个周期(即1个水平周期)中不存在数据的消隐周期内，时序控制器TCON通过数据总线对DATA&CLK向每个源驱动IC SDIC#1至SDIC#8依以下所列顺序连续地发送多个前虚拟源控制包Cf、至少一个实际源控制包Cr、多个黑虚拟源控制包Cb和Cl。
在实际源控制包Cr之前，将多个前虚拟源控制包Cf连续地传送给源驱动IC SDIC#1至SDIC#8，以便时钟分离和数据采样单元21稳定地接收实际源控制包Cr。实际源控制包Cr包括极性相关控制数据比特和源输出相关控制数据比特，用于控制源驱动IC SDIC#1至SDIC#8的极性反转操作和数据输出。在实际源控制包Cr之后，将多个黑虚拟源控制包Cb和Cl连续地传送给源驱动IC SDIC#1至SDIC#8，以便时钟分离和数据采样单元21执行实际源控制包Cr的接收确认操作并稳定地接收阶段3信号。将表示在黑虚拟源控制包Cb和Cl的最末虚拟源控制包Cl之后传送阶段3信号的比特值分配给最末虚拟源控制包Cl。因为源驱动IC SDIC#1至SDIC#8读取最末虚拟源控制包Cl的比特值从而能够预先获知在最末虚拟源控制包Cl之后的RGB数据包的输入，所以源驱动IC SDIC#1至SDIC#8能够稳定地执行RGB数据采样操作。
通过在图15中的数据对应关系表中图示的预定比特值，可以彼此区分前虚拟源控制包Cf、实际源控制包Cr和黑虚拟源控制包Cb和Cl。因此，时钟分离和数据采样单元21的SOE&POL恢复单元74通过预定比特值区分源控制包Cf、Cr、Cb和Cl。因而，SOE&POL恢复单元74可以鉴别极性相关控制数据和实际源控制包Cr的源输出相关控制数据。
每个源驱动IC SDIC#1至SDIC#8的时钟分离和数据采样单元21分离来自源控制包Cf、Cr、Cb和C1的时钟以恢复基准时钟，并比较基准时钟的相位与高频的内部时钟脉冲的相位，以串行输出用于采样极性相关控制数据比特和源输出相关控制数据比特的内部时钟脉冲。此外，时钟分离和数据采样单元21根据所采样的极性相关控制数据产生极性控制信号POL，并根据所采样的源输出相关控制数据产生源输出使能信号SOE。
如图11所示，在1个水平周期内在多个源控制包Cf、Cr、Cb和C1之后传输RGB数据包，随后可以在RGB数据包之后附加地传输多个源控制包。在RGB数据包之后附加传输的源控制包可以包括至少一个实际源控制包和多个虚拟源控制包，实际源控制包可以影响下一个水平周期的RGB数据包。
图12和图13是表示在阶段3中由时序控制器TCON产生的信号的波形图。
如图12和13所示，在阶段2信号之后，时序控制器TCON在1个水平周期内通过数据总线对DATA&CLK将阶段3信号(即将在液晶显示器1条线上显示的多个RGB数据包)传送给每个源驱动IC SDIC#1至SDIC#8。
更具体地，时钟分离和数据采样单元21从RGB数据包中分离时钟CLK和内部数据使能时钟DE以恢复基准时钟。随后，时钟分离和数据采样单元21比较基准时钟的相位与高频的内部时钟脉冲的相位，从而串行地输出用于采样每个RGB数字视频数据比特的内部时钟脉冲。如果1个RGB数据包的比特流包括10比特RGB数据和4个时钟比特，则将低逻辑电平的虚拟时钟DUM的比特、高逻辑电平的时钟CLK的比特、比特R1至R10、比特G1至G5、低逻辑电平的虚拟数据使能时钟DE DUM的比特、高逻辑电平的内部数据使能时钟DE的比特、比特G6至G10和比特B1至B10以所列顺序连续地分配给1个RGB数据包。时钟分离和数据采样单元21检测时钟CLK和内部数据使能时钟DE，从而可以将在时钟CLK和内部数据使能时钟DE之后串行输入的数据确定为RGB数字视频数据。此外，时钟分离和数据采样单元21根据采样时钟采样RGB数字视频数据。
时钟分离和数据采样单元21将在每个阶段1信号和阶段2信号内的虚拟数据使能时钟DE DUM和数据使能时钟DE的比特值设置为与在阶段3信号内的虚拟数据使能时钟DE DUM和数据使能时钟DE的比特值不同的比特值。因而，时钟分离和数据采样单元21读取在阶段3中的虚拟数据使能时钟DE DUM和数据使能时钟DE的比特值以采样不是在阶段1或阶段2而是在阶段3中的RGB数据。
时钟分离和数据采样单元21的时钟分离器63产生基准时钟REF_clk，其上升沿与时钟CLK和内部数据使能时钟DE同步。因为基准时钟REF_clk响应于内部数据使能时钟DE再次转变，在阶段3中的基准时钟REF_clk的频率可以是在阶段1和阶段2中恢复的基准时钟REF的频率的两倍。如上所述，如果时钟分离和数据采样单元21的基准时钟REF_clk的频率增加，则由于在PLL 64的VCO内部的级数能够减少，PLL 64的输出可以进一步地被稳定。更具体地，如果PLL 64的基准时钟REF_clk响应于内部数据使能时钟DE在RGB数据包的中部转变以将PLL 64的基准时钟REF_clk的频率提高为两倍，则PLL 64的VCO内部的级数可以减少至1/2。如果内部数据使能时钟DE并不使用基准时钟REF_clk作为转变时钟，则必需34个VCO级。反之，如果内部数据使能时钟DE使用基准时钟REF_clk作为转变时钟，则必需17个VCO级。如果在PLL 64中的VCO级数增加，则程序、电压和温度PVT改变引起的影响用VCO级数中的增加宽度的乘积表示。因此，由于这些外部改变，可以释放PLL 64的锁定。因此，本发明实施例使用除了时钟CLK之外的内部数据使能时钟DE作为转变时钟，因而能够提高PLL的基准时钟REF_clk的频率。因此，能够改善PLL 64的锁定可靠性。
通过设置彼此不同的预定比特值，可以彼此区分RGB数据包和源控制包Cf、Cr、Cb和Cl。图14是表示在阶段2中产生的源控制包Cf、Cr、Cb和Cl与在阶段3中产生的RGB数据包的数据对应关系表。然而，根据本发明实施例的数据对应关系表并不限制于图14所示的数据对应关系表，而可以根据图14所示的数据对应关系表进行各种修改。
如图14所示，如果每个R数据、G数据和B数据都是10比特数据，则RGB数据包包括总共34个比特。更具体地，RGB数据包包括1比特时钟、10比特R数据[0:9]、5比特G数据[0:4]、1比特虚拟数据使能时钟DEDUM、1比特数据使能时钟DE、5比特G数据[5:9]和10比特B数据[0:9]。源控制包Cf、Cr和Cb具有等于RGB数据包数据长度的数据长度(即34比特)。更具体地，每个源控制包Cf、Cr和Cb包括1比特时钟、替换R数据[0:9]和G数据[0:4]的15比特第一控制数据、1比特虚拟数据使能时钟DEDUM、1比特数据使能时钟DE和替换G数据[5:9]与B数据[0:9]的15比特第二控制数据。通过将虚拟数据使能时钟DE DUM的比特值和数据使能时钟DE的比特值设置为彼此不同，可以彼此区分RGB数据包和源控制包Cf、Cr和Cb。
通过由图14中的第一控制数据和第二控制数据确定的预定比特，可以彼此区分虚拟源控制包Cf、Cb和Cl以及实际源控制包Cr。图15是表示源控制包的数据对应关系表的例子。然而，根据本发明实施例的数据对应关系表并不限制于图15所示的数据对应关系表，并可以根据图15所示的数据对应关系表进行各种修改。
图15是表示源控制包Cf、Cr、Cb和Cl的数据对应关系表。
如图15所示，在虚拟源控制包Cf、Cb和Cl中，将高逻辑电平H、低逻辑电平L、低逻辑电平L和低逻辑电平L分别分配给4比特C0至C3。另一方面，在实际源控制包Cr中，将高逻辑电平H、高逻辑电平H、高逻辑电平H和低逻辑电平L分别分配给4比特C0至C3。因此，通过C1和C2的比特值可以区分虚拟源控制包Cf、Cb和Cl与实际源控制包Cr。
通过2个比特C16和C17，表示RGB数据包传输的最末虚拟源控制包Cl可以与虚拟源控制包Cf和Cb区分开。每个源驱动IC SDIC#1至SDIC#8的时钟分离和数据采样单元21读取最末虚拟源控制包Cl的2个比特C16和C17，从而可以预测在最末虚拟源控制包Cl之后将要输入RGB数据包。更具体地，将第一标识信息C1和C2与第二标识信息C16和C17编码给每个虚拟源控制包Cf、Cb和Cl与实际源控制包Cr。将编码给实际源控制包Cr的第一标识信息C1和C2的逻辑电平设置得与编码给每个虚拟源控制包Cf、Cb和Cl的第一标识信息C1和C2的逻辑电平不同。此外，将编码给最末虚拟源控制包Cl的第二标识信息C16和C17的逻辑电平设置得与编码给每个源控制包Cf、Cb和Cr的第二标识信息C16和C17的逻辑电平不同。每个源驱动IC SDIC#1至SDIC#8可以根据第一标识信息C1和C2的逻辑电平确认是否输入了实际源控制包Cr，并可以根据第二标识信息C16和C17的逻辑电平预测RGB数据包的输入。
图16是表示实际源控制包Cr的数据对应关系表。图17是表示根据比特C1和C2控制的源输出使能信号SOE和根据图16中所示的实际源控制包Cr中的比特C13和C14控制的极性控制信号POL的波形图。
如图16和17所示，实际源控制包Cr包括比特C1和C2的“SOE”与C13和C14的“POL”。
当SOE&POL恢复单元74检测出实际源控制包Cr的比特C1和C2具有第一逻辑值(H/H)时，SOE&POL恢复单元74产生高逻辑电平的源输出使能信号SOE，并在预定的时间周期内将该源输出使能信号SOE保持在高逻辑电平。随后，SOE&POL恢复单元74读取另一实际源控制包Cr的比特C1和C2。当另一实际源控制包Cr的比特C1和C2检测为第二逻辑值(H/L)时，SOE/POL恢复单元74将该源输出使能信号SOE的逻辑电平反相为低逻辑电平。因此，根据实际源控制包Cr的比特C1和C2，可以自动地调整源输出使能信号SOE的脉冲宽度。根据图18A至18C所示的源控制包的长度，可以调整源输出使能信号SOE的脉冲宽度。
在图18A所示的例子中，第一实际源控制包Cr的比特C1和C2可以包括源输出使能信号SOE的上升时间信息HH，第四实际源控制包Cr的比特C1和C2可以包括源输出使能信号SOE的下降时间信息HL。SOE&POL恢复单元74响应于第一恢复时钟SCLK#1产生高逻辑电平的源输出使能信号SOE，并在从第一恢复时钟SCLK#1的产生时间点到恰好在第四恢复时钟SCLK#4产生之前的预定时间阶段内，将该源输出使能信号SOE保持为高逻辑电平。随后，当SOE&POL恢复单元74响应于第四恢复时钟SCLK#4检测到下降时间信息HL时，SOE&POL恢复单元74将源输出使能信号SOE的逻辑电平反相为低逻辑电平。因此，SOE&POL恢复单元74可以恢复具有与(4×源控制包长度或RGB数据包长度)对应的脉冲宽度的源输出使能信号SOE。
在图18B所示的例子中，第一实际源控制包Cr的比特C1和C2可以包括源输出使能信号SOE的上升时间信息HH，第八实际源控制包Cr的比特C1和C2可以包括源输出使能信号SOE的下降时间信息HL。SOE&POL恢复单元74响应于第一恢复时钟SCLK#1产生高逻辑电平的源输出使能信号SOE，并在从第一恢复时钟SCLK#1的产生时间点到恰好在第八恢复时钟SCLK#8产生之前的预定时间阶段内，将该源输出使能信号SOE保持为高逻辑电平。随后，当SOE&POL恢复单元74响应于第八恢复时钟SCLK#8检测到下降时间信息HL时，SOE&POL恢复单元74将源输出使能信号SOE的逻辑电平反相为低逻辑电平。因此，SOE&POL恢复单元74可以恢复具有与(8×源控制包长度或RGB数据包长度)对应的脉冲宽度的源输出使能信号SOE。
在图18C所示的例子中，第一实际源控制包Cr的比特C1和C2可以包括源输出使能信号SOE的上升时间信息HH，第十二实际源控制包Cr的比特C1和C2可以包括源输出使能信号SOE的下降时间信息HL。SOE&POL恢复单元74响应于第一恢复时钟SCLK#1产生高逻辑电平的源输出使能信号SOE，并在从第一恢复时钟SCLK#1的产生时间点到恰好在第十二恢复时钟SCLK#12产生之前的预定时间阶段内，将该源输出使能信号SOE保持为高逻辑电平。随后，当SOE&POL恢复单元74响应于第十二恢复时钟SCLK#12检测到下降时间信息HL时，SOE&POL恢复单元74将源输出使能信号SOE的逻辑电平反相为低逻辑电平。因此，SOE&POL恢复单元74可以恢复具有与(12×源控制包长度或RGB数据包长度)对应的脉冲宽度的源输出使能信号SOE。
如图16所示，SOE&POL恢复单元74检测实际源控制包Cr的比特C13和C14以产生极性控制信号POL。随后，在SOE&POL恢复单元74在“i”个水平周期内将极性控制信号POL保持在相同逻辑电平上之后，SOE&POL恢复单元74反相极性控制信号POL。例如，SOE&POL恢复单元74检测实际源控制包Cr的比特C13和C14以产生极性控制信号POL，并在1个或2个水平周期内将极性控制信号POL保持为高逻辑电平。随后，SOE&POL恢复单元74反相极性控制信号POL并在1个或2个水平周期内将该极性控制信号POL保持为低逻辑电平。换句话说，SOE&POL恢复单元74可以每1个或2个水平周期反相极性控制信号POL的逻辑电平。
图19是当每个R数据、G数据和B数据都是10比特数据时时钟分离和数据采样单元21的输出的波形图。
在根据本发明实施例的液晶显示器及其驱动方法中，RGB数据包和控制数据包并不限制于图10至16中图示的数据长度，数据长度可以根据如图20A至20D所示的输入图像的比特率改变。
当每个R数据、G数据和B数据都是10比特数据时，如图20A所示，时序控制器TCON产生时间为T小时的1个源控制包或1个RGB数据包作为比特流，该比特流包括DUM、CLK、R1至R10、G1至G5、DE DUM、DE、G6至G10和B1至B10。每个源驱动IC SDIC#1至SDIC#8的时钟分离和数据采样单元21从接收自时序控制器TCON的1个源控制/RGB数据包产生34个边沿时钟和34个中央时钟，并依照中央时钟采样源控制比特或RGB数据比特。
当每个R数据、G数据和B数据都是8比特数据时，如图20B所示，时序控制器TCON产生时间为T×(28/34)小时的1个源控制/RGB数据包作为比特流，该比特流包括DUM、CLK、R1至R8、G1至G4、DE DUM、DE、G5至G8和B1至B8。每个源驱动IC SDIC#1至SDIC#8的时钟分离和数据采样单元21从接收自时序控制器TCON的1个源控制/RGB数据包产生28个边沿时钟和28个中央时钟，并依照中央时钟采样源控制比特或RGB数据比特。
当每个R数据、G数据和B数据都是6比特数据时，如图20C所示，时序控制器TCON产生时间为T×(22/34)小时的1个源控制/RGB数据包作为比特流，该比特流包括DUM、CLK、R1至R6、G1至G3、DE DUM、DE、G4至G6和B1至B6。每个源驱动IC SDIC#1至SDIC#8的时钟分离和数据采样单元21从接收自时序控制器TCON的1个源控制/RGB数据包产生22个边沿时钟和22个中央时钟，并依照中央时钟采样源控制比特或RGB数据比特。
当每个R数据、G数据和B数据都是12比特数据时，如图20D所示，时序控制器TCON产生时间为T×(40/34)小时的1个源控制/RGB数据包作为比特流，该比特流包括DUM、CLK、R1至R12、G1至G6、DE DUM、DE、G7至G12和B1至B12。每个源驱动IC SDIC#1至SDIC#8的时钟分离和数据采样单元21从接收自时序控制器TCON的1个源控制/RGB数据包产生40个边沿时钟和40个中央时钟，并依照中央时钟采样源控制比特或RGB数据比特。
如图20A至20D所示，时序控制器TCON决定输入数据的比特率，并可以自动地转换源控制/RGB数据包的长度。
根据本发明另一实施例的液晶显示器产生包括分别具有不同脉冲宽度和不同周期的多个脉冲组的前导信号作为阶段1信号，从而可以更安全地锁定从时钟分离和数据采样单元21的PLL输出的内部时钟脉冲的相位和频率。
图21和22是表示根据本发明另一实施例的阶段1信号的波形图。
如图21和22所示，阶段1信号包括阶段1-1信号和阶段1-2信号。阶段1-1信号是与上述前导信号方式相同的信号，其1个周期设置为与1个源控制/RGB数据包相同的时间。阶段1-2信号的频率高于阶段1-1信号的频率，而阶段1-2信号的周期等于或小于阶段1-1信号周期的1/2。阶段1-2信号可以具有其中交替产生分别具有不同相位和不同频率的两个脉冲组P1和P2的波形。第一脉冲组P1的频率等于或大于以阶段1-1信号的形式产生的脉冲行的频率的两倍，第二脉冲组P2的频率等于或大于第一脉冲组P1频率的两倍。如图21和22所示，当时钟分离和数据采样单元21的PLL 64跟踪其频率高于阶段1-1信号频率且相位规律地变化的脉冲时，时钟分离和数据采样单元21能够与图10所示的低频前导信号相比更稳定和更快速地锁定内部时钟脉冲的相位和频率。
当消费者要求LCD模块的操作改善时，LCD模块制造商可以提供具有各种选项的源驱动IC SDIC#1至SDIC#8，以便消费者可以直接控制LCD模块的具体操作。为此，在现有技术中，制造商提供具有多个选项引脚的源驱动IC SDIC#1至SDIC#8，并在需要时将上拉电阻或下拉电阻连接至源驱动IC SDIC#1至SDIC#8的选项引脚。此外，在现有技术中，通过将电源电压Vcc或者地面电平电压GND施加给LCD模块来控制源驱动IC SDIC#1至SDIC#8的选项操作。然而，在现有技术中，源驱动IC SDIC#1至SDIC#8的芯片尺寸由于多个选项引脚而增大，而且PCB尺寸由于连接到选项引脚和线的上拉/下拉电阻而增大。
根据本发明另一实施例的液晶显示器可以通过加入用于在阶段2的预定周期内控制源驱动IC SDIC#1至SDIC#8的各种操作的信号来进一步减小源驱动IC SDIC#1至SDIC#8的芯片尺寸和PCB尺寸。为此，根据本发明实施例的液晶显示器产生用于控制源驱动IC SDIC#1至SDIC#8的各种操作的作为单独的源控制包的控制选项信息，例如PWRC1/2、MODE、SOE_EN、PACK_EN、CHMODE、CID1/2、H_2DOT。可以将包括控制选项信息的源控制包插入到阶段2的预定周期内，并可以通过数据总线对将其传送给源驱动IC SDIC#1至SDIC#8。
如下表1所示，PWRC1/2是确定源驱动IC SDIC#1至SDIC#8的输出缓冲器的放大比例以选择源驱动IC SDIC#1至SDIC#8的电源容量的选项信息。
【表1】
  PWRC1/2＝11(HH)   高功率模式
  PWRC1/2＝10(HL)   普通功率模式
  PWRC1/2＝01(LH)   低功率模式
  PWRC 1/2＝00(LL)   超低功率模式
如下表2所示，MODE是确定在源输出使能信号SOE的高逻辑电平周期内是启用还是禁用充电共享电压的输出的选项信息。
【表2】
  MODE＝1(H)   Hi_Z模式操作(充电共享输出禁用)
  MODE＝0(L)   充电共享模式操作(充电共享输出启用)
如下表3所示，SOE_EN是确定是以在RGB数字视频数据内嵌入的形式还是通过单独的线从源驱动IC SDIC#1至SDIC#8接收源输出使能信号SOE的选项信息。
【表3】
Figure G2009101757681D00251
如下表4所示，PACK_EN是确定是否以在RGB数字视频数据内嵌入的形式或通过单独的线从源驱动IC SDIC#1至SDIC#8接收将要传输给栅驱动IC GDIC#1至GDIC#4的极性控制信号POL和栅起始脉冲GSP的选项信息。
【表4】
  PACK_EN＝1(H)   启用控制包
  PACK_EN＝0(L)   禁用控制包(忽略SOE_En的值)
如下表5所示，CHMODE是确定符合液晶显示器解析度的源驱动ICSDIC#1至SDIC#8的输出通道数量的选项信息。
【表5】
  CHMODE＝1(H)   690通道输出(691～720通道禁用)
  CHMODE＝0(L)   720通道输出
如下表6所示，CID1/2是将芯片标识码CID提供给每个源驱动ICSDIC#1至SDIC#8以独立地控制源驱动IC SDIC#1至SDIC#8的选项信息。可以根据源驱动IC的数量调整CID1/2的比特率。此外，如上所述，可以使用时序控制器TCON和控制线对SCL/SDA通过I2C通信独立控制源驱动ICSDIC#1至SDIC#8。LCD模块制造商可以在使用选项信息CID1/2的控制方法和使用通过I2C通信的控制方法中进行选择。
【表6】
  CID1/2＝00(LL)   分配给SDIC#1
  CID1/2＝01(LH)   分配给SDIC#2
  CID1/2＝10(HL)   分配给SDIC#3
  CID1/2＝11(HH)   分配给SDIC#4
如下表7所示，H_2DOT是控制从源驱动IC SDIC#1至SDIC#8输出的正/负模拟视频数据电压的水平极性周期的选项信息。例如，如果H_2DOT的比特值是“1(H)”，则源驱动IC SDIC#1至SDIC#8以水平2点反转方式控制数据电压的极性。在水平2点反转方式中，源驱动IC SDIC#1至SDIC#8将相同极性的数据电压输出给两条相邻的数据线。即，在水平2点反转方式中每两条相邻数据线反转数据电压的极性。因此，将充电水平相邻液晶单元的数据电压的极性控制如下：“-++-，……，+--+(或+--+，……，-++-)”。此外，如果H_2DOT的比特值是“0(L)”，则源驱动IC SDIC#1至SDIC#8以水平1点反转方式控制数据电压的极性。在水平1点反转方式中，源驱动IC SDIC#1至SDIC#8每1条数据线反转提供给相邻数据线的数据电压极性。因此，将充电水平相邻液晶单元的数据电压极性控制如下：“-+-+，……，+-+-(或+-+-，……，-+-+)”。
【表7】
  H_2DOT＝1(H)   水平2点反转启用
  H_2DOT＝0(L)   水平2点反转禁用
在本发明的实施例中，时序控制器TCON必须从最末源驱动IC SDIC#8接收高逻辑电平的反馈锁定信号，以便时序控制器TCON进入阶段2。更具体地，如果未完成所有源驱动IC SDIC#1至SDIC#8的PLL锁定操作，则时序控制器TCON仅重复地产生阶段1的前导信号，而源驱动IC SDIC#1至SDIC#8并不输出数据电压。因此，如果时序控制器TCON并未接收反馈锁定信号，则不能确认源驱动IC SDIC#1至SDIC#8的各自驱动状态。然而，需要确认源驱动IC SDIC#1至SDIC#8中有问题的源驱动IC，还需要确认每个源驱动IC SDIC#1至SDIC#8的驱动状态。
在本发明的实施例中，锁定检查处理包括响应于由时序控制器TCON产生的阶段1信号，顺序地对源驱动IC SDIC#1至SDIC#8执行PLL锁定检查处理，从而将高逻辑电平的锁定信号反馈输入给时序控制器TCON。相反地，使用如图23和24所示的比较器231和241，可以进一步减少在源驱动ICSDIC#1至SDIC#8的PLL锁定检查处理中需要的时间，并且使用比较器231和241还可以更可靠地确认源驱动IC SDIC#1至SDIC#8的锁定和未锁定。
图23和图24表示根据本发明另一实施例在液晶显示器中使用比较器231和241的源驱动IC的PLL锁定检查的例子。
如图23所示，响应于通过第一锁定信号输入端输入的3.3V的电源电压Vcc(或者高逻辑电平的电源电压Vcc)，安装在第一PCB PCB1上的包括源驱动IC SDIC#1至SDIC#4的第一源驱动IC组输出第一反馈锁定信号。响应于通过第二锁定信号输入端输入的电源电压Vcc，安装在第二PCB PCB2上的包括源驱动IC SDIC#5至SDIC#8的第二源驱动IC组输出第二反馈锁定信号。比较器231比较第一反馈锁定信号和第二反馈锁定信号，并将比较结果提供给时序控制器TCON。
将电源电压Vcc提供给每个源驱动IC SDIC#1至SDIC#8的锁定信号输入端。比较器231的输入端连接至第四和第五源驱动IC SDIC#4和SDIC#5的锁定检查输出端，比较器231的输出端连接至时序控制器TCON的锁定检查反馈输入端。在将电源施加给液晶显示器之后，将电源电压Vcc作为直流电源连续地提供给数字电路，例如时序控制器TCON、源驱动IC SDIC#1至SDIC#8和栅驱动IC GDIC#1至GDIC#4。因此，时序控制器TCON可以仅通过比较器231的输出确认所有源驱动IC SDIC#1至SDIC#8的锁定或未锁定操作。
在第一源驱动IC SDIC#1锁定从第一源驱动IC SDIC#1的PLL输出的内部时钟脉冲的频率和相位之后，第一源驱动IC SDIC#1将锁定信号传输给第二源驱动IC SDIC#2。同时，在第八源驱动IC SDIC#8锁定从第八源驱动IC SDIC#8的PLL输出的内部时钟脉冲的频率和相位之后，第八源驱动ICSDIC#8将锁定信号传输给第七源驱动IC SDIC#7。在第二源驱动IC SDIC#2锁定从第二源驱动IC SDIC#2的PLL输出的内部时钟脉冲的频率和相位之后，第二源驱动IC SDIC#2将锁定信号传输给第三源驱动IC SDIC#3。在第三源驱动IC SDIC#3锁定从第三源驱动IC SDIC#3的PLL输出的内部时钟脉冲的频率和相位之后，第三源驱动IC SDIC#3将锁定信号传输给第四源驱动IC SDIC#4。在第七源驱动IC SDIC#7锁定从第七源驱动IC SDIC#7的PLL输出的内部时钟脉冲的频率和相位之后，第七源驱动IC SDIC#7将锁定信号传输给第六源驱动IC SDIC#6。在第六源驱动IC SDIC#6锁定从第六源驱动IC SDIC#6的PLL输出的内部时钟脉冲的频率和相位之后，第六源驱动ICSDIC#6将锁定信号传输给第五源驱动IC SDIC#5。
比较器231比较传输给第四和第五源驱动IC SDIC#4和SDIC#5的第一和第二锁定信号，并当第一和第二锁定信号的反馈信号是高逻辑电平时将高逻辑电平的输出信号提供给时序控制器TCON。可以将比较器231实施为与门。当时序控制器TCON从比较器231接收到高逻辑电平的锁定信号时，时序控制器TCON开始传输阶段2和3信号。
如图24所示，响应于通过锁定检查线LCS3和第一锁定信号输入端输入的锁定信号Lock In，安装在第一PCB PCB1上的包括源驱动IC SDIC#1至SDIC#4的第一源驱动IC组输出第一反馈锁定信号。响应于通过锁定检查线LCS3和第二锁定信号输入端输入的锁定信号Lock In，安装在第二PCBPCB2上的包括源驱动IC SDIC#5至SDIC#8的第二源驱动IC组输出第二反馈锁定信号。比较器241比较第一反馈锁定信号和第二反馈锁定信号，并将比较结果提供给时序控制器TCON。
在阶段1，时序控制器TCON将锁定信号Lock In同时传输给第一和第八源驱动IC SDIC#1和SDIC#8的锁定信号输入端。比较器241的输入端连接至第四和第五源驱动IC SDIC#4和SDIC#5的锁定检查输出端，比较器241的输出端连接至时序控制器TCON的锁定检查反馈输入端。
在第一源驱动IC SDIC#1锁定从第一源驱动IC SDIC#1的PLL输出的内部时钟脉冲的频率和相位之后，第一源驱动IC SDIC#1将锁定信号传输给第二源驱动IC SDIC#2。同时，在第八源驱动IC SDIC#8锁定从第八源驱动IC SDIC#8的PLL输出的内部时钟脉冲的频率和相位之后，第八源驱动ICSDIC#8将锁定信号传输给第七源驱动IC SDIC#7。在第二源驱动IC SDIC#2锁定从第二源驱动IC SDIC#2的PLL输出的内部时钟脉冲的频率和相位之后，第二源驱动IC SDIC#2将锁定信号传输给第三源驱动IC SDIC#3。在第三源驱动IC SDIC#3锁定从第三源驱动IC SDIC#3的PLL输出的内部时钟脉冲的频率和相位之后，第三源驱动IC SDIC#3将锁定信号传输给第四源驱动IC SDIC#4。在第七源驱动IC SDIC#7锁定从第七源驱动IC SDIC#7的PLL输出的内部时钟脉冲的频率和相位之后，第七源驱动IC SDIC#7将锁定信号传输给第六源驱动IC SDIC#6。在第六源驱动IC SDIC#6锁定从第六源驱动IC SDIC#6的PLL输出的内部时钟脉冲的频率和相位之后，第六源驱动ICSDIC#6将锁定信号传输给第五源驱动IC SDIC#5。
比较器241比较传输给第四和第五源驱动IC SDIC#4和SDIC#5的第一和第二锁定信号，并当第一和第二锁定信号的反馈信号是高逻辑电平时将高逻辑电平的输出信号提供给时序控制器TCON。可以将比较器241实施为与门。当时序控制器TCON从比较器241接收到高逻辑电平的锁定信号时，时序控制器TCON开始传输阶段2和3信号。
根据本发明另一实施例的液晶显示器提供测试模式，并在测试模式中将反馈锁定信号输入给时序控制器TCON以引起源驱动IC SDIC#1至SDIC#8的数据电压的输出，从而确认源驱动IC SDIC#1至SDIC#8的各自驱动状态。为此，如图25所示，在根据本发明实施例的液晶显示器中，在时序控制器TCON的内部或外部附加安装选择单元SEL。
如图25所示，选择单元SEL的第一输入端连接至反馈锁定检查线LCS2，选择单元SEL的第二输入端连接至测试模式使能信号TEST的输出端。可以将选择单元SEL实施为输出反馈锁定信号“Lock Out”和测试模式使能信号TEST中至少之一的或门。即使高逻辑电平的反馈锁定信号“Lock Out”未输入给时序控制器TCON，如果输入高逻辑电平的测试模式使能信号TEST，则选择单元SEL将高逻辑电平的测试模式使能信号TEST输入给时序控制器TCON的数据传输模块。因此，即使时序控制器TCON在测试模式中未接收到反馈锁定信号，时序控制器TCON仍可以前进至图6的步骤S8以将阶段2信号和阶段3信号传送给源驱动IC SDIC#1至SDIC#8。时序控制器TCON在测试模式中将从内部存储器提取的测试数据编码成阶段3的RGB数据包，并将编码的测试数据传送给源驱动IC SDIC#1至SDIC#8。在测试模式中操作员观察在液晶显示器面板上显示的测试数据的图像，并可以确认源驱动ICSDIC#1至SDIC#8的各自的驱动状态以及在源驱动IC SDIC#1至SDIC#8之间是否存在有问题的源驱动IC。
在图23和24中，输出反馈锁定信号“Lock Out”和测试模式使能信号TEST中至少之一的选择单元SEL可以连接在时序控制器TCON和第四源驱动IC SDIC#4之间，也可以连接在时序控制器TCON和第五源驱动ICSDIC#5之间。
根据本发明另一实施例的液晶显示器可以通过单独的源控制数据线将源输出使能信号SOE和极性控制信号POL传送给源驱动IC SDIC#1至SDIC#8，而不通过数据总线对传输源控制数据。在这种情况下，在时序控制器TCON在阶段1中确认锁定信号的反馈输入之后，时序控制器TCON省略阶段2信号的传输而开始传输阶段3信号。换句话说，在时序控制器TCON确认锁定了从每个源驱动IC SDIC#1至SDIC#8的PLL输出的内部时钟脉冲的相位和频率之后，时序控制器TCON可以立即开始传输RGB数据包。
如上所述，在根据本发明实施例的液晶显示器及其驱动方法中，将用于数据采样的时钟产生电路嵌在每个源驱动IC内，通过数据总线对将源控制包和RGB数据包传输给每个源驱动IC。因此，能够减少在时序控制器和源驱动IC之间需要的数据传输线数量，并能够省去源时序控制信号线。此外，在根据本发明实施例的液晶显示器及其驱动方法中，将源驱动IC划分成两组，将用于检查时钟产生电路的输出时钟的锁定信号同时传输给两组。随后，比较器比较最终从两组输出的锁定信号。因此，能够简化时钟产生电路的锁定检查处理，并能够缩短在锁定检查处理中需要的时间。
在本说明书中任何部分提到的“一种实施例”、“实施例”、“示例实施例”等是指结合该实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中。在本说明书中各个部分出现此类短语并不必然全部指同一实施例。此外，当结合任一实施例描述特定特征、结构或特性时，认为结合其它实施例实现此特征、结构或特性是在本领域技术人员的能力范围之内。
尽管已经参考其多个示例性实施例描述了实施例，但应当理解本领域技术人员可以设计出多种其它变型和实施例，这将落入在本说明书原理的范围之内。更具体地，可以在本说明书、附图和权利要求书的范围内的组成部件和/或主题组合配置内进行各种变化和修改。除了对组成部件和/或配置的变化和修改之外，可选择的使用对于本领域技术人员来说也将是显而易见的。

Claims (11)

1.一种液晶显示器，包括：
时序控制器；
第一源驱动集成电路(IC)组，响应于通过第一锁定信号输入端输入的电源电压和来自所述时序控制器的锁定信号之一，输出第一反馈锁定信号；
第二源驱动IC组，响应于通过第二锁定信号输入端输入的电源电压和来自所述时序控制器的锁定信号之一，输出第二反馈锁定信号；
N对数据总线，以点对点的方式将所述时序控制器连接至所述第一和第二源驱动IC组中包括的N个源驱动IC，其中N是大于或等于2的偶数；和
比较器，比较所述第一反馈锁定信号和所述第二反馈锁定信号，并将比较的结果提供给所述时序控制器；
锁定检查线，用于将锁定信号从所述时序控制器传输至所述第一源驱动IC组的第一源驱动IC和所述第二源驱动IC组的最末源驱动IC；
第一反馈锁定检查线，用于将从所述第一源驱动IC组的最末源驱动IC输出的所述第一反馈锁定信号提供给所述比较器；和
第二反馈锁定检查线，用于将从所述第二源驱动IC组的第一源驱动IC输出的所述第二反馈锁定信号提供给所述比较器，
其中所述时序控制器通过所述N对数据总线的每一对将前导信号传输至所述第一和第二源驱动IC组的N个源驱动IC的每一个，在所述前导信号中连续地排列多个具有高逻辑电平的比特和随后连续地排列多个具有低逻辑电平的比特，
其中当所述比较的结果输入给所述时序控制器时，所述时序控制器通过所述N对数据总线的每一对将源控制数据和RGB数据传输至所述N个源驱动IC中的每一个，
其中所述N个源驱动IC响应于所述前导信号锁定内部时钟脉冲，随后将锁定信号传输给下一个源驱动IC。
2.根据权利要求1所述的液晶显示器，其中所述第一和第二源驱动IC组每个包括N/2个源驱动IC。
3.根据权利要求1所述的液晶显示器，其中所述第一源驱动IC组包括：
第一源驱动IC，接收电源电压、由所述前导信号恢复基准时钟、以及如果根据该基准时钟锁定从所述第一源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；
第二源驱动IC，接收来自所述第一源驱动IC的锁定信号、由所述前导信号恢复基准时钟、以及如果根据该基准时钟锁定从所述第二源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；
第三源驱动IC，接收来自所述第二源驱动IC的锁定信号、由所述前导信号恢复基准时钟、以及如果根据该基准时钟锁定从所述第三源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；和
第四源驱动IC，接收来自所述第三源驱动IC的锁定信号、由所述前导信号恢复基准时钟、以及如果根据该基准时钟锁定从所述第四源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号、以及将该锁定信号提供给所述比较器的第一输入端。
4.根据权利要求3所述的液晶显示器，其中所述第二源驱动IC组包括：
第八源驱动IC，接收电源电压、由所述前导信号恢复基准时钟、以及如果根据该基准时钟锁定从所述第八源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；
第七源驱动IC，接收来自所述第八源驱动IC的锁定信号、由所述前导信号恢复基准时钟、以及如果根据该基准时钟锁定从所述第七源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；
第六源驱动IC，接收来自所述第七源驱动IC的锁定信号、由所述前导信号恢复基准时钟、以及如果根据该基准时钟锁定从所述第六源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；和
第五源驱动IC，接收来自所述第六源驱动IC的锁定信号、由所述前导信号恢复基准时钟、如果根据该基准时钟锁定从所述第五源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号、以及将该锁定信号提供给所述比较器的第二输入端。
5.根据权利要求1所述的液晶显示器，其中所述第一源驱动IC组包括：
第一源驱动IC，接收来自所述时序控制器的锁定信号、由所述前导信号恢复基准时钟、以及如果根据该基准时钟锁定从所述第一源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；
第二源驱动IC，接收来自所述第一源驱动IC的锁定信号、由所述前导信号恢复基准时钟、以及如果根据该基准时钟锁定从所述第二源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；
第三源驱动IC，接收来自所述第二源驱动IC的锁定信号、由所述前导信号恢复基准时钟、以及如果根据该基准时钟锁定从所述第三源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；和
第四源驱动IC，接收来自所述第三源驱动IC的锁定信号、由所述前导信号恢复基准时钟、如果根据该基准时钟锁定从所述第四源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号、以及将该锁定信号提供给所述比较器的第一输入端。
6.根据权利要求5所述的液晶显示器，其中所述第二源驱动IC组包括：
第八源驱动IC，接收来自所述时序控制器的锁定信号、由所述前导信号恢复基准时钟、以及如果根据该基准时钟锁定从所述第八源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；
第七源驱动IC，接收来自所述第八源驱动IC的锁定信号、由所述前导信号恢复基准时钟、以及如果根据该基准时钟锁定从所述第七源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；
第六源驱动IC，接收来自所述第七源驱动IC的锁定信号、由所述前导信号恢复基准时钟、以及如果根据该基准时钟锁定从所述第六源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号；和
第五源驱动IC，接收来自所述第六源驱动IC的锁定信号、由所述前导信号恢复基准时钟、如果根据该基准时钟锁定从所述第五源驱动IC输出的内部时钟脉冲的相位，则产生锁定信号、以及将该锁定信号提供给所述比较器的第二输入端。
7.根据权利要求1所述的液晶显示器，其中所述比较器包括与门。
8.根据权利要求1所述的液晶显示器，其中如果所述第一和第二反馈锁定信号输入至所述时序控制器，则所述时序控制器通过所述N对数据总线将至少一个包括所述源控制数据的源控制包同时传输至所述N个源驱动IC，随后通过所述N对数据总线将至少一个包括所述RGB数据的RGB数据包同时传输至所述N个源驱动IC。
9.根据权利要求8所述的液晶显示器，其中所述N个源驱动IC的每一个根据内部时钟脉冲从所述源控制包中产生极性控制信号和源输出使能信号，从所述RGB数据包中恢复所述RGB数据，和响应于所述极性控制信号将所述RGB数据转换成正或负数据电压以响应于所述源输出使能信号输出正/负数据电压。
10.根据权利要求8所述的液晶显示器，其中所述RGB数据包依照下列顺序依次包括：时钟比特、第一RGB数据比特、内部数据使能时钟比特和第二RGB数据比特。
11.根据权利要求9所述的液晶显示器，其中所述时序控制器通过所述N对数据总线的每一对将第二源控制包提供给所述N个源驱动IC的每一个，
其中所述第二源控制包包括下述中的至少之一：确定所述N个源驱动IC的每一个的输出缓冲器放大比例的PWRC1/2选项信息、确定所述N个源驱动IC的每一个的充电共享电压的输出的MODE选项信息、确定所述源输出使能信号的接收路径的SOE_EN选项信息、确定所述极性控制信号的接收路径的PACK_EN选项信息、确定所述N个源驱动IC的输出通道数量的CHMODE选项信息、将芯片标识码提供给所述N个源驱动IC的每一个以独立地控制所述N个源驱动IC的CID1/2选项信息和确定从所述N个源驱动IC输出的正/负数据电压的水平极性周期的H_2DOT选项信息。
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