CN109584773B - 时序控制方法、时序控制芯片和显示装置 - Google Patents

Abstract

本申请公开一种时序控制方法、时序控制芯片和显示装置，其中，时序控制方法包括以下步骤：获取锁相环达到锁相状态所需的锁相时间；比对锁相时间和第一预设时间；当锁相时间大于第一预设时间时，获取并输出预置显示数据。

Description

时序控制方法、时序控制芯片和显示装置

技术领域

本申请涉及显示技术领域，特别涉及一种时序控制方法、时序控制芯片和显示装置。

背景技术

这里的陈述仅提供与本申请有关的背景信息，而不必然地构成现有技术。时序控制芯片(Timer control register Integrated circuit，TCON IC)是显示装置中的重要组件，对显示装置的驱动时序进行控制，以实现画面的正常显示。在TCON IC的运行过程中，需要根据外部输入的初始时钟信号，产生相应的目标时钟信号，以保障外部时钟和内部时钟的同步，从而正确抓取和处理显示数据，而上述目标时钟信号是由TCON IC中的锁相环所产生的。

由于锁相环的锁相需要一定时间，当外部输入的初始时钟信号发生较大变化时，将会产生较长时间的失锁状态，导致显示装置的显示异常。

发明内容

本申请的主要目的是提出一种时序控制方法，实现了长时间失锁状态下的正常显示，改善了显示效果。

本申请提出的时序控制方法，包括以下步骤：

获取锁相环达到锁相状态所需的锁相时间；

比对所述锁相时间和第一预设时间；

当所述锁相时间大于所述第一预设时间时，获取并输出预置显示数据。

可选地，在所述比对所述锁相时间和第一预设时间的步骤之后，所述时序控制方法还包括以下步骤：

当所述锁相时间小于或等于所述第一预设时间时，输出所述锁相环产生的目标时钟信号，并根据所述目标时钟信号产生目标显示数据。

可选地，在比对所述锁相时间和第一预设时间的步骤之后，所述时序控制方法还包括以下步骤：

当所述锁相时间大于所述第一预设时间时，比对所述锁相时间和第二预设时间；

当所述锁相时间大于所述第二预设时间时，生成提示信号；

其中，所述第二预设时间大于所述第一预设时间。

可选地，获取锁相环达到锁相状态所需的锁相时间的步骤包括：

获取所述锁相环的初始时钟信号和反馈时钟信号；

计算所述初始时钟信号和所述反馈时钟信号的频率差值或相位差值；

比对所述频率差值的绝对值和预设频率阈值，或比对所述相位差值的绝对值和预设相位阈值；

当所述频率差值的绝对值大于所述预设频率阈值，或所述相位差值的绝对值大于所述预设相位阈值时，根据所述初始时钟信号和所述反馈时钟信号计算所述锁相时间。

可选地，所述第一预设时间与帧时间相当，所述预置显示数据包括所述锁相环失锁前的最新显示数据。

为实现上述目的，本申请还提出一种时序控制芯片，所述时序控制芯片包括锁相环，频率侦测电路，存储器以及数据处理电路，所述频率侦测电路的输入端连接于所述锁相环，所述频率侦测电路设置为获取所述锁相环达到锁相状态所需的锁相时间；所述存储器设置为存储预置显示数据；所述数据处理电路连接于所述锁相环、所述频率侦测电路和所述存储器，所述数据处理电路设置为当所述锁相时间大于所述第一预设时间时，获取并输出预置显示数据。

可选地，所述数据处理电路设置为当所述锁相时间小于或等于所述第一预设时间时，接收所述锁相环产生的目标时钟信号，并根据所述目标时钟信号将初始显示数据转换为目标显示数据。

可选地，所述锁相环包括鉴相器，所述鉴相器的输入端设置为接收所述锁相环的初始时钟信号和反馈时钟信号，所述鉴相器的输出端连接于所述频率侦测电路的输入端。

可选地，所述锁相环包括电荷泵，压控振荡器以及分频器，所述电荷泵的输入端连接于所述鉴相器的输出端；所述压控振荡器的输入端连接于所述电荷泵的输出端，所述压控振荡器的输出端设置为输出目标时钟信号；所述分频器的输入端连接于所述压控振荡器的输出端，所述分频器的输出端连接于所述鉴相器的输入端以输出反馈时钟信号至所述鉴相器。

为实现上述目的，本申请进一步提出一种显示装置，所述显示装置包括显示面板以及时序控制芯片，所述时序控制芯片与所述显示面板电连接，所述时序控制芯片包括锁相环，频率侦测电路，存储器以及数据处理电路，所述频率侦测电路的输入端连接于所述锁相环，所述频率侦测电路设置为获取所述锁相环达到锁相状态所需的锁相时间；所述存储器设置为存储预置显示数据；所述数据处理电路连接于所述锁相环、所述频率侦测电路和所述存储器，所述数据处理电路设置为当所述锁相时间大于所述第一预设时间时，获取并输出预置显示数据。

本申请技术方案中，时序控制方法包括以下步骤：获取锁相环达到锁相状态所需的锁相时间；比对锁相时间和第一预设时间；当锁相时间大于第一预设时间时，获取并输出预置显示数据。在本申请中，通过侦测锁相环达到锁相状态所需的锁相时间，对其失锁状态可能持续的时长进行预测，当锁相时间大于第一预设时间，即失锁状态可能维持较长时间时，为了避免内外时钟不同步情况下显示数据抓取错误而导致的显示异常，获取并输出预置显示数据，以代替当前失锁状态下所产生的目标显示数据，从而保障画面的正常显示，改善显示效果。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为一范例中时序控制芯片的结构示意图；

图2为本申请时序控制方法一实施例的流程示意图；

图3为本申请时序控制芯片一实施例的结构示意图；

图4为本申请时序控制方法另一实施例的流程示意图；

图5为本申请时序控制芯片另一实施例中锁相环的结构示意图。

本申请目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

需要说明，若本申请实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，若本申请实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，全文中出现的“和/或”的含义为，包括三个并列的方案，以“A和/或B”为例，包括A方案，或B方案，或A和B同时满足的方案。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本申请要求的保护范围之内。

在一实施例中，如图1所示，TCON IC包括锁相环100’和数据处理电路200’。其中，锁相环100’根据初始时钟信号CLK_o产生目标时钟信号CLK_f，并将目标时钟信号CLK_f输出给数据处理电路200’。数据处理电路200’在目标时钟信号CLK_f的控制下抓取初始显示数据DATA_o，经处理后产生目标显示数据DATA_f，以驱动显示装置的显示面板中画面的显示。当时钟信号在锁相环100’中循环时，每次循环所能补偿的频率差值与锁相环自身的参数以及自输入端输入的初始时钟信号CLK_o和输入端接收到的反馈时钟信号CLK_b之间的频率差值或相位差值有关，通常，每次循环所能补偿的相对频率差值是一定的，仅与锁相环自身的参数有关。当初始时钟信号CLK_o发生了较大的变化时，锁相环100’将长时间处于失锁状态，很容易导致显示的异常。

本申请提出一种时序控制方法，在锁相环可能长时间处于失锁状态的情况下，以预置显示数据代替当前产生的目标显示数据，从而保证画面的正常显示，改善显示效果。

在本申请的一实施例中，如图2和图3所示，该时序控制方法包括以下步骤：

步骤S100、获取锁相环100达到锁相状态所需的锁相时间；

锁相环100的输入端接收外部输入的初始时钟信号CLK_o，经过锁相环100锁相后，使内部产生的目标时钟信号CLK_f和外部输入的初始时钟信号CLK_o同步，从而为TCON IC中的数据处理电路提供时序参考，以保障显示数据的正确处理。当时钟信号在锁相环中循环时，若输入端的初始时钟信号CLK_o的频率发生较大变化，将导致锁相环100由锁相状态转换为失锁状态，并重新锁相以期恢复到锁相状态。从锁相环100开始处于失锁状态到恢复锁相状态之间的时间为锁相时间，通过获取锁相时间，可以对锁相环可能处于失锁状态的时长进行预测。

步骤S200、比对锁相时间和第一预设时间；

当锁相环处于失锁状态时，内外时钟信号不同步，此时数据处理电路400根据抓取到的初始显示数据DATA_o所产生的目标显示数据DATA_f很有可能是错误的，将导致显示的异常。通过比对锁相时间和第一预设时间，确定是否需要针对当前的失锁状态进行相应的处理。其中，第一预设时间可以结合显示的帧时间以及人眼的视觉暂留时间进行设定，以避免显示画面的异常被用户所发现，从而改善显示效果。

步骤S310、当锁相时间大于第一预设时间时，获取并输出预置显示数据。

当锁相时间大于第一预设时间时，表明锁相环100很有可能在较长时间内都处于失锁状态，在失锁状态下数据处理电路400所产生的目标显示数据DATA_f通常是错误的。因此，通过获取并输出预置显示数据DATA_s给数据处理电路400或显示面板，驱动画面的显示，以避免显示异常的产生。其中，预置显示数据DATA_s可以是前一帧或几帧的显示数据，即延续显示之前的画面，在人眼的视觉暂留效应的影响下，用户通常不会发现显示画面的异常，从而改善了显示装置的显示效果。

在本实施例中，时序控制方法包括以下步骤：获取锁相环100达到锁相状态所需的锁相时间；比对锁相时间和第一预设时间；当锁相时间大于第一预设时间时，获取并输出预置显示数据。在本申请中，通过侦测锁相环100达到锁相状态所需的锁相时间，对其失锁状态可能持续的时长进行预测，当锁相时间大于第一预设时间，即失锁状态可能维持较长时间时，为了避免内外时钟不同步情况下显示数据抓取错误而导致的显示异常，获取并输出预置显示数据，以代替当前失锁状态下所产生的目标显示数据，从而保障画面的正常显示，改善显示效果。

在本申请的另一实施例中，如图4所示，在步骤S200之后，时序控制方法还包括以下步骤：

步骤S320、当锁相时间小于或等于第一预设时间时，输出锁相环产生的目标时钟信号，并根据目标时钟信号产生目标显示数据。

在本实施例中，当锁相时间小于或等于第一预设时间时，表明此时锁相环能够迅速从失锁状态转换为锁相状态，进而使内外时钟同步，数据处理电路400可以正常地产生目标显示数据以驱动显示装置中显示面板的运行，因此输出锁相环100产生的目标时钟信号CLK_f至数据处理电路400，以保障数据处理电路400根据目标时钟信号CLK_f产生目标显示数据DATA_f。

在本申请的又一实施例中，在步骤S200之后，时序控制方法还包括以下步骤：

步骤S331、当锁相时间大于第一预设时间时，比对锁相时间和第二预设时间；

步骤S332、当锁相时间大于第二预设时间时，生成提示信号；

其中，第二预设时间大于第一预设时间。

在本实施例中，为了避免初始时钟信号的频率或相位变化过大而导致的锁相时间过长，或者在锁相环无法通过自身负反馈以调节内外时钟信号同步的情况下、其长时间处于失锁状态而导致显示装置的运行异常，比对锁相时间和第二预设时间。需要注意的是，第二预设时间大于第一预设时间，当锁相时间在大于第一预设时间的基础上进一步大于第二预设时间时，表明此时即使依赖预置显示数据也可能难以弥补失锁导致的显示异常，显示质量将会下降，因此产生提示信号，以便相关人员及时维护TCON IC，保障显示装置的正常运行。

可选地，在本申请的上述实施例中，步骤S100包括：

步骤S110、获取锁相环的初始时钟信号和反馈时钟信号；

步骤S120、计算初始时钟信号和反馈时钟信号的频率差值或相位差值；

步骤S130、比对频率差值的绝对值和预设频率阈值，或比对相位差值的绝对值和预设相位阈值；

步骤S140、当频率差值的绝对值大于预设频率阈值，或相位差值的绝对值大于预设相位阈值时，根据初始时钟信号和反馈时钟信号计算锁相时间。

为了简化锁相时间的计算过程，节约计算资源，根据初始时钟信号和反馈时钟信号的频率差值或相位差值，确定是否进一步对锁相时间进行计算。其中，初始时钟信号是外部输入到锁相环的时钟信号，而反馈时钟信号是在锁相环中经过循环后所产生的时钟信号，每一次循环都将产生相应的反馈时钟信号。当初始时钟信号的频率或相位发生较大的变化时，初始时钟信号和反馈时钟信号的频率差值或相位差值将会增大，因此，通过侦测初始时钟信号和反馈时钟信号的频率差值或相位差值，可以得到初始时钟信号的频率或相位变化情况。当频率差值的绝对值大于预设频率阈值，或相位差值的绝对值大于预设相位阈值时，表明初始时钟信号发生了突变，此时锁相环很有可能无法维持锁相状态而进入失锁状态，则根据初始时钟信号和反馈时钟信号计算锁相时间，为后续步骤的执行提供参考。而当频率差值的绝对值小于或等于预设频率阈值，或相位差值的绝对值小于或等于预设相位阈值时，锁相环通常是能够继续维持锁相状态的，此时无需计算锁相时间，以简化计算过程，节约计算资源。

可选地，在本申请的上述实施例中，第一预设时间与帧时间相当，预置显示数据包括锁相环失锁前的最新显示数据。

在显示装置中，画面的显示是一帧一帧实现的，因此，当设置第一预设时间与帧时间相当时，若计算所得的锁相时间大于帧时间，则锁相环失锁的状态将会持续到下一帧，此时，以预置显示数据代替实时产生的目标显示数据，能够有效避免目标显示数据的错误造成显示异常。而当锁相时间小于或等于帧时间时，失锁状态所持续的时间较短，在一帧画面以内，则可以直接以目标显示数据驱动画面的显示。又由于画面是连续显示的，同时考虑到人眼的视觉暂留效应，预置显示数据可以选取为锁相环失锁前的最新显示数据，通常为前一帧或几帧的显示数据，此时用户基本不能识别到失锁状态导致的显示异常。特别的，在显示装置中，前一帧显示数据往往被存储在同步动态随机存储器(Synchronous DynamicRandom Access Memory，SDRAM)中，因此可以直接从SDRAM中获取预置显示数据，而无需另行设置显示数据，有助于节约存储资源和数据处理资源。

本申请还提出一种时序控制芯片，如图3所示，时序控制芯片包括锁相环100，频率侦测电路200，存储器300以及数据处理电路400，频率侦测电路200的输入端连接于锁相环100，频率侦测电路200设置为获取锁相环100达到锁相状态所需的锁相时间；存储器300设置为存储预置显示数据；数据处理电路400连接于锁相环100、频率侦测电路200和存储器300，数据处理电路400设置为当锁相时间大于第一预设时间时，获取并输出预置显示数据。

其中，锁相环100的输入端接收外部输入的初始时钟信号CLK_o，经过锁相环100锁相后，使内部产生的目标时钟信号CLK_f和外部输入的初始时钟信号CLK_o同步，从而为TCONIC中的数据处理电路400提供时序参考，以保障显示数据的正确处理。当时钟信号在锁相环100中循环时，若输入端的初始时钟信号CLK_o的频率发生较大变化，将导致锁相环100由锁相状态转换为失锁状态，并重新锁相以期恢复到锁相状态。从锁相环100开始处于失锁状态到恢复锁相状态之间的时间为锁相时间，通过频率侦测电路200获取锁相时间，可以对锁相环可能处于失锁状态的时长进行预测。当锁相环100处于失锁状态时，内外时钟信号不同步，此时数据处理电路400根据抓取到的初始显示数据DATA_o所产生的目标显示数据DATA_f很有可能是错误的，将导致显示的异常。通过比对锁相时间和第一预设时间，确定是否需要针对当前的失锁状态进行相应的处理。其中，第一预设时间可以结合显示的帧时间以及人眼的视觉暂留时间进行设定，以避免显示画面的异常被用户所发现，从而改善显示效果。当锁相时间大于第一预设时间时，表明锁相环100很有可能在较长时间内都处于失锁状态，在失锁状态下数据处理电路400所产生的目标显示数据DATA_f通常是错误的。因此，频率侦测电路200或显示装置的显示面板获取存储器300中存储的预置显示数据DATA_s，驱动画面的显示，以避免显示异常的产生。预置显示数据DATA_s可以是前一帧或几帧的显示数据，即延续显示之前的画面，在人眼的视觉暂留效应的影响下，用户通常不会发现显示画面的异常，从而改善了显示装置的显示效果。

可选地，数据处理电路400设置为当锁相时间小于或等于第一预设时间时，接收锁相环100产生的目标时钟信号，并根据目标时钟信号将初始显示数据DATA_o转换为目标显示数据DATA_f。

当锁相时间小于或等于第一预设时间时，表明此时锁相环100能够迅速从失锁状态转换为锁相状态，进而使内外时钟同步，数据处理电路400可以正常地产生目标显示数据以驱动显示装置中显示面板的运行，因此输出锁相环100产生的目标时钟信号CLK_f至数据处理电路400，以保障数据处理电路400能够根据目标时钟信号CLK_f，将初始显示数据DATA_o转换为目标显示数据DATA_f，以保障画面的正常显示。

如图5所示，在本申请的另一实施例中，锁相环100包括鉴相器110，鉴相器110的输入端设置为接收锁相环的初始时钟信号和反馈时钟信号，鉴相器100的输出端连接于频率侦测电路200的输入端。

鉴相器110获取当前状态下的初始时钟信号CLK_o和反馈时钟信号CLK_b，其中，反馈时钟信号CLK_b是在锁相环的循环中所产生的，鉴相器110进一步计算反馈时钟信号CLK_b与初始时钟信号CLK_o的频率差值ΔF，并输出给频率侦测电路200，使得频率侦测电路200能够直接根据频率差值ΔF确定是否计算锁相时间，并在需要计算锁相时间时简化频率侦测电路200的计算过程，充分利用锁相环100中已经存在的鉴相器110提供相关数据，以简化频率侦测电路200的结构，降低成本。

可选地，如图5所示，锁相环100包括电荷泵120，压控振荡器130以及分频器140，电荷泵120的输入端连接于鉴相器110的输出端；压控振荡器130的输入端连接于电荷泵120的输出端，压控振荡器130的输出端设置为输出目标时钟信号；分频器140的输入端连接于压控振荡器130的输出端，分频器140的输出端连接于鉴相器110的输入端以输出反馈时钟信号至鉴相器110。

鉴相器110、电荷泵120、压控振荡器130和分频器140依次连接而形成环路，其中，初始时钟信号CLK_o自鉴相器110的输入端进入锁相环100，而目标时钟信号CLK_f经压控振荡器130的输出端从锁相环100输出。当时钟信号在锁相环100中循环时，鉴相器110获取当前状态下的初始时钟信号CLK_o和反馈时钟信号CLK_b，其中，反馈时钟信号CLK_b由本次循环中压控振荡器130产生的第二时钟信号CLK₂经分频器140分频后产生。考虑到在TCON IC外部，显示数据可以以串行方式传输，而在TCON IC内部，显示数据可以以并行方式被处理，因此，锁相环所输出的目标时钟信号往往是经过倍频处理的，即第二时钟信号CLK₂通常为高频信号，而初始时钟信号CLK_o为低频信号，为了便于比对时钟信号的频率差值或相位差值，需要对第二时钟信号CLK₂分频以产生反馈时钟信号CLK_b。鉴相器进一步计算反馈时钟信号CLK_b与初始时钟信号CLK_o的频率差值ΔF输出给电荷泵120，电荷泵120根据该频率差值ΔF产生一相应的调节电压ΔV，该调节电压ΔV进一步控制压控振荡器130输出本次循环中产生的第二时钟信号CLK₂，其中，ΔV＝M*ΔF，M为电荷泵120’的电荷泵系数，本次循环后第二时钟信号的频率CLK₂满足F2＝N*ΔV+F2’，N为压控振荡器系数，F2’为前一次循环所产生的第二时钟信号的频率。根据上述描述可知，压控振荡器130所产生的第二时钟信号的频率满足F2＝M*N*ΔF+F2’，也就是说，当电荷泵系数M和压控振荡器系数N一定时，每次能够补偿的相对频率差值(F2-F2’)/ΔF＝M*N也是固定的。在本申请中，为了提高频率补偿的效率，也可以设置电荷泵系数可变的电荷泵120。当初始时钟信号和反馈时钟信号的频率差值或者相位差值较大时，即偏离锁相状态较为严重时，确定一较大的电荷泵系数M以提高每次循环中补偿的频率差值，从而提高锁相速度；当初始时钟信号和反馈时钟信号的频率差值或者相位差值较小时，即相对接近锁相状态时，确定一较小的电荷泵系数M以减小每次循环中补偿的频率差值，一方面有助于提高锁相的准确度，另一方面也可以有效避免过补偿情况的产生。相应的，在计算锁相时间时，也要考虑每次循环中可能出现的电荷泵系数M的变化，以确保锁相时间的计算准确。存储器300具体可以是SDRAM，SDRAM具有存取速度高的优点，且通常SDRAM基于双存储体结构，内含两个交错的存储阵列，当从一个存储体或阵列访问数据时，另一个就已为读写数据做好了准备，通过这两个存储阵列的紧密切换，读取效率就能得到成倍的提高。

本申请还提出一种显示装置，显示装置包括显示面板以及时序控制芯片，时序控制芯片与显示面板电连接，该时序控制芯片的具体结构参照上述实施例，由于本显示装置采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。其中，显示装置可以是液晶显示装置、发光二极管显示装置或量子点显示装置等。

以上所述仅为本申请的优选实施例，并非因此限制本申请的专利范围，凡是在本申请的发明构思下，利用本申请说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本申请的专利保护范围内。

Claims (8)

1.一种时序控制方法，其特征在于，所述时序控制方法包括以下步骤：

获取锁相环达到锁相状态所需的锁相时间；

比对所述锁相时间和第一预设时间；

当所述锁相时间大于所述第一预设时间时，获取并输出预置显示数据，其中，所述预置显示数据包括所述锁相环失锁前的最新显示数据；

其中，获取锁相环达到锁相状态所需的锁相时间的步骤包括：

获取所述锁相环的初始时钟信号和反馈时钟信号；

计算所述初始时钟信号和所述反馈时钟信号的频率差值或相位差值；

比对所述频率差值的绝对值和预设频率阈值，或比对所述相位差值的绝对值和预设相位阈值；

当所述频率差值的绝对值大于所述预设频率阈值，或所述相位差值的绝对值大于所述预设相位阈值时，根据所述初始时钟信号和所述反馈时钟信号计算所述锁相时间。

2.如权利要求1所述的时序控制方法，其特征在于，在所述比对所述锁相时间和第一预设时间的步骤之后，所述时序控制方法还包括以下步骤：

当所述锁相时间小于或等于所述第一预设时间时，输出所述锁相环产生的目标时钟信号，并根据所述目标时钟信号产生目标显示数据。

3.如权利要求1所述的时序控制方法，其特征在于，在比对所述锁相时间和第一预设时间的步骤之后，所述时序控制方法还包括以下步骤：

当所述锁相时间大于所述第一预设时间时，比对所述锁相时间和第二预设时间；

当所述锁相时间大于所述第二预设时间时，生成提示信号；

其中，所述第二预设时间大于所述第一预设时间。

4.如权利要求1至3中任一项所述的时序控制方法，其特征在于，所述第一预设时间与帧时间相当，所述预置显示数据包括所述锁相环失锁前的最新显示数据。

5.一种时序控制芯片，其特征在于，所述时序控制芯片包括：

锁相环；

频率侦测电路，所述频率侦测电路的输入端连接于所述锁相环，所述频率侦测电路设置为获取所述锁相环达到锁相状态所需的锁相时间；

存储器，所述存储器设置为存储预置显示数据；以及，

数据处理电路，所述数据处理电路连接于所述锁相环、所述频率侦测电路和所述存储器，所述数据处理电路设置为当所述锁相时间大于第一预设时间时，获取并输出预置显示数据，其中，所述预置显示数据包括所述锁相环失锁前的最新显示数据；

其中，所述数据处理电路设置为当所述锁相时间小于或等于所述第一预设时间时，接收所述锁相环产生的目标时钟信号，并根据所述目标时钟信号将初始显示数据转换为目标显示数据。

6.如权利要求5所述的时序控制芯片，其特征在于，所述锁相环包括：

鉴相器，所述鉴相器的输入端设置为接收所述锁相环的初始时钟信号和反馈时钟信号，所述鉴相器的输出端连接于所述频率侦测电路的输入端。

7.如权利要求6所述的时序控制芯片，其特征在于，所述锁相环包括：

电荷泵，所述电荷泵的输入端连接于所述鉴相器的输出端；

压控振荡器，所述压控振荡器的输入端连接于所述电荷泵的输出端，所述压控振荡器的输出端设置为输出目标时钟信号；以及，

分频器，所述分频器的输入端连接于所述压控振荡器的输出端，所述分频器的输出端连接于所述鉴相器的输入端以输出反馈时钟信号至所述鉴相器。

8.一种显示装置，其特征在于，所述显示装置包括：

显示面板；以及，

如权利要求5至7中任一项所述的时序控制芯片，所述时序控制芯片与所述显示面板电连接。

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