JP2914297B2 - Ｐｌｌ周波数シンセサイザ - Google Patents
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- 230000035945 sensitivity Effects 0.000 description 2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
-
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/18—Temporarily disabling, deactivating or stopping the frequency counter or divider
-
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ周波数シンセ
サイザに関し、特にチャネル間隔が小さい通信システム
に用いて好適なＰＬＬ周波数シンセサイザに関するもの
である。
サイザに関し、特にチャネル間隔が小さい通信システム
に用いて好適なＰＬＬ周波数シンセサイザに関するもの
である。
【０００２】
【従来の技術】大容量の通信システムに対応するために
は、チャネル間隔が小さく設定される。この様に、チャ
ネル間隔が小さい場合には、ＰＬＬ周波数シンセサイザ
を構成するＰＬＬループの分周比が大きくなり、比較す
べき基準周波数が低くなるために、高速化が困難となっ
て結果的に周波数の切換え（チャネル切換え）に時間が
かかることになる。
は、チャネル間隔が小さく設定される。この様に、チャ
ネル間隔が小さい場合には、ＰＬＬ周波数シンセサイザ
を構成するＰＬＬループの分周比が大きくなり、比較す
べき基準周波数が低くなるために、高速化が困難となっ
て結果的に周波数の切換え（チャネル切換え）に時間が
かかることになる。
【０００３】そこで、チャネル間隔が小さい通信システ
ムの通信機器で使用されるＰＬＬ周波数シンセサイザの
周波数切換えを高速で行うための技術が、例えば、１９
９３年１１月に発行された電子情報通信学会論文誌Ｃ−
１，Ｖｏｌ．Ｊ７６−Ｃ−Ｉ，Ｎｏ．１１，ｐｐ４４５
〜４５２に記載の「分数分周方式を用いた高速周波数切
換シンセサイザ」（足立寿史 他）に開示されている。
ムの通信機器で使用されるＰＬＬ周波数シンセサイザの
周波数切換えを高速で行うための技術が、例えば、１９
９３年１１月に発行された電子情報通信学会論文誌Ｃ−
１，Ｖｏｌ．Ｊ７６−Ｃ−Ｉ，Ｎｏ．１１，ｐｐ４４５
〜４５２に記載の「分数分周方式を用いた高速周波数切
換シンセサイザ」（足立寿史 他）に開示されている。
【０００４】図３はこの開示された周波数シンセサイザ
のブロック図である。図３を参照すると、発振器１によ
る基準信号の周波数ｆr を位相比較器２の一入力として
おり、その他入力には、ＶＣＯ（電圧制御発振器）５の
発振出力を分周器６にて分周した信号を印加している。
のブロック図である。図３を参照すると、発振器１によ
る基準信号の周波数ｆr を位相比較器２の一入力として
おり、その他入力には、ＶＣＯ（電圧制御発振器）５の
発振出力を分周器６にて分周した信号を印加している。
【０００５】この位相比較器２の一対の比較出力Ｕ，Ｄ
（位相差の絶対値と符号とを夫々表すもので、進み
（Ｕ）か遅れ（Ｄ）を夫々示す信号）はチャージポンプ
３及びループフィルタ４を介してＶＣＯ５の制御電圧と
なっている。
（位相差の絶対値と符号とを夫々表すもので、進み
（Ｕ）か遅れ（Ｄ）を夫々示す信号）はチャージポンプ
３及びループフィルタ４を介してＶＣＯ５の制御電圧と
なっている。
【０００６】分周器６は分数値｛１／（Ｍ＋ｋ／Ｌ）｝
を分周比とするものであり、加算器７１，ラッチ７２及
び制御部７３からなるアキュムレータ７により、当該分
周比が制御される。
を分周比とするものであり、加算器７１，ラッチ７２及
び制御部７３からなるアキュムレータ７により、当該分
周比が制御される。
【０００７】基準信号の基準周波数ｆr に同期して加算
器７１の出力をラッチ７２にてラッチしてｋずつ加算出
力を増加させ、加算器７１がオーバフローになったとき
に分周比がＭ＋１となり、オーバフローが発生しないと
きには分周比はＭを保つ。
器７１の出力をラッチ７２にてラッチしてｋずつ加算出
力を増加させ、加算器７１がオーバフローになったとき
に分周比がＭ＋１となり、オーバフローが発生しないと
きには分周比はＭを保つ。
【０００８】基準信号の１周期（１／ｆ）を１クロック
としてＬクロック（時間Ｔ）の間に、図４に示す如く、
１回だけ分周比をＭからＭ＋１に変化させている。この
時、時間Ｔにおける分周比の平均値はＭ＋１／Ｌとな
り、１／Ｌはｋ／Ｌに拡張して考えることができるの
で、ｋ＝０，１，２，・・・とすることにより、１／Ｌ
ステップで分周比を決定できることになる。
としてＬクロック（時間Ｔ）の間に、図４に示す如く、
１回だけ分周比をＭからＭ＋１に変化させている。この
時、時間Ｔにおける分周比の平均値はＭ＋１／Ｌとな
り、１／Ｌはｋ／Ｌに拡張して考えることができるの
で、ｋ＝０，１，２，・・・とすることにより、１／Ｌ
ステップで分周比を決定できることになる。
【０００９】ここで、位相比較器２の感度をＫPD，ＶＣ
Ｏの感度をＫV ，出力周波数をｆOUT ，基準周波数をｆ
r とすると、ループゲインＫO は、 ＫO ＝ＫV ・ＫPD／Ｎ＝ＫV ・ＫPD／（ｆOUT ／ｆr ） となり、よって、ループゲインＫO は、Ｎが小すなわち
ｆr 大で大となり、収束時間を短縮することが可能とな
るのである。
Ｏの感度をＫV ，出力周波数をｆOUT ，基準周波数をｆ
r とすると、ループゲインＫO は、 ＫO ＝ＫV ・ＫPD／Ｎ＝ＫV ・ＫPD／（ｆOUT ／ｆr ） となり、よって、ループゲインＫO は、Ｎが小すなわち
ｆr 大で大となり、収束時間を短縮することが可能とな
るのである。
【００１０】
【発明が解決しようとする課題】図３に示した分数分周
方式では、図４に示した如く、分周比が時間Ｔを基本周
期として変化するために、１／Ｔとその整数倍の周波数
成分が位相比較器の出力に現われ、ＶＣＯの出力信号が
変調される。
方式では、図４に示した如く、分周比が時間Ｔを基本周
期として変化するために、１／Ｔとその整数倍の周波数
成分が位相比較器の出力に現われ、ＶＣＯの出力信号が
変調される。
【００１１】その結果、出力信号の中心周波数近傍に高
いレベルのスプリアスが発生するという問題がある。
いレベルのスプリアスが発生するという問題がある。
【００１２】本発明の目的は、チャネル間隔の小さい大
容量通信システムにおいても高い基準周波数を使用し
て、スプリアスの発生なしに高速のチャネル切換えを可
能としたＰＬＬ周波数シンセサイザを提供することであ
る。
容量通信システムにおいても高い基準周波数を使用し
て、スプリアスの発生なしに高速のチャネル切換えを可
能としたＰＬＬ周波数シンセサイザを提供することであ
る。
【００１３】
【課題を解決するための手段】本発明によるＰＬＬ周波
数シンセサイザは、電圧制御発振手段と、ｎ個（ｎは２
以上の整数）の位相比較手段と、これ等ｎ個の位相比較
手段に夫々対応して設けられ前記電圧制御発振手段の発
振信号の周波数を分周して対応位相比較手段の一入力と
するｎ個の発振信号分周手段と、これ等ｎ個の位相比較
手段に夫々対応して設けられ基準信号の周波数を分周し
て対応位相比較手段の他入力とするｎ個の基準信号分周
手段と、前記ｎ個の位相比較手段の出力に応じて前記電
圧制御発振手段の制御電圧を生成する制御電圧生成手段
と、チャネル変更指示に応答して前記基準信号の一周期
間隔で前記発振信号分周手段及び基準信号分周手段のｎ
組を順次活性制御する制御手段とを含み、前記位相比較
手段の各々は位相同期状態の時に位相同期検出信号を生
成する機能を有し、前記制御手段は、更に前記位相同期
検出信号を発生した位相比較手段を除く他の全ての位相
比較手段、対応する他の全ての発振信号分周手段及び基
準信号分周手段を非活性制御するようにしたことを特徴
とする。
数シンセサイザは、電圧制御発振手段と、ｎ個（ｎは２
以上の整数）の位相比較手段と、これ等ｎ個の位相比較
手段に夫々対応して設けられ前記電圧制御発振手段の発
振信号の周波数を分周して対応位相比較手段の一入力と
するｎ個の発振信号分周手段と、これ等ｎ個の位相比較
手段に夫々対応して設けられ基準信号の周波数を分周し
て対応位相比較手段の他入力とするｎ個の基準信号分周
手段と、前記ｎ個の位相比較手段の出力に応じて前記電
圧制御発振手段の制御電圧を生成する制御電圧生成手段
と、チャネル変更指示に応答して前記基準信号の一周期
間隔で前記発振信号分周手段及び基準信号分周手段のｎ
組を順次活性制御する制御手段とを含み、前記位相比較
手段の各々は位相同期状態の時に位相同期検出信号を生
成する機能を有し、前記制御手段は、更に前記位相同期
検出信号を発生した位相比較手段を除く他の全ての位相
比較手段、対応する他の全ての発振信号分周手段及び基
準信号分周手段を非活性制御するようにしたことを特徴
とする。
【００１４】
【００１５】
【発明の実施の形態】本発明の作用について述べる。基
準周波数をｎ分周する分周器，ＶＣＯ出力を分周する分
周器，これ等分周出力の位相比較をなす位相比較器を複
数組（ｎ組）設け、基準周波数の１周期ずつ順次遅れて
これ等各組を動作させ、これ等各組の位相比較出力を重
畳して、チャージポンプ，ＬＰＦ（ループフィルタ）を
介してＶＣＯ制御電圧とする。
準周波数をｎ分周する分周器，ＶＣＯ出力を分周する分
周器，これ等分周出力の位相比較をなす位相比較器を複
数組（ｎ組）設け、基準周波数の１周期ずつ順次遅れて
これ等各組を動作させ、これ等各組の位相比較出力を重
畳して、チャージポンプ，ＬＰＦ（ループフィルタ）を
介してＶＣＯ制御電圧とする。
【００１６】こうすることにより、各組の位相比較周波
数自体は基準周波数を１／ｎした低い周波数であって
も、実際にチャージポンプへ送出される位相差信号はｎ
組の信号が全て重畳されているために、基準周波数と等
しいサイクルを有する信号であるので、ＰＬＬ系での見
掛上の比較周波数は基準周波数を１／ｎする以前の周波
数となり、よって、基準周波数は高くしたままチャネル
間隔の小さいシステムに高速に対応できることになるの
である。
数自体は基準周波数を１／ｎした低い周波数であって
も、実際にチャージポンプへ送出される位相差信号はｎ
組の信号が全て重畳されているために、基準周波数と等
しいサイクルを有する信号であるので、ＰＬＬ系での見
掛上の比較周波数は基準周波数を１／ｎする以前の周波
数となり、よって、基準周波数は高くしたままチャネル
間隔の小さいシステムに高速に対応できることになるの
である。
【００１７】以下、図面を用いて本発明の実施例につい
て詳述する。
て詳述する。
【００１８】図１は本発明の実施例のブロック図であ
り、図３と同等部分は同一符号にて示している。図１に
おいて、発振器１の発振信号の基準周波数ｆr を１／ｎ
分周する分周器８．１〜８．ｎがｎ個設けられており、
またＶＣＯ５の発振周波ｆv を１／Ｎ分周する分周器
６．１〜６．ｎもｎ個設けられている。
り、図３と同等部分は同一符号にて示している。図１に
おいて、発振器１の発振信号の基準周波数ｆr を１／ｎ
分周する分周器８．１〜８．ｎがｎ個設けられており、
またＶＣＯ５の発振周波ｆv を１／Ｎ分周する分周器
６．１〜６．ｎもｎ個設けられている。
【００１９】更に、位相比較器２．１〜２．ｎもまたｎ
個設けられており、位相比較器２．１は分周器８．１と
６．１との両分周出力の位相比較を行う。位相比較器
２．２は分周器８．２と６．２との両分周出力の位相比
較を行う。以下同様にして、位相比較器２．ｎは分周器
８．ｎと６．ｎとの両分周出力の位相比較を行う。
個設けられており、位相比較器２．１は分周器８．１と
６．１との両分周出力の位相比較を行う。位相比較器
２．２は分周器８．２と６．２との両分周出力の位相比
較を行う。以下同様にして、位相比較器２．ｎは分周器
８．ｎと６．ｎとの両分周出力の位相比較を行う。
【００２０】各位相比較器は図３の従来例にて説明した
と同様に、一対の比較出力Ｕ，Ｄを夫々生成するもので
あるが、本例においては、進み位相差を示す出力Ｕは反
転値（Ｕの上にバーを付している）が導出されているも
のとする。
と同様に、一対の比較出力Ｕ，Ｄを夫々生成するもので
あるが、本例においては、進み位相差を示す出力Ｕは反
転値（Ｕの上にバーを付している）が導出されているも
のとする。
【００２１】比較出力Ｕの反転値は全てノアゲート８Ｕ
にて論理和重畳され、また比較出力Ｄは全てオアゲート
８Ｄにて論理和重畳されており、これ等重畳出力はチャ
ージポンプ３へ夫々入力されている。このチャージポン
プ３の出力はループフィルタ４を介してＶＣＯ５の制御
電圧となっている。
にて論理和重畳され、また比較出力Ｄは全てオアゲート
８Ｄにて論理和重畳されており、これ等重畳出力はチャ
ージポンプ３へ夫々入力されている。このチャージポン
プ３の出力はループフィルタ４を介してＶＣＯ５の制御
電圧となっている。
【００２２】尚、発振器１の発振出力ｆr は直接ｎ個の
分周器８．１〜８．ｎへ印加されてはおらず、リタイミ
ングのためのＤタイプＦＦ（フリップフロップ）１０に
より、ＶＣＯ５の発振出力ｆv によりリタイミングされ
た後に（ｆr ´）、ｎ個の分周器８．１〜８．ｎへ夫々
入力されている。
分周器８．１〜８．ｎへ印加されてはおらず、リタイミ
ングのためのＤタイプＦＦ（フリップフロップ）１０に
より、ＶＣＯ５の発振出力ｆv によりリタイミングされ
た後に（ｆr ´）、ｎ個の分周器８．１〜８．ｎへ夫々
入力されている。
【００２３】タイミング発生器９は制御部１１からのセ
ット信号Ｓに応答して、発振器１の発振出力ｆr の１周
期（１／ｆr ）ずつ順次遅れてアクティブとなるｎ個の
タイミング信号ＥＮ1 〜ＥＮn を生成するものである。
そのために、セット信号Ｓをリセット（Ｒ）入力とし、
基準周波数ｆr をクロック（ＣＫ）入力とする互いに縦
続接続されたｎ段のＤタイプＦＦ９．１〜９．ｎからな
っている。
ット信号Ｓに応答して、発振器１の発振出力ｆr の１周
期（１／ｆr ）ずつ順次遅れてアクティブとなるｎ個の
タイミング信号ＥＮ1 〜ＥＮn を生成するものである。
そのために、セット信号Ｓをリセット（Ｒ）入力とし、
基準周波数ｆr をクロック（ＣＫ）入力とする互いに縦
続接続されたｎ段のＤタイプＦＦ９．１〜９．ｎからな
っている。
【００２４】初段ＦＦ９．１のデータ（Ｄ）入力にはセ
ット信号Ｓが印加されており、そのＱ出力が次段ＦＦ
９．２のデータ入力となっている。以下、順次前段のＱ
出力をデータ入力とするものである。これ等ｎ段のＦＦ
９．１〜９．ｎの各Ｑ出力がタイミング信号ＥＮ1 〜Ｅ
Ｎn となる。
ット信号Ｓが印加されており、そのＱ出力が次段ＦＦ
９．２のデータ入力となっている。以下、順次前段のＱ
出力をデータ入力とするものである。これ等ｎ段のＦＦ
９．１〜９．ｎの各Ｑ出力がタイミング信号ＥＮ1 〜Ｅ
Ｎn となる。
【００２５】タイミング信号ＥＮ1 は分周器６．１及び
８．１の活性化を行うものであり、タイミング信号ＥＮ
2 は分周器６．２及び８．２の活性化を行う。以下同様
にして、タイミング信号ＥＮn は分周器６．ｎ及び８．
ｎの活性化を行う。
８．１の活性化を行うものであり、タイミング信号ＥＮ
2 は分周器６．２及び８．２の活性化を行う。以下同様
にして、タイミング信号ＥＮn は分周器６．ｎ及び８．
ｎの活性化を行う。
【００２６】制御部１１はチャネル変更指示に応答して
セット信号Ｓを生成して、リタイミングＦＦ１０のリセ
ット，タイミング発生器９の各ＦＦ９．１〜９．ｎのリ
セットを夫々行うものである。
セット信号Ｓを生成して、リタイミングＦＦ１０のリセ
ット，タイミング発生器９の各ＦＦ９．１〜９．ｎのリ
セットを夫々行うものである。
【００２７】また、制御部１１は、各位相比較器２．１
〜２．ｎからの位相同期（ロック）検出信号ＬＯ1 〜Ｌ
Ｏn を夫々入力としている。そして、例えば第ｍ（ｍは
１〜ｎのいずれかの整数）の位相比較器２．ｍにて位相
同期が検出されたときに、この第ｍの位相比較器２．ｍ
と第ｍの分周器６．ｍ及び８．ｍとを除く他の全ての組
の位相比較器，分周器を非活性状態とすべく、電源オフ
信号ＰＯを生成するようになっている。
〜２．ｎからの位相同期（ロック）検出信号ＬＯ1 〜Ｌ
Ｏn を夫々入力としている。そして、例えば第ｍ（ｍは
１〜ｎのいずれかの整数）の位相比較器２．ｍにて位相
同期が検出されたときに、この第ｍの位相比較器２．ｍ
と第ｍの分周器６．ｍ及び８．ｍとを除く他の全ての組
の位相比較器，分周器を非活性状態とすべく、電源オフ
信号ＰＯを生成するようになっている。
【００２８】尚、位相比較器２．１〜２．ｎの各々は分
周器からの両入力信号が位相同期状態になったときに、
ロック検出信号ＬＯ1 〜ＬＯn を夫々生成する機能を有
しているものであり、この機能は周知であるのでここで
は述べない。
周器からの両入力信号が位相同期状態になったときに、
ロック検出信号ＬＯ1 〜ＬＯn を夫々生成する機能を有
しているものであり、この機能は周知であるのでここで
は述べない。
【００２９】かかる構成において、位相比較器と、この
位相比較器へ入力されるＶＣＯ発振信号分周器（帰還分
周器と称される）と、基準発振信号分周器とがｎ組（ｎ
系統）設けられていることになり、各組の分周器６．１
〜６．ｎはＶＣＯ出力周波数ｆv を１／Ｎし、また各組
の分周器８．１〜８．ｎは基準発振周波数ｆr ´を１／
ｎし、共に各周波数をチャネル間隔Δｆ（＝ｆr ´／
ｎ，ｆv ／Ｎ）まで落とす機能を有している。
位相比較器へ入力されるＶＣＯ発振信号分周器（帰還分
周器と称される）と、基準発振信号分周器とがｎ組（ｎ
系統）設けられていることになり、各組の分周器６．１
〜６．ｎはＶＣＯ出力周波数ｆv を１／Ｎし、また各組
の分周器８．１〜８．ｎは基準発振周波数ｆr ´を１／
ｎし、共に各周波数をチャネル間隔Δｆ（＝ｆr ´／
ｎ，ｆv ／Ｎ）まで落とす機能を有している。
【００３０】これ等各分周器は、図２の動作タイミング
チャートにて示す如く、セット信号Ｓに応答して、基準
信号ｆr の各立上がりに同期して順次生成されるタイミ
ング信号ＥＮ1 〜ＥＮn により夫々活性化される。
チャートにて示す如く、セット信号Ｓに応答して、基準
信号ｆr の各立上がりに同期して順次生成されるタイミ
ング信号ＥＮ1 〜ＥＮn により夫々活性化される。
【００３１】今ここで、チャネル間隔を２００ＫＨｚ，
出力周波数９９９．８ＭＨｚのＰＬＬ同期の例を想定す
ると、この場合、Ｎ＝４９９９となる。そして、ｎ＝５
に選定したとすると、ｆr ＝ｎ×２００ＫＨｚ＝１ＭＨ
ｚとなる。タイミング信号ＥＮ1 〜ＥＮn は１ＭＨｚお
きに立上がる（イネーブルとなる）。
出力周波数９９９．８ＭＨｚのＰＬＬ同期の例を想定す
ると、この場合、Ｎ＝４９９９となる。そして、ｎ＝５
に選定したとすると、ｆr ＝ｎ×２００ＫＨｚ＝１ＭＨ
ｚとなる。タイミング信号ＥＮ1 〜ＥＮn は１ＭＨｚお
きに立上がる（イネーブルとなる）。
【００３２】ｆv が９９９．８ＭＨｚ≦ｆv ＜１ＧＨｚ
の場合には、ｆ01〜ｆ05のパルスの立上がりの間隔はｆ
v の１０００周期に相当することになる。しかし、ｆ05
の後のｆ01の２回目のパルスは１０００周期ではなく９
９９周期目になる。
の場合には、ｆ01〜ｆ05のパルスの立上がりの間隔はｆ
v の１０００周期に相当することになる。しかし、ｆ05
の後のｆ01の２回目のパルスは１０００周期ではなく９
９９周期目になる。
【００３３】また、ｆv が９９９．７５ＭＨｚ≦ｆv ＜
９９９．８ＭＨｚにおいては、ｆ04とｆ05との間隔がｆ
v の９９９周期に相当するものになる。同様にして、ｆ
v が９９９．６７ＭＨｚ≦ｆv ＜９９９．７５ＭＨｚで
は、ｆ03とｆ04との間隔のみがｆv の９９９周期に相当
するものになる。
９９９．８ＭＨｚにおいては、ｆ04とｆ05との間隔がｆ
v の９９９周期に相当するものになる。同様にして、ｆ
v が９９９．６７ＭＨｚ≦ｆv ＜９９９．７５ＭＨｚで
は、ｆ03とｆ04との間隔のみがｆv の９９９周期に相当
するものになる。
【００３４】以上のことから、ｆv が９９９ＭＨｚ≦ｆ
v ＜１００１ＭＨｚにおいては、ｆ01〜ｆ05の間隔はｆ
v の１０００±１周期の関係となる。
v ＜１００１ＭＨｚにおいては、ｆ01〜ｆ05の間隔はｆ
v の１０００±１周期の関係となる。
【００３５】一方、ｆr1〜ｆr5も同様であり、上記の例
の如く、９９９．７５ＭＨｚ≦ｆv＜９９９．８ＭＨｚ
の場合には、ｆr1〜ｆr5のパルスの立上がりの間隔も、
ｆr4〜ｆr5のみ９９９周期となる。
の如く、９９９．７５ＭＨｚ≦ｆv＜９９９．８ＭＨｚ
の場合には、ｆr1〜ｆr5のパルスの立上がりの間隔も、
ｆr4〜ｆr5のみ９９９周期となる。
【００３６】ｆ0iとｆri（ｉ＝１〜５）の位相比較にお
いては、セット信号Ｓの立上がりタイミングに応答した
パルスｆ0i，ｆRiの各１パルス目の立上がりは、リタイ
ミングＦＦ１０の作用により常に同位相の関係にあるた
めに、位相比較出力はｆ0i，ｆriの各２パルス目以降か
ら発生されることになり、各位相比較器において発生さ
れた位相比較出力はオアゲート８Ｕ，８Ｄにて夫々論理
和重畳されてチャージポンプ３への駆動信号となる。
いては、セット信号Ｓの立上がりタイミングに応答した
パルスｆ0i，ｆRiの各１パルス目の立上がりは、リタイ
ミングＦＦ１０の作用により常に同位相の関係にあるた
めに、位相比較出力はｆ0i，ｆriの各２パルス目以降か
ら発生されることになり、各位相比較器において発生さ
れた位相比較出力はオアゲート８Ｕ，８Ｄにて夫々論理
和重畳されてチャージポンプ３への駆動信号となる。
【００３７】各位相比較出力はｆri，ｆ0iの最初の入力
から、ｎ×ｆri，ｎ×ｆ0i以後に各ｆri，ｆ0iの位相関
係に基づいて発生される。すなわち、位相比較信号はｆ
r ´のパルス発生時に夫々同期して発生し、その発生周
期は平均して１／ｆr となる。
から、ｎ×ｆri，ｎ×ｆ0i以後に各ｆri，ｆ0iの位相関
係に基づいて発生される。すなわち、位相比較信号はｆ
r ´のパルス発生時に夫々同期して発生し、その発生周
期は平均して１／ｆr となる。
【００３８】ｆr ＝ｎ×Δｆの関係から基準周波数ｆr
はチャネル間隔のΔｆのｎ倍に設定されることになる。
はチャネル間隔のΔｆのｎ倍に設定されることになる。
【００３９】制御部１１においては、チャネル切換え指
示時にセット信号Ｓがイネーブルとなり、ｎ系統の位相
比較器２．１〜２．ｎの中で、何れかの系の位相比較に
おいて位相差が一定の許容範囲内に入った（位相ロック
状態）と確認された時点（ＬＯ1 〜ＬＯn のいずれかが
イネーブルとなる）で、その位相比較器を除く残余の全
ての位相比較器の系統を非活性制御する。
示時にセット信号Ｓがイネーブルとなり、ｎ系統の位相
比較器２．１〜２．ｎの中で、何れかの系の位相比較に
おいて位相差が一定の許容範囲内に入った（位相ロック
状態）と確認された時点（ＬＯ1 〜ＬＯn のいずれかが
イネーブルとなる）で、その位相比較器を除く残余の全
ての位相比較器の系統を非活性制御する。
【００４０】そのために、制御部１１は当該位相ロック
を検出した系統以外の系の電源をオフとする信号ＰＯを
生成する。その結果、収束同期に入った後は、位相ロッ
クした系の位相比較器，分周器の単一系のみが動作を維
持し続け、周期１／Δｆの位相比較出力によって基準周
波数のＰＬＬループにより同期が保たれることになる。
を検出した系統以外の系の電源をオフとする信号ＰＯを
生成する。その結果、収束同期に入った後は、位相ロッ
クした系の位相比較器，分周器の単一系のみが動作を維
持し続け、周期１／Δｆの位相比較出力によって基準周
波数のＰＬＬループにより同期が保たれることになる。
【００４１】再びチャネル切換えがなされるときには、
全ての位相比較系はオン（活性化）されてセット信号Ｓ
がイネーブルとなり、再び各分周器が１／ｆr の周期ず
つ遅れて立上がり、見掛上、位相比較の基準周波数をｎ
×Δｆに高めて、高速切換えが可能となる。尚、分周比
Ｎはチャネル切換えにより可変とされることは勿論であ
る。
全ての位相比較系はオン（活性化）されてセット信号Ｓ
がイネーブルとなり、再び各分周器が１／ｆr の周期ず
つ遅れて立上がり、見掛上、位相比較の基準周波数をｎ
×Δｆに高めて、高速切換えが可能となる。尚、分周比
Ｎはチャネル切換えにより可変とされることは勿論であ
る。
【００４２】
【発明の効果】叙上の如く、本発明によれば、チャネル
間隔の基準周波数Δｆで動作する位相比較系をｎ系統設
け、（１／ｎ）Δｆずつシフトさせて各系統の位相比較
出力を生成する様にし、これ等各位相比較出力を重畳し
て用いることにより、分数分周方式によることなく、Ｐ
ＬＬ系の基準周波数を見掛上ｎ×Δｆに高く設定するこ
とができ、よって高速切換えが可能となるという効果が
ある。
間隔の基準周波数Δｆで動作する位相比較系をｎ系統設
け、（１／ｎ）Δｆずつシフトさせて各系統の位相比較
出力を生成する様にし、これ等各位相比較出力を重畳し
て用いることにより、分数分周方式によることなく、Ｐ
ＬＬ系の基準周波数を見掛上ｎ×Δｆに高く設定するこ
とができ、よって高速切換えが可能となるという効果が
ある。
【００４３】また、収束した後は１系統の位相比較系以
外は全て電源をオフとして基準周波数Δｆまで落として
動作せしめているので、同期状態での雑音特性が改善さ
れるという効果もある。
外は全て電源をオフとして基準周波数Δｆまで落として
動作せしめているので、同期状態での雑音特性が改善さ
れるという効果もある。
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例の動作タイミングチャートであ
る。
る。
【図３】従来のＰＬＬ周波数シンセサイザの例を示す図
である。
である。
【図４】図３のブロック動作を示す図である。
１ 発振器 ２．１〜２．ｎ 位相比較器 ３ チャージポンプ ４ ループフィルタ ５ ＶＣＯ ６．１〜６．ｎ １／Ｎ分周器 ８．１〜８．ｎ １／ｎ分周器 ９ タイミング発生器 １０ リタイミングＤ−ＦＦ １１ 制御部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/087 - 7/22
Claims (4)
- 【請求項１】 電圧制御発振手段と、ｎ個（ｎは２以上
の整数）の位相比較手段と、これ等ｎ個の位相比較手段
に夫々対応して設けられ前記電圧制御発振手段の発振信
号の周波数を分周して対応位相比較手段の一入力とする
ｎ個の発振信号分周手段と、これ等ｎ個の位相比較手段
に夫々対応して設けられ基準信号の周波数を分周して対
応位相比較手段の他入力とするｎ個の基準信号分周手段
と、前記ｎ個の位相比較手段の出力に応じて前記電圧制
御発振手段の制御電圧を生成する制御電圧生成手段と、
チャネル変更指示に応答して前記基準信号の一周期間隔
で前記発振信号分周手段及び基準信号分周手段のｎ組を
順次活性制御する制御手段とを含み、前記位相比較手段
の各々は位相同期状態の時に位相同期検出信号を生成す
る機能を有し、前記制御手段は、更に前記位相同期検出
信号を発生した位相比較手段を除く他の全ての位相比較
手段、対応する他の全ての発振信号分周手段及び基準信
号分周手段を非活性制御するようにしたことを特徴とす
るＰＬＬ周波数シンセサイザ。 - 【請求項２】 更に前記基準信号の立上がりタイミング
を前記電圧制御発振手段の発振信号のそれに一致せしめ
るリタイミング手段を有することを特徴とする請求項１
記載のＰＬＬ周波数シンセサイザ。 - 【請求項３】 前記リタイミング手段は、前記基準信号
をデータ入力とし、前記発振信号をクロック入力とする
Ｄタイプフリップフロップであることを特徴とする請求
項２記載のＰＬＬ周波数シンセサイザ。 - 【請求項４】 前記制御電圧生成手段は、前記ｎ個の位
相比較出力の論理和出力を導出する手段と、この論理和
出力を入力とするチャージポンプ手段と、このチャージ
ポンプ手段の出力を入力とするループフィルタ手段とを
有することを特徴とする請求項１〜３いずれか記載のＰ
ＬＬ周波数シンセサイザ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8134515A JP2914297B2 (ja) | 1996-05-29 | 1996-05-29 | Ｐｌｌ周波数シンセサイザ |
| US08/864,974 US5856761A (en) | 1996-05-29 | 1997-05-28 | PLL frequency synthesizer using plural phase comparators and frequency dividers |
| EP97108716A EP0810736B1 (en) | 1996-05-29 | 1997-05-30 | PLL frequency synthesizer |
| DE69730175T DE69730175T2 (de) | 1996-05-29 | 1997-05-30 | PLL-Frequenzsynthetisierer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8134515A JP2914297B2 (ja) | 1996-05-29 | 1996-05-29 | Ｐｌｌ周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321617A JPH09321617A (ja) | 1997-12-12 |
| JP2914297B2 true JP2914297B2 (ja) | 1999-06-28 |
Family
ID=15130137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8134515A Expired - Fee Related JP2914297B2 (ja) | 1996-05-29 | 1996-05-29 | Ｐｌｌ周波数シンセサイザ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5856761A (ja) |
| EP (1) | EP0810736B1 (ja) |
| JP (1) | JP2914297B2 (ja) |
| DE (1) | DE69730175T2 (ja) |
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|---|---|---|---|---|
| WO2000045515A1 (fr) * | 1999-01-29 | 2000-08-03 | Sanyo Electric Co., Ltd. | Appareil a boucle a phase asservie (pll) et dispositif de repartition en frequence variable |
| WO2001017113A1 (fr) * | 1999-08-26 | 2001-03-08 | Sanyo Electric Co., Ltd. | Boucle a phase asservie |
| US6265947B1 (en) * | 2000-01-11 | 2001-07-24 | Ericsson Inc. | Power conserving phase-locked loop and method |
| US7125477B2 (en) * | 2000-02-17 | 2006-10-24 | Applied Materials, Inc. | Contacts for electrochemical processing |
| US6326851B1 (en) * | 2000-06-26 | 2001-12-04 | Texas Instruments Incorporated | Digital phase-domain PLL frequency synthesizer |
| US6362988B1 (en) * | 2000-06-29 | 2002-03-26 | Ford Global Tech., Inc. | System and method for synchronizing the phase angle for an AC power source in parallel operation with a grid |
| JP2002208858A (ja) * | 2001-01-10 | 2002-07-26 | Matsushita Electric Ind Co Ltd | 周波数シンセサイザと周波数生成方法 |
| DE60215806T2 (de) | 2001-06-15 | 2007-09-06 | Analog Devices Inc., Norwood | Interpolator mit variablem modul und variabler frequenzsynthesizer mit dem interpolator mit variablem modul |
| US6919650B2 (en) * | 2002-05-31 | 2005-07-19 | Ballard Power Systems Corporation | Hybrid synchronization phase angle generation method |
| US6791906B1 (en) * | 2003-10-30 | 2004-09-14 | Hewlett-Packard Development Company, L.P. | Method and system for fail-safe control of a frequency synthesizer |
| US7567642B2 (en) * | 2003-12-23 | 2009-07-28 | Analog Devices, Inc. | Phase detector with extended linear operating range |
| GB2430090B (en) * | 2005-09-08 | 2007-10-17 | Motorola Inc | RF synthesizer and RF transmitter or receiver incorporating the synthesizer |
| US9029461B2 (en) * | 2009-02-06 | 2015-05-12 | Eastman Chemical Company | Aliphatic polyester coating compositions containing tetramethyl cyclobutanediol |
| JP6725187B2 (ja) | 2018-03-09 | 2020-07-15 | 三菱電機株式会社 | Ｐｌｌ回路 |
| CN109584773B (zh) * | 2018-12-24 | 2022-04-01 | 惠科股份有限公司 | 时序控制方法、时序控制芯片和显示装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3571743A (en) * | 1968-10-30 | 1971-03-23 | Rca Corp | Phase lock loop |
| DE4121361A1 (de) * | 1991-06-28 | 1993-01-07 | Philips Patentverwaltung | Frequenzsynthese-schaltung |
| JP2993200B2 (ja) * | 1991-07-31 | 1999-12-20 | 日本電気株式会社 | 位相同期ループ |
| JPH05291950A (ja) * | 1992-04-15 | 1993-11-05 | Mitsubishi Electric Corp | フェーズロックドループ周波数シンセサイザ |
| JPH07302938A (ja) * | 1994-04-28 | 1995-11-14 | Sony Corp | 圧電セラミックトランス及びその製造方法 |
| US5550515A (en) * | 1995-01-27 | 1996-08-27 | Opti, Inc. | Multiphase clock synthesizer having a plurality of phase shifted inputs to a plurality of phase comparators in a phase locked loop |
-
1996
- 1996-05-29 JP JP8134515A patent/JP2914297B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-28 US US08/864,974 patent/US5856761A/en not_active Expired - Fee Related
- 1997-05-30 EP EP97108716A patent/EP0810736B1/en not_active Expired - Lifetime
- 1997-05-30 DE DE69730175T patent/DE69730175T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09321617A (ja) | 1997-12-12 |
| DE69730175T2 (de) | 2004-12-30 |
| DE69730175D1 (de) | 2004-09-16 |
| EP0810736B1 (en) | 2004-08-11 |
| EP0810736A1 (en) | 1997-12-03 |
| US5856761A (en) | 1999-01-05 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |