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Hintergrund
der Erfindung
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Die
vorliegende Erfindung betrifft einen Phasenregelkreis (phase-locked
loop, PLL)-Frequenzgenerator, und im Besonderen einen PLL-Frequenzgenerator,
der geeignet ist für
die Anwendung in einem Kommunikationssystem mit einem kleinen Kanalintervall.
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Beschreibung
des Stands der Technik
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Im
Allgemeinen wird ein Kanalintervall auf einen kleinen Wert gesetzt,
um mit einem großen
Anteil des Kapazitätsmaßes für das Kommunikationssystem
zurechtzukommen. Daher wird in Fällen,
in denen das Kanalintervall klein ist, das Verhältnis der Frequenzteilung des
Phasenregelkreises, der einen PLL-Generator bildet, groß. Die Referenzfrequenz, die
mit einer anderen verglichen wird, wird jedoch klein. Die Implementierung
eines Hochgeschwindigkeitsvorgangs ist schwierig, mit dem Ergebnis,
dass es lange dauert, die Frequenz umzuschalten (Kanalumschaltung).
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Die
Druckschrift ARTICLE OF INSTITUTE OF ELECTRONIC INFORMATION COMMUNICATION
November 1993, C-1, Vol. J76-C-I, No. 11, Seiten 445–452, H.
ADACHI ET AL. "High-Speed
Frequency Switching Synthesizer Using Fractional N Phase Locked
Loop" offenbart
eine Technik für
Hochgeschwindigkeits-Frequenzumschaltungen
eines PLL-Frequenzgenerators zur Anwendung in einem Kommunikationsequipment
eines Kommunikationssystems, in dem das Kanalintervall klein ist.
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1 ist ein Blockdiagramm
des im oben genannten Artikel offenbarten Frequenzgenerators. Bezogen
auf 1, hat der Phasenvergleicher 2 einen Eingang
für das
Referenzsignal vom Oszillator mit der Frequenz fr. Die anderen dort
angelegten Eingänge
sind Signale, die durch Frequenzteilung des Oszilla tionsausgangs
des VCO (Voltage Controlled Oscillator, spannungsgesteuerter Oszillator) 5 mittels
des Frequenzteilers 6 erhalten werden.
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Ein
Vergleichsausgangspaar U, D des Phasenvergleichers 2 kommt
als Steuerspannung zum VCO 5 durch die Ladungspumpe 3 und
den Schleifenfilter 4. Hier repräsentieren U und D den absoluten Wert
beziehungsweise das Vorzeichen des Phasenunterschieds und auch die
das Vorauseilen (U) oder die Verzögerung (D) des Signals.
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Der
Frequenzteiler 6 verwendet den Bruchwert {1/(M + k/L)}
als Verhältnis
der Frequenzteilung. Das Verhältnis
der Frequenzteilung wird gesteuert vom Akkumulator 7, der
aus einem Addierer 71, einem Latch 72, und einer
Steuersektion 73 besteht.
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Der
Ausgang des Addierers 71 wird im Latch 72 eingerastet
im Gleichlauf mit der Referenzfrequenz fr des Referenzsignals, wodurch
ein Additionsausgang um k erhöht
wird.
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Wenn
der Addierer 71 in einen Überlauf kommt, wird das Frequenzteilungsverhältnis M
+ 1. Wenn kein Überlauf
auftritt, bleibt das Frequenzteilungsverhältnis M.
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Es
wird ein Takt für
einen Zyklus (1/f) des Referenzsignals gebraucht. Wie in 2 gezeigt, wird das Frequenzteilungsverhältnis M
während
L Takten (Zeit T) nur einmal zu M + 1 geändert. Zu dieser Zeit wird
ein Durchschnittswert des Frequenzteilungsverhältnisses über die Zeit T zu M + 1/L.
Da 1/L als K/L betrachtet werden kann, was ausgedehnt ist, lasse man
k für 0,
1, 2, ... stehen, wodurch das Frequenzteilungsverhältnis bezüglich eines
1/L-Schrittes bestimmt werden kann.
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Nachstehend
steht KPD für
die Sensitivität des
Phasenvergleichers 2, Kv für
die Sensitivität
des VCO, fout für
die Ausgangsfrequenz und fr für
die Referenzfrequenz. Eine Schleifenverstärkung Ko wird: Ko
= Kv·KPD/N
= Kv·KPD/(fout/fr),demnach
nimmt die Schleifenverstärkung
Ko einen großen
Wert an, wenn N klein ist, das heißt, wenn fr groß ist. Es
wird möglich,
die Konvergenzzeit zu verkürzen.
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In
dem in 1 gezeigten,
auf den Bruch N phaseneingerasteten Kreis ändert sich das Frequenzteilungsverhältnis in
Bezug auf die Zeit T als Referenzzyklus. Dadurch erscheinen die
Frequenzkomponente 1/T und Vielfache davon als ein Ausgang des Phasenvergleichers.
Daher ist das Ausgangssignal des VCO moduliert.
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Als
Ergebnis gibt es das Problem, dass hochpegelige ("high-level") Störungen in
der Nachbarschaft der zentralen Frequenz des Ausgangssignals generiert
werden.
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Druckschrift
US-A-5,254,959 weist alle Eigenschaften aus dem Oberbegriff von
Anspruch 1 auf.
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Zusammenfassung
der Erfindung
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In
Anbetracht des Vorangehenden ist es ein Ziel der vorliegenden Erfindung,
einen PLL-Frequenzgenerator bereitzustellen, der fähig ist,
eine Hochgeschwindigkeitskanalumschaltung zu ändern, ohne Störungen zu
generieren in einem Kommunikationssystem mit hoher Kapazität, das ein
kleines Kanalintervall hat und eine hohe Referenzfrequenz verwendet.
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Entsprechend
der vorliegenden Erfindung wird, um das oben genannte Ziel zu erreichen,
ein PLL (Phase-locked loop, Phasenregelkreis)-Frequenzgenerator
bereitgestellt, der ein Spannungssteueroszillationsmittel (bzw.
spannungsgesteuertes Oszillationsmittel) (5) für das Erzeugen
eines Oszillationssignals;
n Phasenvergleichsmittel, wobei
n eine ganze Zahl größer als
2 ist;
n Oszillationssignal-Frequenzteilungsmittel zum Teilen
der Frequenz des Oszillationssignals, wobei von jedem der n Oszillationssignal-Frequenzteilungsmittel
das frequenzgeteilte Oszillationssignal jeweils einem ersten Eingang
eines entsprechenden der n Phasenvergleichsmittel zugeführt wird;
Steuerspannungserzeugungsmittel
zum Erzeugen einer Steuerspannung für die Spannungssteueroszillationsmittel
in Antwort auf Ausgangssignale der n Phasenvergleichsmittel;
und
Steuermittel zum Steuern der abwechselnden Aktivierung der n Oszillationssignal-Frequenzteilungsmittel
umfasst; und der dadurch gekennzeichnet ist, dass er weiterhin umfasst:
n
Referenzsignal-Frequenzteilungsmittel zum Teilen der Frequenz des
Referenzsignals, wobei das von jedem der n Referenzsignal-Frequenzteilungsmittel frequenzgeteilte
Referenzsignal jeweils einem zweiten Eingang eines entsprechenden
der n Phasenvergleichsmittel zugeführt wird;
wobei die Steuermittel
weiterhin ausgestaltet sind zum Steuern der sukzessiven Aktivierung
von n Gruppen von Frequenzteilern in Antwort auf einen Kanaländerungsbefehl,
wobei jede Gruppe von Frequenzteilern eins der n Oszillationssignal-Frequenzteilungsmittel
und eins der n Referenzsignal-Frequenzteilungsmittel
umfasst, die mit demselben Phasenvergleichsmittel von den n Phasenvergleichsmitteln
verbunden sind, wobei die Aktivierungsverzögerung zwischen zwei Gruppen
von Teilern, die sukzessive aktiviert werden sollen, gleich einem
Zyklusintervall des Referenzsignals ist.
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Vorzugsweise
ist ein PLL-Frequenzgenerator bereitgestellt, bei dem jedes der
Phasenvergleichsmittel eine Funktion zum Generieren eines Phasensynchronisations-Erfassungssignals
zum Zeitpunkt eines Phasensynchronisationszustands hat, und weiterhin
die Steuermittel die Deaktivierung von allen anderen Phasenvergleichsmitteln
außer dem
Phasenvergleichsmittel, das das Phasensynchronisations-Erfassungssignal
erzeugt, und von allen anderen entsprechenden Oszillationssignals- Frequenzteilungsmitteln
und Referenzsignal-Frequenzteilungsmitteln
steuern.
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Wie
oben dargelegt, wird eine Vielzahl von Gruppen (n Gruppen) von Frequenzteilern
bereitgestellt, um die Referenzfrequenz und die Ausgangsfrequenz
des VCO n Frequenzteilungen zu unterwerfen, und eine Vielzahl von
Phasenvergleichern (n Phasenvergleichern) zum Vergleichen der Phasen
der frequenzgeteilten Ausgänge
davon. Diese n Gruppen sind abwechselnd um einen Zyklus der Referenzfrequenz
verzögert.
Die Phasenvergleichsausgänge dieser
n Phasenvergleicher sind überlagert,
wodurch die VCO-Steuerspannung durch die Ladungspumpe und den Schleifenfilter
(LPF) festgelegt wird.
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Da
das tatsächlich
zu der Ladungspumpe gesendete Phasendifferenzsignal das Signal ist,
in dem alle n Phasenvergleicherausgangssignale überlagert sind, wird die offensichtliche
Vergleichsfrequenz des PLL-Systems die frühere Frequenz von 1/n der Referenzfrequenz.
Folglich ist es fähig,
in Hochgeschwindigkeit einem System zu entsprechen, das ein kleines
Kanalintervall hat und das in einer hohen Referenzfrequenz bleibt.
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Die
obengenannten und weitere Ziele und neue Eigenschaften der Erfindung
werden aus der folgenden detaillierten Beschreibung besser verstanden
werden, wenn diese in Verbindung mit den beigefügten Zeichnungen gelesen wird.
Es sollte jedoch ausdrücklich
verstanden werden, dass die Zeichnungen nur zur Illustration dienen
und nicht als Definition der Grenzen der Erfindung beabsichtigt
sind.
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Kurze Beschreibung
der Zeichnungen
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1 zeigt ein Beispiel eines
konventionellen PLL-Frequenzgenerators;
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2 zeigt einen Blockbetrieb
von 1;
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3 ist ein Blockdiagramm,
das ein Ausführungsbeispiel
entsprechend der vorliegenden Erfindung zeigt; und
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4 ist ein Zeitdiagramm,
das den Betrieb des Ausführungsbeispiels
der Erfindung zeigt.
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Detaillierte
Beschreibung der bevorzugten Ausführungsbeispiele
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Ein
bevorzugtes Ausführungsbeispiel
der Erfindung wird nun, bezugnehmend auf die beigefügten Zeichnungen,
im Detail beschrieben.
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3 ist ein Blockdiagramm
eines Ausführungsbeispiels
der Erfindung. Dieselben Teile wie die aus 1 sind durch dieselben Bezugszeichen
gekennzeichnet. In 3 sind
n Einheiten von Frequenzteilern 8.1 bis 8.n bereitgestellt,
die 1/n Frequenzteilung auf eine Referenzfrequenz fr eines Oszillationssignals
eines Oszillators 1 implementieren. Weiterhin sind n Einheiten
von Frequenzteilern 6.1 bis 6.n bereitgestellt,
die 1/N-Frequenzteilung auf einen Oszillationszyklus fv von VCO 5 implementieren.
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N
Einheiten von Phasenvergleichern 2.1 bis 2.n werden
bereitgestellt. Der Vergleicher 2.1 implementiert einen
Phasenvergleich von beiden Frequenzteilerausgängen des Frequenzteilers 8.1 und des
Frequenzteilers 6.1. Der Vergleicher 2.2 implementiert
einen Phasenvergleich der beiden Frequenzteilerausgänge des
Frequenzteilers 8.2 und des Frequenzteilers 6.2.
In derselben Weise wie die oben beschriebene Prozedur implementiert
der Vergleicher 2.n einen Phasenvergleich der beiden Frequenzteilerausgänge der
Frequenzteiler 8.n und 6.n.
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Jeder
der Phasenvergleicher, der ähnlich dem
aus 1 als konventionellem
Beispiel ist, erzeugt ein Vergleichsausgangspaar U und D, besonders
in diesem Ausführungsbeispiel,
und ein invertierter Wert als Ausgang U, der eine Voreilphasendifferenz
anzeigt, wird abgeleitet.
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Alle
der invertierten Werte des Vergleichsausgangs U sind einer Inklusive-OR-Überlagerung am
NOR-Gatter 8U unterworfen.
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Alle
Vergleichsausgänge
D sind einer Inklusive-OR-Überlagerung
am OR-Gatter 8D unterworfen. Diese Überlagerungsausgänge werden
jeweils in eine Ladungspumpe 3 eingegeben. Der Ausgang der
Ladungspumpe 3 kommt in die Steuerspannung von VCO 5 durch
das Schleifenfilter 4.
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Der
Oszillationsausgang fr des Oszillators 1 wird den n Einheiten
von Frequenzteilern 8.1 bis 8.n nicht direkt zugeführt. Der
Ausgang fr wird in ein D-Typ-FF (Flip-Flop) 10 eingegeben
für eine
Synchronisierungsauffrischung (Re-Timing). Der Ausgang fr wird vom Oszillationsausgang
fv des VCO 5 einer Synchronisierungsauffrischung unterworfen
zu fr', wie er in
jeweils n Stück
der Frequenzteiler 8.1 bis 8.n eingegeben wird.
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Ein
Taktgeber 9 antwortet auf ein Setzsignal S von der Steuersektion 11.
Der Taktgeber 9 erzeugt n Stück von Taktsignalen EN1 bis
ENn. N Stück
von Taktsignalen EN1 bis ENn eilen der Reihe nach je um eine Periode
(1/f r) des Oszillationsausgangs fr des Oszillators 1 nach,
bis sie aktiv werden. Der Taktgeber 9 ist zusammengesetzt
aus n Stufen von D-Typ-FF (Flip-Flops) 9.1 bis 9.n,
die fortlaufend miteinander verbunden sind. Eingänge der n Stufen von D-Typ-Flip-Flops
sind das Setzsignal S als Rücksetzeingang
(R) und die Referenzfrequenz fr als Takteingabe (CK).
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Das
Setzsignal S wird in einen Dateneingang des FF 9.1 in der
ersten Stufe eingegeben. Der Ausgang Q davon wird dem Dateneingang
des FF 9.2 in der nächsten
Stufe zugeführt.
Dann wird der Ausgang Q der vorherigen Stufe seinerseits ein Dateneingang.
Jeder Ausgang Q dieser n Stufen Flip-Flops 9.1 bis 9.n kommt
in Taktsignale EN1 bis ENn.
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Das
Taktsignal EN1 implementiert eine Aktivierung sowohl des Frequenzteilern 6.1 als
auch des Frequenzteilern 8.1. Das Taktsignal EN2 implementiert
eine Aktivierung sowohl des Frequenzteilers 6.2 als auch
des Frequenzteilers 8.2. In derselben Weise wie oben beschrieben
implementiert dann das Taktsignal ENn eine Aktivierung sowohl des
Frequenzteilers 6.n als auch des Frequenzteilers 8.n.
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Die
Steuersektion 11 antwortet auf einen Kanaländerungsbefehl
und erzeugt das Setzsignal S. Die Steuersektion 11 veranlasst einen
Reset des Synchronisierungsauffrischungs-Flip-Flops 10,
und einen Reset von jedem Flip-Flop 9.1 bis 9.n des
Taktgebers 9.
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Die
Steuersektion 11 nimmt einen Eingang für die Phaseneinrastungs-Erfassungssignale
LO1 bis LOn von jedem der Phasenvergleicher 2.1 bis 2.n.
M kann jede ganze Zahl zwischen 1 und n sein; wenn eine Phaseneinrastung
im m-ten Phasenvergleicher 2.m erfasst wird, wird ein Stromversorgungs-OFF-Signal PO erzeugt.
Das Stromversorgungs-OFF-Signal ändert
alle Phasenvergleicher und Frequenzteiler außer dem m-ten Phasenvergleicher 2.m und
den m-ten Frequenzteilern 6.m und 8.m in einen
nichtaktiven Zustand.
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Jeder
der Phasenvergleicher 2.1 bis 2.n hat eine Funktion
zum Erzeugen von Phaseneinrastungs-Erfassungssignalen LO1 bis LOn,
wenn beide Eingangssignale vom Frequenzteiler in den Phaseneinrastungszustand
kommen.
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In
dieser Anordnung sind n Einheiten von Phasenvergleichern, n Einheiten
von VCO-Oszillationssignal-Frequenzteilern (Feedback-Frequenzteiler genannt),
die in den Phasenvergleicher eingeben, und n Einheiten von Referenzoszillationssignal-Frequenzteilern
bereitgestellt. Von diesen Schaltkreisen sind n Sets (n Systeme)
bereitgestellt. Die Frequenzteiler 6.1 bis 6.n von
jedem Set teilen die VCO-Ausgangsfrequenz fv in 1/N. Die Frequenzteiler 8.1 bis 8.n von
jedem Set teilen die Referenzoszillationsfrequenz fr' in 1/n. Beide haben
eine Funktion, die jede Frequenz dazu bringt, in einen Kanalzwischenraum Δf (= fr'/n, fv/N) abzufallen.
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Wie
im Betriebszeitdiagramm von 4 gezeigt,
antwortet jeder der Frequenzteiler auf das Setzsignal S. Jeder der
Frequenzteiler wird aktiviert von dem Taktsignal EN1 bis ENn, die
der Reihe nach generiert werden in Synchronisation mit jedem Ansteigen
des Referenzsignals fr.
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Hier
wird ein Beispiel einer PLL-Synchronisation angenommen, in dem der
Kanalzwischenraum 200 kHz ist und die Ausgangsfrequenz 999.8 MHz. Dieser
Fall resultiert in N = 4999. Wenn n = 5 gewählt wird, resultiert dieser
Fall weiter in fr = n*200 kHz = 1 MHz. Die Taktsignale EN1 bis ENn
steigen in jeden 1 MHz an (kommen in den Enable-Zustand).
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Wenn
999,8 MHz ≤ fv < 1 GHz ist, entspricht das
ansteigende Intervall der Pulse f01 bis f05 1000 Zyklen von fv.
Der zweite Puls von f01 nach f05 jedoch entspricht nicht 1000 Zyklen,
sondern 999.
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Weiterhin
entspricht, wenn 999,75 MHz ≤ fv < 999,8 MHz ist,
der Zwischenraum zwischen f04 und f05 999 Zyklen von fv. In derselben
Weise wie oben entspricht nur der Zwischenraum zwischen f03 und f04
999 Zyklen von fv, wenn 999,67 MHz ≤ fv < 999,75 MHz.
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Wie
oben dargelegt, steht der Zwischenraum von f01 bis f05 mit 1000 ± 1 Zyklen
von fv in Beziehung, wenn 999 MHz ≤ fv < 1001 MHz.
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fr1
bis fr5 sind ähnlich
denen der oben genannten Fälle.
Wenn 999,75 MHz ≤ fv < 999,8 MHz ist,
wird das ansteigende Intervall von Pulsen von fr1 bis fr5 nur im
Fall von fr4 bis fr5 999 Zyklen.
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Im
Phasenvergleich zwischen f0i und fri (i = 1 bis 5) ist jede der
voraneilenden Flanken, die dem ersten Puls der Pulse f01, fR1 entspricht,
die auf die Synchronisierung der ansteigenden Flanke des Setzsignals
S antworten, in Beziehung zu immer derselben Phase wegen des Betriebs
des Synchronisierungsauffrischungs-FF 10, wobei der Phasenvergleichsausgang
nach jedem der zweiten Pulse von f01, fr1 erzeugt wird. Der Phasenvergleichsausgang, der
von jedem Phasenvergleicher erzeugt wird, ist einer Inklusive-OR-Überlagerung
an den OR-Gattern 8U, 8D unterworfen, wodurch
er ins Antriebssignal zu der Ladungspumpe 3 kommt.
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Jeder
Phasenvergleichsausgang wird, basierend auf der Phasenbeziehung
von jedem der fri, f0i nach n*fri, n*f0i, von der Anfangseingabe
von fri, f0i erzeugt. Das Phasenvergleichssignal wird nämlich synchron
erzeugt zu der Zeit der Pulserzeugung des jeweiligen fr'. Der Erzeugezyklus
davon kommt auf 1/fr im Durchschnitt.
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Basierend
auf der Beziehung fr = n × Δf wird die
Referenzfrequenz fr zu n-mal Δf
des Kanalzwischenraums festgesetzt.
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In
der Steuersektion 11 kommt das Setzsignal in den Enable-Zustand, wenn eine
Kanalumschaltung angewiesen wird. Zu der Zeit, wenn festgestellt
wird, dass eine Phasendifferenz in eine vorgeschriebene Toleranz
(Phaseneinrastungsbedingung) im Phasenvergleich von einem der Systeme
in den n Systemen der Phasenvergleicher 2.1 bis 2.n (eins der
Signale LO1 bis LOn kommt in den Enable-Zustand) eingetreten ist,
veranlasst es alle Systeme von Phasenvergleichern mit Ausnahme von
diesem Phasenvergleicher zu steuern, nichtaktiviert zu sein.
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Aus
diesem Grund wird ein Signal PO, das veranlasst, dass eine Stromversorgung
von Systemen mit Ausnahme von dem System, in dem die Phaseneinrastung
erfasst wurde, ausgeschaltet wird, durch die Steuersektion 11 erzeugt.
Als Ergebnis sind nach dem Eintritt in den Konvergenzgleichlauf
nur sowohl der Phasenvergleicher in dem phaseneingerasteten System
als auch ein einzelnes System von Frequenzteilern kontinuierlich
im Einsatz. Der Gleichlauf wird erhalten von der PLL-Schleife der
Referenzfrequenz wegen des Phasenvergleichsausgangs mit einem Zyklus
von 1/Δf.
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Wenn
die Kanaländerung
erneut implementiert wird, werden alle Phasenvergleichssysteme angeschalten
(Aktivierung), und das Setzsignal S kommt in den Enable-Zustand.
Wiederum steigt jeder Frequenzteiler an mit Verzögern von jedem 1/fr-Zyklus.
Das erlaubt der Referenzfrequenz des Phasenvergleichs, offensichtlich
zu n × Δf anzusteigen.
Ein Hochgeschwindigkeitsumschalten wird möglich. Das Frequenzteilungsverhältnis N
wird variabel aufgrund der Kanaländerung.
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Wie
oben beschrieben, werden entsprechend der vorliegenden Erfindung
n Systeme des Phasenvergleichssystems bereitgestellt, die auf der Referenzfrequenz Δf des Kanalintervalls
arbeiten. Es veranlasst die n Systeme des Phasenvergleichssystems,
um (1/n)Δf
zu verschieben, wodurch der Phasenvergleichsausgang von jedem System
erzeugt wird. Jeder dieser Phasenvergleichsausgänge, die überlagert sind, wird angewendet,
mit Ausnahme der Bruchteil-Frequenzteilermethode. Dadurch ist die Referenzfrequenz
des PLL-Systems fähig,
anscheinend auf n × Δf hoch festgesetzt
zu sein. Entsprechend gibt es den Effekt, dass ein Hochgeschwindigkeitsschalten
möglich
wird.
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Weiterhin
bringt es nach dem Konvergieren alle der Stromquellen außer einem
System von Phasenvergleichssystemen in den OFF-Zustand, so dass
davon ein Betrieb implementiert wird unter der Referenzfrequenz Δf, wodurch
es einen Effekt gibt, dass die Rauschcharakteristik im synchronen
Zustand verbessert ist.
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Während bevorzugte
Ausführungsbeispiele der
Erfindung unter Benutzung spezifischer Terme beschrieben wurden,
dient eine solche Beschreibung nur illustrativen Zwecken, und es
ist selbstverständlich,
dass Änderungen
und Variationen gemacht werden können,
ohne den Bereich der folgenden Ansprüche zu verlassen.