DE69415897T2

DE69415897T2 - Frequenzsynthetisierer mit digitalem Phasenregelkreis, der einen Frequenzteiler mit rationalem Teilungsverhältnis enthält

Info

Publication number: DE69415897T2
Application number: DE69415897T
Authority: DE
Inventors: Jacques Meyer
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1993-08-31
Filing date: 1994-08-29
Publication date: 1999-09-02
Anticipated expiration: 2014-08-30
Also published as: US5448191A; EP0641083A1; FR2709624B1; DE69415897D1; EP0641083B1; JPH07154253A; FR2709624A1; JP3747480B2

Description

Die vorliegende Erfindung betrifft einen Frequenz-Synthetisator, der in einer digitalen phasen-verriegelten Schleife (digitalen PLL-Schaltung) als spannungsgesteuerter Oszillator dient.
Fig. 1 zeigt schematisch einen herkömmlichen Aufbau einer phasen-verriegelten bzw. phasen-synchronisierten Schleife (PLL-Schaltung). Die PLL-Schaltung weist einen spannungsgesteuerten Oszillator (VCO) 10 auf, der eine Frequenz NF einem Teiler-durch-N 12 zuführt. Ein Phasenkomparator 14 erhält die Ausgangsfrequenz F des Teilers 12 und eine Bezugsfrequenz Fref zugeführt. Der Phasenkomparator 14 führt ein Phasenfehlersignal einem Filter 16 zu, dessen Ausgangsgröße den Oszillator 10 steuert. Im stationären Betrieb ist das Signal F in der Phase und in der Frequenz mit dem Signal Fref verriegelt. Bei einer geläufigen Anwendung, beispielsweise in der Horizontalabtastung eines Fernsehgeräts, liegt die Abtastfrequenz F in der Größenordnung von 15 kHz, die Frequenz NF in der Größenordnung von 12 MHz (N = 768), und das Filter 16 ist ein Tiefpaßfilter, dessen Grenzfrequenz bei einigen Hundert Hertz liegt.
Gegenwärtig ist man bestrebt, sämtliche Elemente einer PLL- Schaltung in Form digitaler Schaltungen zu realisieren. Hierdurch läßt sich die Verwendung von Kapazitäten hohen Betrags, die schwer zu integrieren sind, vermeiden, die Bauteile können programmierbar gemacht werden und die Schaltungsentwürfe durch Verwendung von Standardblocks in MOS- oder CMOS-Technologie vereinfacht werden.
Fig. 2 zeigt eine Ausführungsform eines digitalen gesteuerten Oszillators 10, wobei in diesem Fall das Filter 16 ein digitales Filter ist und ein digitales Korrektursignal C liefert. Das digitale Äquivalent eines gesteuerten Oszillators ist ein Frequenz-Synthetisator. Zur Erzeugung des Signals NF teilt man im allgemeinen ein Taktsignal Fh von höherer Frequenz als der Frequenz des Signals NF durch einen programmierbaren Frequenzteiler 10-1. Der Teiler 10-1 erhält als Programmierinformation das digitale Korrektursignal C zugeführt. Je höher die Frequenz Fh bezogen auf die synthetisierte Frequenz NF ist, um so besser ist die Genauigkeit oder Auflösung dieser synthetisierten Frequenz.
In einem Fernseh-Horizontalabtast- bzw. -ablenksystem liegt das Signal NF in der Größenordnung von 12 MHz. Die höchste Frequenz Fh, die man mit den geläufigen Technologien erhalten kann, liegt in der Größenordnung von 100 bis 300 MHz. Die Frequenz Fh muß besonders stabil sein. Eine Weise der Erzielung einer so hohen stabilen Frequenz besteht in der Verwendung eines Frequenzvervielfachers, der nichts anderes als eine analoge Hilfs-PLL-Schaltung darstellt. Diese analoge PLL-Schaltung weist einen gesteuerten Oszillator 10-2 auf, der die Frequenz Fh dem programmierbaren Teiler 10-1 und einem Teiler 10-3 zuführt. Ein Phasenkomparator 10-4 erhält die Ausgangsgröße des Teilers 10-3 und die Ausgangsgröße eines Quarzoszillators 10-5 zugeführt. Die Ausgangsgröße e2 des Komparators 10-4 wird einem Filter 10-6 zugeführt, das seinerseits ein Korrektursignal c2 an den gesteuerten Oszillator 10-2 zuführt.
Der vorstehend beschriebene PLL-Frequenzvervielfacher arbeitet bei einer besonders hohen Frequenz. Demzufolge haben die für die Realisierung der PLL-Schleife erforderlichen Kapazitäten, insbesondere die Kapazitäten des Filters 10-6, eine geringe Größe und sind integrierbar. Die Taktfrequenz Fh ist gleich der mit dem Teilungsverhältnis des Teilers 10-3 multiplizierten Frequenz des Oszillators 10-5. Der Oszillator 10-5 ist nicht vollständig integrierbar, jedoch braucht er im allgemeinen nicht unbedingt vorgesehen zu werden. Tatsächlich kann das Signal, das dieser Oszillator liefern soll, ein beliebiges Taktsignal sein, wie es häufig in einer die digitale PLL-Schaltung enthaltenden integrierten Schaltung verfügbar ist. Die erforderliche Frequenz Fh läßt sich dann durch geeignete Wahl des Teilungsverhältnisses des Teilers 10-3 wählen.
Will man eine Frequenz NF mit einer guten Auflösung (hoher Genauigkeit) erhalten, muß das Teilungsverhältnis K des Teilers 10-1 groß sein bzw. muß die Frequenz Fh sehr viel höher als die Frequenz NF sein. Nun ist jedoch die Frequenz Fh in der Praxis auf einige Hundert MHz begrenzt. Beispielsweise wählt man eine Frequenz von etwa 220 MHz, was zur Anwendung eines niedrigen Teilungsverhältnisses zwischen 18 und 19 führt, um ein Signal NF von ca. 12 MHz in einer PLL- Schaltung für die Horizontal- bzw. Zeilenabtastung bzw. -ablenkung eines Fernsehgeräts zu erhalten.
Fig. 3 zeigt einen digitalen Frequenz-Synthetisator nach dem Stande der Technik, wie er beispielsweise in dem Dokument GB-A-2 107 142 beschrieben ist, mittels welchem eine hohe Frequenz Fh durch eine nicht-ganzzahlige Zahl geteilt werden kann. Die Programmier-Datengröße C wird in einen ganzzahligen Teil Int(C) = K, der beispielsweise einigen hochwertigen Bits der Datengröße C entspricht, und in einen Bruchzahl- Anteil Frac(C), der den verbleibenden Bits niedriger Wertig keit der Datengröße C entspricht, aufgetrennt. Der ganzzahlige Teil K wird einem ersten Eingang einer Addiervorrichtung 20 zugeführt. Die Addiervorrichtung 20 führt einem herkömmlichen programmierbaren Teiler 22 die Summe aus dem ganzzahligen Teil K und einem von einer zweiten Addiervorrichtung 24 gelieferten Übertrags-Bit Cout zu. Dieses Übertrags-Bit wird entweder einem zweiten Eingang der Addiervorrichtung 20 oder einem Übertrags-Eingang der Addiervorrichtung 20 zugeführt, wobei in diesem Fall der zweite Eingang der Addiervorrichtung 20 den Betrag 0 zugeführt erhält. Der Teiler 22 erzeugt das zu synthetisierende Signal NF, indem er die hohe Frequenz Fh durch K (oder einen dem Wert K entsprechenden Faktor) teilt.
Der Bruchzahl-Anteil Frac(C) der Datengröße C wird einem ersten Eingang der Addiervorrichtung 24 zugeführt. Die Ausgangsgröße der Addiervorrichtung 24 wird einem Register 25 zugeführt, und der Inhalt A dieses Registers wird einem zweiten Eingang der Addiervorrichtung 24 zugeführt. Das Register 25 wird im Takt des Signals NF aktiviert. Die Gesamtheit aus der Addiervorrichtung 24 und dem Register 25 bildet das, was man einen 'Akkumulator' nennt und ist mit der Bezugsziffer 26 bezeichnet.
Anfänglich befindet sich der Akkumulator (d. h. der Inhalt A des Registers 25) auf 0. Das Register 25 erhält im Takt des Signals NF die Summe aus seinem Inhalt A und dem Bruchzahl- Anteil Frac(C). Der Akkumulator ist so ausgebildet, daß er überläuft, sobald die Summe der aufeinanderfolgenden Bruchzahl-Teile einen Wert erreicht, der einer Einheit des Teilungsverhältnisses K entspricht. Im Zeitpunkt des Überlaufs wird der dem programmierbaren Teiler zugeführte Wert K um 1 nur während einer Periode des Signals NF erhöht.
Mit dieser Schaltungskonfiguration wird die hohe Frequenz Fh bald durch K, bald durch K + 1 geteilt, wobei das Verhältnis zwischen der Anzahl von Teilungen durch K + 1 und der Anzahl von Teilungen durch K gleich dem Bruchzahl-Anteil der Datengröße C ist. Auf diese Weise ist die mittlere Frequenz des synthetisierten Signals NF gleich der durch die gewünschte nicht-ganzzahlige Zahl geteilten Frequenz Fh.
Bei Verwendung des Synthetisators aus Fig. 3 in einer digitalen PLL-Schaltung erhält man eine gute Frequenzgenauigkeit des von der PLL-Schaltung erzeugten Signals F, da zu seiner Bildung das Signal NF und sein Frequenzfehler von dem Teiler 12 durch eine hohe Zahl (in der Größenordnung von 768 im Beispielsfall der Horizontalablenkung eines Fernsehgeräts) geteilt werden.
Jedoch weist die von der PLL-Schaltung erzeugte Frequenz F eine statistische Periodenschwankung (jitter) gleich der Periode der hohen Frequenz Fh auf. In bestimmten Anwendungsfällen, wie etwa bei der Horizontal- bzw. Zeilenablenkung eines Fernsehgeräts, ist dieses Periodenzittern am Bildschirm mit einer maximalen Frequenz Fh von 220 MHz unsichtbar. Wird jedoch die PLL-Schaltung in Monitoren mit hoher Abtast- bzw. Ablenkfrequenz verwendet, wird die Periodenschwankung sichtbar.
In dem Dokument GB-A-2 107 142 wird das Jitter-Problem dadurch gelöst, daß man in die phasenverriegelte Schleife (PLL) eine Phasenkorrektur am Ausgang des Frequenzteilers einführt.
Ein Ziel der vorliegenden Erfindung ist die Schaffung eines Frequenz-Synthetisators zur Verwendung in einer digitalen PLL-Schaltung, welche die Erzielung einer besonders geringen Periodenschwankung des durch die PLL-Schaltung erzeugten Signals ermöglicht.
Zur Erreichung dieses Ziels ist gemäß der Erfindung die Verwendung eines Synthetisators mit Akkumulation des Typs aus Fig. 3 vorgesehen. Von der Taktfrequenz Fh ausgehend, erzeugt man n Signale mit der Frequenz des zu synthetisierenden Signals NF, die als Phasen des Signals NF bezeichnet werden. Dabei ist jeweils jede Phase gegenüber der vorhergehenden um ca. den n-ten Teil der Periode des Taktsignals Fh verzögert. Der Inhalt A des Akkumulators wird einem Komparator mit n Fenstern zugeführt, der als Ausgangssignal NF diejenige Phase auswählt, deren Rang dem des Fensters entspricht, in welchem sich der Inhalt des Akkumulators befindet.
Die vorliegende Erfindung sieht näherhin vor einen Frequenz- Synthetisator zur Erzeugung eines synthetisierten Signals, mit einem Oszillator, der einem durch ein digitales Datum (eine digitale Datengröße) programmierbaren Teiler ein schnelles (hochfrequentes) Taktsignal zuführt, wobei die Bits hoher Signifikanz des digitalen Datums dem programmierbaren Teiler und die Bits geringer Signifikanz einem Akkumulator zugeführt werden, der mit dem programmierbaren Teiler zusammenwirkt, um dessen Teilungsrang um eine Einheit zu erhöhen, wenn der Akkumulator überläuft. Der Frequenz-Synthetisator umfaßt einen Generator zur Erzeugung von n ansteigend verzögerten Phasen des synthetisierten Signals; Vergleichsmittel zum Vergleichen des Inhalts des Akkumulators mit n Bereichen möglicher ansteigender Werte; Selektionsmittel zur Auswahl derjenigen Phase, deren Rang dem des Bereichs entspricht, in welchem der Inhalt des Akkumulators liegt, als synthetisiertes Signal.
Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen, daß der Synthetisator einen Oszillator aufweist, der eine ungerade Anzahl n von Taktphasen derselben Frequenz liefert, deren jede gegenüber der vorhergehenden jeweils um ein n-tel der Taktperiode verzögert ist, wobei die Phasen des synthetisierten Signals aus entsprechenden Taktphasen abgeleitet werden.
Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen, daß eine der Taktphasen dem programmierbaren Teiler so zugeführt wird, daß dieser eine anfängliche Phase des synthetisierten Signals erzeugt, während die anderen Phasen des synthetisierten Signals durch Synchronisation der Anfangsphase des synthetisierten Signals mit den entsprechenden übrigen Taktphasen erhalten werden, und daß eine Phase des synthetisierten Signals von einem durch die genannten Vergleichsmittel gesteuerten Multiplexer als synthetisiertes Signal ausgewählt wird.
Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen, daß die Phasen des synthetisierten Signals mit Kippschaltungen erhalten werden, die in Reihe hinter dem programmierbaren Teiler geschaltet sind und durch die Taktphasen aktiviert werden.
Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen, daß die Kippstufen so angeschlossen sind, daß eine Kippstufe des Rangs i durch die Taktphase vom Rang n + 2 - i (modulo n) aktiviert wird und mittels einer Verzögerungsschaltung mit Verzögerung um n - i - 1 Taktzyklen die Phase vom Rang n - i (modulo n) des synthetisierten Signals liefert.
Diese und weitere Ziele, Eigenschaften und Vorteile der vorliegenden Erfindung werden in der folgenden Beschreibung spezieller, nicht einschränkender Ausführungsbeispiele in Verbindung mit den beigefügten Figuren im einzelnen erläutert. In der Zeichnung zeigen:
die zuvor beschriebene Fig. 1 schematisch eine Schleife mit Phasenverriegelung (PLL-Schaltung) nach dem Stande der Technik,
Fig. 2 eine Ausführungsform eines Frequenz-Synthetisators, welcher die Realisierung des gesteuerten Oszillators der PLL-Schaltung von Fig. 1 in digitaler Form gestattet,
Fig. 3 eine Ausführungsform eines Frequenz-Synthetisators zur Durchführung einer Teilung durch eine nicht-ganzzahlige Zahl,
Fig. 4 eine verallgemeinerte Ausführungsform eines Frequenz-Synthetisators gemäß der Erfindung,
Fig. 5 eine spezielle Ausführungsform eines Frequenz- Synthetisators gemäß der Erfindung,
Fig. 6 die Wellenformen verschiedener in dem Synthetisator von Fig. 4 verwendeter Signale,
Fig. 7 die durch Verwendung eines erfindungsgemäßen Synthetisators in einer PLL-Schaltung erzielten Phasenfehleränderungen,
Fig. 8 eine verzahnte bzw. verschachtelte Konfiguration von Kippschaltungen zur Gewinnung von n Signalen, welche das Ausgangssignal des Synthetisators bilden sollen.
In Fig. 4 ist ein Frequenz-Synthetisator gemäß der Erfindung um einen Synthetisator mit Akkumulation vom Typ gemäß Fig. 3 herum konstruiert. Die dem Synthetisator zuzuführende Taktfrequenz Fh wird von einer Hilfs-PLL-Schaltung des Typs gemäß Fig. 2 erzeugt. In den Zeichnungsfiguren sind gleiche Elemente mit denselben Bezugsziffern bezeichnet.
Gemäß der Erfindung wird die Ausgangsgröße des Teilers 22 einem Phasengenerator 27 zugeführt. Dieser Generator 27 liefert n Signale NF1, NF2... NFn an einen Multiplexer 28. Die Signale NF1 bis NFn haben die Frequenz des zu synthetisierenden Signals NF, sind jedoch jedes jeweils gegenüber dem vorhergehenden um ein n-tel der Periode des Taktsignals Fh verzögert. Man kann sagen, daß der Generator 27 n Phasen des Signals NF erzeugt. Der Fachmann kann diese Phasen auf mannigfache Weisen erzielen, beispielsweise durch Verzögerung einer Phase gegenüber der vorhergehenden mit Hilfe von Verzögerungsschaltungen. Ein detailliertes Beispiel wird weiter unten erläutert.
Der Inhalt A des Akkumulators 26, der tatsächlich den Phasenfehler des synthetisierten Signals NF relativ bezüglich dem gewünschten Signal NF anzeigt, wird in einem Komparator 29 mit n Fenstern ausgewertet, um unter den Phasen diejenige auszuwählen, deren aktive Flanke (beispielsweise die Stirnflanke) der gewünschten Stirn- bzw. Vorderflanke des Signals NF am nächsten kommt. Dem Komparator 29 werden der Inhalt A des Akkumulators 26 sowie die Größen Amax/n, 2Amax/n... (n - 1)Amax/n zugeführt, welche die Zwischenbegrenzungen der n Fenster definieren (Amax bedeutet dabei den maximalen Inhalt des Akkumulators). Wenn der Betrag A in einem Fenster vom Rang i (d. h. dem durch die Werte (i - 1)Amax/n und iAmax/n begrenzten Fenster) liegt, wird der Multiplexer 28 zur Auswahl der Phase NF1 gesteuert.
Mit dieser Schaltungskonfiguration wird die Periodenschwankung (jitter) des durch eine den Synthetisator enthaltende PLL-Schaltung erzeugten Signals F durch n geteilt.
Fig. 5 zeigt eine spezielle Ausführungsform eines erfindungsgemäßen Frequenz-Synthetisators. Die Beschreibung von Fig. 5 wird durch gleichzeitige Bezugnahme auf Fig. 6 besser verständlich, welche die Wellenformen verschiedener bei der Erfindung verwendeter Signalphasen wiedergibt.
In Fig. 5 findet ein gesteuerter Oszillator 10-2 Verwendung, der n = 3 Taktsignale (Fh1, Fh2, Fh3) mit der Taktfrequenz Fh erzeugt. Jedes dieser Taktsignale, die als Taktphasen bezeichnet werden, ist jeweils gegenüber dem vorhergehenden um ein Drittel der Taktsignalperiode verzögert. Der gesteuerte Oszillator 10-2 ist beispielsweise ein Ringoszillator mit drei Invertern, deren Speisestrom durch das oben erwähnte Steuersignal c2 geregelt wird. An den Ausgängen dieser Inverter werden die betreffenden Taktsignalphasen Fh1, Fh2 und Fh3 abgenommen. Die Phase Fh1 wird dem Teiler 22 des Synthetisators aus Fig. 3 zugeführt. Man wünscht Phasen NF1, NF2 und NF3 des zu synthetisierenden Signals NF zu bilden, wobei die Phasen NF2 bzw. NF3 bezüglich der Phase NF1 um ein Drittel bzw. zwei Drittel der Periode des Taktsignals Fh verzögert sind.
In der gezeigten speziellen Ausführungsform ist die Ausgangsgröße des Teilers 22 mittels einer Kippschaltung 30 mit der Phase Fh1 synchronisiert, zur Bildung einer Zwischenphase NF0 des Signals NF. Diese Phase NF0 wird mittels einer Kippschaltung 32 mit der Phase Fh3 synchronisiert, zur Bildung der Phase NF1. Die Phase NF1 wird durch eine Kippschaltung 34 mit der Phase Fh2 synchronisiert, zur Bildung der Phase NF3. Die Phase NF2 erhält man durch Verzögerung der Phase NF0 um eine Periode der Phase Fh1, mittels einer Kippschaltung 36.
Mittels eines aus Schaltern S1 bis S3 gebildeten Multiplexers 28 kann als synthetisiertes Signal NF eine geeignete Phase unter den Phasen NF1 bis NF3 ausgewählt werden. Diese Schalter werden von einem weiter unten beschriebenen Fen sterkomparator 29 gesteuert.
Einem ersten einfachen Komparator 38 wird an einem Eingang eine Größe entsprechend einem Drittel des Maximalwerts Amax, den der Akkumulator 26 enthalten kann, zugeführt. Einem Eingang b wird der Inhalt A des Akkumulators zugeführt. Der Schalter S1 wird durch die Ausgangsgröße A1 des Komparators 38 gesteuert, die aktiv ist, wenn der Inhalt A des Akkumulators 26 kleiner als ein Drittel des Maximalbetrags ist.
Einem zweiten einfachen Komparator 40 wird an einem Eingang eine Größe entsprechend zwei Dritteln des Maximalwerts Amax zugeführt und an einem Eingang b der Inhalt A des Akkumulators 26. Der Schalter S3 wird durch den Ausgang A3 des Komparators 40 gesteuert, der aktiv ist, wenn der Inhalt A des Akkumulators größer als zwei Drittel des Maximalbetrags ist. Der Schalter S2 wird durch den Ausgang A2 eines NOR-Gatters 42 gesteuert, welchem die Signale A1 und A3 zugeführt werden; das Signal A2 ist aktiv, wenn die Signale A1 und A3 beide inaktiv sind, was der Fall ist, wenn der Inhalt A des Akkumulators 26 im Bereich zwischen einem Drittel und zwei Dritteln des Maximalwerts Amax liegt. Die Schaltungsbauteile 38 bis 42 bilden einen Komparator mit drei gleichgroßen Fenstern.
Ein durch die Inversion (das Komplement) der letzten Phase (NF3) des Signals NF aktiviertes Register 44 gestattet die Übertragung der Zustände A1 bis A3 an die Schalter S1 bis S3 nach der Hinterflanke der Phase NF3, wenn die Phasen NF1 bis NF3 sämtlich 0 sind. Hierdurch werden jegliche Probleme in Verbindung mit der Umschaltgeschwindigkeit vermieden; die Umschaltung kann zu jedem Zeitpunkt innerhalb eines großen Zeitintervalls zwischen der Hinterflanke der Phase NF3 und der nächsten Vorderflanke der Phase NF1 erfolgen. Würde man eine Umschaltung der Schalter S1 bis S3 vor der Hinterflanke der Phase NF3 zulassen, bestünde die Gefahr, daß das Signal NF einen unpassenden Null-Durchgang zwischen dem Umschaltzeitpunkt und dem Eintreffen der Vorderflanke der neugewählten Phase NF2 oder NF3 aufweist. Falls die Umschaltung mit einer Verzögerung entsprechend einer gewissen Anzahl von Perioden des synthetisierten Signals NF erfolgen soll, werden die Signale A1 bis A3 mittels durch das Signal NF aktivierter Kippschaltungen entsprechend verzögert.
Fig. 7 veranschaulicht die Änderung bzw. den zeitlichen Verlauf des Inhalts A des Akkumulators 26 sowie die mit dem Synthetisator gemäß Fig. 4 erhaltene entsprechende Änderung des Phasenfehlers e(NF) des synthetisierten Signals NF. Im stationären Betrieb befindet sich anfänglich das Register 25 auf 0, und der Teilungsrang des Teilers 22 beträgt K. Die für das Signal NF gewählte Phase ist dann die Phase NF1. Bei jedem Zyklus des Signals NF erhöht sich der Inhalt A des Registers 25, entsprechend der Tatsache, daß der Phasenfehler e(NF) (Phasenvoreilung) zwischen dem synthetisierten Signal NF und dem gewünschten Signal NF zunimmt. Tatsächlich liegt das gewünschte Teilungsverhältnis zwischen K und K + 1, während das tatsächlich verwendete Teilungsverhältnis hier K ist.
Sobald der Inhalt A des Registers 25 ein Drittel seines Maximalwerts erreicht, wird die folgende Phase NF2 als Signal NF ausgewählt. Im Zeitpunkt dieser Kommutation ist der Phasenfehler e(NF) gerade kompensiert, jedoch nimmt er dann erneut zu.
Sobald der Inhalt A des Registers 25 zwei Drittel seines Maximalwerts erreicht, wird die Phase NF3 als Signal NF ausgewählt. Genau im Zeitpunkt der Kommutation ist der Phasenfehler e(NF) wiederum kompensiert, beginnt jedoch wie derum zuzunehmen. Der Phasenfehler e(NF) nimmt bis zum Zeitpunkt zu, in dem das Register 25 überläuft und das Teilungsverhältnis des Teilers 22 während einer Periode des Signals NF K + 1 wird. Dann wird wiederum die Phase NF1 ausgewählt, und der Zyklus beginnt erneut, wenn das Teilungsverhältnis des Teilers 22 wieder K wird.
Auf diese Weise gestattet der Synthetisator von Fig. 5 somit die Einregelung der Phase des synthetisierten Signals NF auf die gewünschte Phase, und zwar mittels soviel aufeinanderfolgender Stufen bzw. Schritte, als der Oszillator 10-2 Taktphasen erzeugt, derart daß der Phasenfehler durch die Anzahl der Taktphasen 10-2 geteilt werden kann. Demzufolge wird die Periodenschwankung (jitter) des von einer einen erfindungsgemäßen Synthetisator enthaltenden PLL-Schaltung erzeugten Signals F durch die Anzahl der Taktphasen geteilt.
In Fig. 5 sind die Kippschaltungen 30 bis 34 zwar in Reihe geschaltet, werden jedoch in 'versetzter' oder 'verflochtener' Weise aktiviert, d. h. daß beispielsweise die durch die Taktphase Fh3 aktivierte Kippschaltung die Ausgangsgröße der von der Phase Fh1 (statt von Fh2) aktivierten Kippschaltung zugeführt erhält. Die Kippschaltungen sind somit so geschaltet, daß die Aktivierung einer Kippschaltung zwei Drittel Taktperiode Fh nach der Aktivierung der vorhergehenden Kippschaltung erfolgt. Wären die Kippschaltungen in nicht-versetzter oder nicht-verflochtener Weise miteinander verbunden, so würde eine laufende Kippschaltung nur ein Drittel Periodenlänge nach der vorhergehenden Kippschaltung aktiviert, und es ist bei der hohen Betriebsfrequenz leicht möglich, daß im Zeitpunkt der Aktivierung der laufenden Kippschaltung die Ausgangsgröße der vorhergehenden Kippschaltung noch nicht Zeit hatte, ihren Endzustand zu erreichen. Selbstverständlich werden die Kippschaltungen in nicht-versetzter Weise miteinander verbunden, wenn die Be triebsfrequenz hierfür ausreichend niedrig ist.
Die Kippschaltungen 30 bis 36 können entfallen, wenn man einen programmierbaren Teiler 22 für jede der Phasen Fh1 bis Fh3 verwendet. Diese Lösung hätte jedoch einen großen Bedarf an Siliziumoberfläche.
Fig. 8 veranschaulicht eine versetzte Konfiguration von Kippschaltungen zur Gewinnung von n Phasen NF1 bis NFn des synthetisierten Signals, ausgehend von n Taktphasen Fh1 bis Fhn mit zunehmender Phasenversetzung. Im Ausgang des Teilers 22 sind n Kippschaltungen D1 bis Dn in Reihe angeordnet.
Der Kippschaltung D1 wird die Ausgangsgröße des Teilers 22 zugeführt, und sie liefert die Phase NFn - 1 des synthetisierten Signals nach einer Verzögerung von n - 2 Taktperioden durch n - 2 Kippschaltungen T1. Die Kippschaltungen D1 und T1 werden durch die Taktphase Fh1 aktiviert.
Einer Kippschaltung Di wird die Ausgangsgröße der Kippschaltung Di - 1 zugeführt, und sie wird durch die Taktphase Fhn+2-i aktiviert. Die Ausgangsgröße der Kippschaltung Di wird mittels n - i - 1 Kippschaltungen Ti um n - i - 1 Taktperioden verzögert, bevor sie die Phase NFn - i des synthetisierten Signals liefert. Die Kippschaltungen Ti werden jeweils durch die Taktphasen Fhn+2-i aktiviert. Für die Kippschaltungen Dn - 1 und Dn (n - i - 1 ≤ 0) ist keine Verzögerung vorgesehen. Die Werte n + 2 - i und n - i liegen zwischen 1 und n (sie sind modulo n definiert).
Bei dieser Konfiguration wird eine Kippschaltung jeweils 1-1/n Taktperiode nach der vorhergehenden aktiviert, was den Kippschaltungen einen beträchtlichen Spielraum für die Kommutation läßt, selbst wenn die Zahl n groß ist.
Selbstverständlich kann der Fachmann anderweitige versetzte Verbindungskonfigurationen finden, die jedoch weniger vorteilhaft sind.

Claims

1. Frequenz-Synthetisator zur Erzeugung eines synthetisierten Signals (NF), mit einem Oszillator (10-2), der einem durch ein digitales Datum (eine digitale Datengröße) (C) programmierbaren Teiler (22) ein schnelles (hochfrequentes) Taktsignal (Fh) zuführt, wobei die Bits (K) hoher Signifikanz des digitalen Datums dem programmierbaren Teiler und die Bits geringer Signifikanz einem Akkumulator (26) zugeführt werden, der mit dem programmierbaren Teiler zusammenwirkt, um dessen Teilungsrang um eine Einheit zu erhöhen, wenn der Akkumulator überläuft,

dadurch gekennzeichnet, daß

er umfaßt:

- einen Generator (27) zur Erzeugung von n ansteigend verzögerten Phasen (NF1 bis NFn) des synthetisierten Signals (NF);

- Vergleichsmittel (29) zum Vergleichen des Inhalts (A) des Akkumulators mit n Bereichen möglicher ansteigender Werte;

- Selektionsmittel (28) zur Auswahl derjenigen Phase, deren Rang dem des Bereichs entspricht, in welchem der Inhalt des Akkumulators liegt, als synthetisiertes Signal.

2. Synthetisator nach Anspruch 1, dadurch gekennzeichnet, daß er einen Oszillator (10-2) aufweist, der eine ungerade Anzahl n von Taktphasen derselben Frequenz liefert, deren jede gegenüber der vorhergehenden jeweils um ein n-tel der Taktperiode verzögert ist, wobei die Phasen des synthetisierten Signals aus entsprechenden Taktphasen abgeleitet werden.

3. Synthetisator nach Anspruch 1, dadurch gekennzeichnet, daß eine der Taktphasen (Fh1) dem programmierbaren Teiler so zugeführt wird, daß dieser eine anfängliche Phase (NF0) des synthetisierten Signals erzeugt, während die anderen Phasen des synthetisierten Signals durch Synchronisation der Anfangsphase des synthetisierten Signals mit den entsprechenden übrigen Taktphasen erhalten werden, und daß eine Phase des synthetisierten Signals von einem durch die genannten Vergleichsmittel (29) gesteuerten Multiplexer (28) als synthetisiertes Signal ausgewählt wird.

4. Synthetisator nach Anspruch 3, dadurch gekennzeichnet, daß die Phasen (NF1, NF2, NF3) des synthetisierten Signals mit Kippschaltungen (30, 32, 34) erhalten werden, die in Reihe hinter dem programmierbaren Teiler (22) geschaltet sind und durch die Taktphasen (Fh1, Fh2, Fh3) aktiviert werden.

5. Synthetisator nach Anspruch 4, dadurch gekennzeichnet, daß die Kippstufen so angeschlossen sind, daß eine Kippstufe des Rangs i (Di) durch die Taktphase vom Rang n + 2 - i (modulo n) aktiviert wird und mittels einer Verzögerungsschaltung (Ti) mit Verzögerung um n - i - 1 Taktzyklen die Phase (NFn - i) vom Rang n - i (modulo n) des synthetisierten Signals liefert.