DE69405016T4

DE69405016T4 - Digital gesteuerte jitterdämpfungsvorrichtung mit digitalem frequenzsynthetisierer

Info

Publication number: DE69405016T4
Application number: DE69405016T
Authority: DE
Inventors: Sajol Goshal
Original assignee: Level One Communications Inc
Current assignee: Level One Communications Inc
Priority date: 1994-01-04
Filing date: 1994-12-30
Publication date: 1998-03-19
Anticipated expiration: 2014-12-31
Also published as: EP0738437A1; EP0738437B1; IL112252A0; US5493243A; DE69405016T2; CA2180466A1; WO1995019067A1; IL112252A; DE69405016D1

Description

1. Gebiet der Erfindung

Diese Erfindung betrifft allgemein Jitterdämpfer und insbesondere eine Jitterdämpferschaltung, welche eine Schleife erster Ordnung mit einem digitalen Phasendetektor und einem digitalen Frequenzsynthetisator umfaßt.

2. Beschreibung des zugehörigen Standes der Technik

Jitterdämpfungsschaltungen sind in der Technik zum Absorbieren von Phasenvariationen aus Signalen wohlbekannt. Wenn diese Phasenvariationen nicht eliminiert werden, können sie erhebliche Fehler in digitalen Signalen hervorrufen.
Ein Beispiel des Standes der Technik ist das US-Patent Nr. 5 079 519, das an Ashby et al. erteilt wurde, welches einen Phasenregelkreis zum Erzeugen eines Taktausgangs diskutiert, der bezüglich dem Systemtaktgeber nach- oder voreilt.
Verbesserungen bei Jitterdämpfern wurden entwickelt. Ein Beispiel eines bekannten Jitterdämpfers ist in dem US-Patent Nr. 5 162 746 gezeigt, das am 10. November 1992 an Sajol Ghoshal (denselben Erfinder wie bei der vorliegenden Anmeldung) erteilt wurde, auf den Rechtsinhaber der vorliegenden Erfindung übertragen wurde und den Titel "Digitally Controlled crystal- Based Jitter Attenuator" trägt. Das '746-Patent offenbart eine Schaltung zum Verringern von Phasenjitter bei einem einlaufenden Taktsignal, welche einen digital gesteuerten Oszillator und einen Phasenregelkreis mit einem Phasendetektor enthält. Der Oszillator ist in der Lage, mehrere diskrete Frequenzen zu erzeugen, welche über digital gesteuerte Eingänge auswählbar sind, die geschaltete, kapazitiv belastete Verstärkerstufen steuern. Der Phasendetektor besteht im wesentlichen aus einem Auf-Ab-Zähler mit einer Überlauf-Unterlauf-Begrenzungsschaltung.
Der Oszillator in dem '746-Patent zeigt ein nicht adäquates Ausschlußverhalten und eine Jitterverstärkung, wenn die Frequenz des einlaufenden schwankungsbehafteten Taktimpulses im wesentlichen diesselbe wie eine der Frequenzen ist, welche durch die Verstärkerlastkapazität auswählbar sind, und erfordert daher eine Hilfssignalschaltung.
Weiterhin ist die Anzahl der auswählbaren Frequenzen proportional zur der Anzahl der Verstärkerkomponenten in der Oszillatorschaltung und kann daher zu Konstruktionen führen, welche eine große Anzahl von Komponenten erfordern. Weiterhin ist der Bereich der Frequenzen, die von dem Oszillator erhältlich sind, durch die Auswahl des Kondensators, des Verstärkers und der Kristallkomponenten begrenzt. Schließlich weist der Oszillator Nichtlinearitäten in seinen Jittereigenschaften aufgrund von Laständerungen, wenn Kondensatoren hinzugefügt oder entfernt werden, und einen daraus resultierenden "sprung" bei dem Oszillator auf.
Eine andere Oszillatorkonstruktion kann man in dem US-Patent Nr. 5 059 924 finden, welches am 22. Oktober 1991 an William S. Jennings Check erteilt wurde, auf den Anmelder im Fall der vorliegenden Erfindung übertragen wurde und den Titel "CLOCK ADAPTOR USING A PHASE LOCKED LOOP CONFIGURED AS A FREQUENCY MULTIPLIER WITH A NON-INTEGER FEEDBACK DIVIDER" trägt, wobei dieses Patent im Wege der Bezugnahme hierin eingeschlossen ist. Das '924-Patent offenbart eine phasenverriegelte Schleife, welche als ein Frequenzvervielfacher ausgestaltet ist, der zu einer nicht ganzzahligen Aufteilung des Rückkopplungsweges in der Lage ist und einen spannungsgesteuerten Mehrphasen-Oszillator verwendet, der mehrere Signale mit einer im wesentlichen identischen Frequenz erzeugt, die jedoch gleichmäßig zueinander um einen gegebenen Phasenwinkel versetzt sind. Ein Kommutator wählt Signale mit benachbarten Phasen aus, so daß dem zeitgemittelten Ausgangssignal eine höhere oder geringere Frequenz verliehen wird. Eine Frequenzumsetzung wirddadurch bewirkt, daß periodisch Signale mit einer kürzeren oder längeren Periode wie gewünscht ausgewählt werden, so daß ein Kornmutatorausgangssignal um einen geeigneten Betrag verzögert oder vorverlegt wird.
Der Oszillator in dem '924-Patent beseitigt die Nichtlinearitäten der Oszillatorschaltung in dem '726-Patent. Weiterhin erzeugt der Oszillator vorhersagbare Anpassungen an seine Taktperiode auf der Grundlage von spezifischen Anforderungen. Darüber hinaus kann der Oszillator feinere Einstellungen in seiner Taktperiode vornehmen, um ein geringes intrinsisches Jitter einzuhalten. Schließlich ist er in der Lage, N diskrete Frequenzen zu erzeugen.
Daher besteht in diesem Zweig der Technik ein Bedürfnis für eine Jitterdämpferschaltung, welche die besten Elemente der '924- und '746-Patente kombiniert und verbessert.

Zusammenfassung der Erfindung

Um die Beschränkungen des Standes der Technik, welche vorangehend beschrieben wurden, zu überwinden und weitere Beschränkungen zu überwinden, welche bei einem Lesen und einem Verständnis der vorliegenden Beschreibung deutlich werden, offenbart die Erfindung, welche durch die beigefügten Ansprüche definiert ist, eine Jitterdämpfungsschaltung, welche einen digitalen Phasendetektor und einen digital gesteuerten Mehrfrequenz-Frequenzsynthetisator umfaßt. Der digitale Phasendetektor vergleicht die Phasenbeziehung zwischen einem einlaufenden Signal und einem Taktsignal, welches durch den digital gesteuerten Frequenzsynthetisator erzeugt wird, und erzeugt ein Ausgangssignal, welches zu der Phasendifferenz proportional ist. Das Ausgangssignal gibt sowohl eine Richtung als auch eine Größe für die Frequenzänderung des digital gesteuerten Frequenzsynthetisators an. Eine von mehreren Phasen eines spannungsgesteuerten Oszillators (VCO) wird in Abhängigkeit von dem Ausgangssignal gewählt, um die Frequenz des Taktsignals zu ändern.

Kurze Beschreibung der Zeichnungen

Mit Bezug auf die Zeichnungen, in denen gleiche Bezugszeichen durchgängig entsprechende Bestandteile bezeichnen, sind Fig. 1 ein Blockdiagramm, welches die Jitterdämpferschaltung der vorliegenden Erfindung beschreibt,
Fig. 2 ein Blockdiagramm, welches den digitalen Phasendetektor der Jitterdämpfungsschaltung zeigt,
Fig.3 eine graphische Darstellung der Arbeitsweise des digitalen Phasendetektors der Jitterdämpfungsschaltung,
Fig. 4 ein Blockdiagramm des Vier-Bit-Auf-Ab-Haltezählers des digitalen Phasendetektors, und
Fig. 5 ein Blockdiagramm des digitalen Frequenzsynthetisators der Jitterdämpfungsschaltung,
Fig. 6 (Tab. 1) eine Decoder-Wahrheitstabelle;
Fig. 7 (Tab. 2) beschreibt zusätzliche Synthetisatorfrequenzen und wie sie erzeugt werden.

Detaillierte Beschreibung der bevorzugten Ausführungsform

In der folgenden Beschreibung der bevorzugten Ausführungsform wird Bezug auf die beigefügten Zeichnungen genommen, welche einen Teil derselben bilden und in denen als Illustration eine spezifische Ausführungsform gezeigt ist, mit der die Erfindung ausgeführt werden kann. Es wird darauf hingewiesen, daß andere Ausführungsformen verwendet werden können und strukturelle Anderungen vorgenommen werden können, ohne den Bereich der vorliegenden Erfindung zu verlassen.

Jitterdämpfer

Fig. 1 ist ein Blockdiagramm, welches die Jitterdämpferschaltung 10 der vorliegenden Erfindung beschreibt. Der Jitterdämpfer 10 arbeitet als eine Schleife erster Ordnung und umfaßt einen digitalen Phasendetektor 12, welcher einen digital gesteuerten Mehrfrequenz-Frequenzsynthetisator 14 treibt.
Die Eingänge des digitalen Phasendetektors 12 beinhalten zwei Signale, d.h. ein einlaufendes Signal 16a und ein 4x-Taktsignal 18a. Das einlaufende Signal 16a wird durch NB in dem Teiler 20 geteilt, um ein heruntergeteiltes einlaufendes Signal 16b zu erzeugen. Das 4x-Taktsignal 18a wird durch 4 in dem Teiler 22 geteilt, um ein 1x-Taktsignal 18b zu erzeugen, und dann wird das 1x-Taktsignal 18b durch NB bei dem Teiler 24 geteilt, um ein Taktsignal 18c zu erzeugen, welches der Frequenz des einlaufenden Signals 16b entspricht. Fachleute auf diesem Gebiet werden erkennen, daß weitere Taktmultiplikationswerte und -divisionswerte anstelle der in Fig. 1 gezeigten Beispiele eingesetzt werden könnten.
Der digitale Phasendetektor 12 vergleicht die Phasenbeziehung des einlaufenden Signals 16b und des Taktsignals 18c, um ein Ausgangssignal 26 zu erzeugen, welches proportional zu der Phasendifferenz zwischen ihnen ist. Idealerweise sollte das Ausgangssignal 26 monoton mit Begrenzern am oberen und unteren Rand seines Bereichs sein, wodurch Überschlag- (Rollover-) Probleme beseitigt werden.
Der digitale Frequenzsynthetisator 14 erzeugt das 4x-Taktsignal 18a bei einer von Nf wählbaren Frequenzen. Weiterhin besitzt der Jitterdämpfer 10 eine auswählbare Bandbreite BW:
BW = Dw / (2 * π * NB),
wobei Dw der Mitnahmebereich (pull range) pro Schritt des Phasenregelkreises und NB ein auswählbarer Divisorwert ist, welcher in die Teiler 20 und 24 für das einlaufende Signal 16a bzw. des 1x-Taktsignal 18b geladen wird.

Digitaler Phasendetektor

Fig. 2 ist ein Blockdiagramm, welches die Komponenten des digitalen Phasendetektors 12 darstellt. Der digitale Phasendetektor 12 umfaßt ein Latch 28, einen 4-Bit-Auf-Ab-Zähler 30, einen Decoder 32, einen Bus 34, ein Latch 36 und ein 4-Bit- Steuersignal 37.
Das einlaufende Signal 18a und das 1x-Taktsignal 18b werden durch Teiler 20 bzw. 24 heruntergeteilt, um die erforderliche Bandbreite zu erreichen. Eine Division durch 2 (NB=2) in den Teilern 20 und 24 erzeugt eine Bandbreite von 6 Hz und eine Division durch 4 (NB=4) in den Teilern 20 und 24 erzeugt eine Bandbreite von 3 Hz. Fachleute auf diesem Gebiet werden erkennen, daß weitere NB-Werte in die Teiler 20 und 24 geladen werden könnten, um verschiedene Bandbreiten zu erzeugen.
Der Ausgang des Teilers 20 ist mit dem 4x-Taktsignal 18a über das Latch 28 synchronisiert, welches das einlaufende Signal 16c abgibt. Der Ausgang des Teilers 24 ist natürlich das heruntergeteilte Taktsignal 18c und ist per Definition mit dem 4x-Taktsignal 18a synchronisiert. Der Zähler 30 ist auch mit dem 4x-Taktsignal 18a synchronisiert. Das einlaufende Signal 16c und das Taktsignal 18c werden also in den Zähler 30 bei einer Grenze des 4x-Taktsignals 18a oder in Intervallen von 0,25 Einheitsintervallen (UI) des einlaufenden Signals 16a eingegeben. Weiterhin sind das einlaufende Signal 16c und das Taktsignal 18c durch eine ganzzahlige Anzahl von Zyklen des 4x-Taktsignals 18a getrennt, was die effektive Anpassungsgrenze bildet.
Der Zähler 30 wirkt als ein Phasen/Frequenz-Detektor ohne Ahasing- oder Rollover-Probleme. Der Zähler 30 wird durch die ansteigende Flanke des Taktsignals 18c erhöht und durch die ansteigende Flanke des einlaufenden Signals 16c verringert. Wenn die Phasendifferenz zwischen dem einlaufenden Signal 16c und dem Taktsignal 18c einen Zyklus des Taktsignals 18c übersteigt, wird das Steuersignal 37, welches von dem Latch 36 abgeben wird, verändert (d.h. erhöht oder verringert), so daß eine Korrektur für die Phasendifferenz gebildet wird.
Bei der bevorzugten Ausführungsform liegen die Werte des Zählers 30 in einem Bereich von 0 bis 15. Die Mittenfrequenz des Synthetisators 14 entspricht einem Wert des Zählers 30 von 7 oder 8, d.h. dem Mittelpunktwert des Zählers 30. Die Frequenz des Synthetisators 14 wächst oder verringert sich proportional, wenn der Wert des Zählers 30 bezüglich des Mittelpunktwertes ansteigt oder abfällt.
Bei einem Fehlen von Jitter bei dem einlaufenden Signal 16b und bei Vorliegen eine? Frequenzversetzung zwischen dem einlaufenden Signal 16c und dem Taktsignal 18c hält der Zähler 30 einen Wert fest, welcher das Taktsignal 18c auf der Frequenz hält, welche der Frequenz des einlaufenden Signais 16b an nächsten liegt, und veranlaßt das Taktsignal 18c, zwischen den zwei Frequenzen hin- und herzuspringen, welche größer und kleiner als die Frequenz des einlaufenden Signales 16b sind. Bei Abwesenheit von Jitter bei dem einlaufenden Signal 16b kann, wenn der Zähler 30 nicht nahe der Position der mittleren Frequenz des digitalen Frequenzsynthetisators 14 steht, die Phase des Taktsignals 18c bezüglich des einlaufenden Signals 16c gleiten, um zu versuchen, den Zähler 30 zu erhöhen oder zu verringern, d.h. ihn zu der Position der mittleren Frequenz zu treiben, welche der mittleren Frequenz des einlaufenden Signals 16b am nächsten liegt. Sobald er diese Position erreicht hat, bleibt er dort und pendelt zwischen zwei Positionen, um die korrekte mittlere Frequenz für das Taktsignal 18c aufrechtzuerhalten.
Der Zähler 30 erzeugt ein 4-Bit-Ausgangssignal 26, welches proportional zu der Phasendifferenz zwischen dem einlaufenden Signal 16c und dem Taktsignal 18c ist. Das Ausgangssignal 26 wird nur modifiziert, wenn die Phasendifferenz zwischen dem einlaufenden Signal 16c und dem Taktsignal 18c größer als 0,25 UI oder ein Zyklus des 4x-Taktsignals 18a ist.
Die Funktion des Decoders 32 besteht darin, das Ausgangssignal 26 in ein 4-Bit-Steuersignal 34 entsprechend der Logik der Tabelle 1 zu übersetzen. Die erste Spalte der Tabelle 1 listet die Werte des Zählers 30 auf, welche von 0 bis 15 laufen. Die zweite spalte der Tabelle 1 stellt das entsprechende höchstwertige Bit (MSB) des Ausgangssignals 26 dar. Die dritte Spalte der Tabelle 1 stellt die entsprechenden drei niederwertigsten Bits (LSB's) des Ausgangssignals 26 dar. Die vierte Spalte der Tabelle 1 stellt das entsprechende Richtungsbit (DUP) des Steuersignals 34 dar, welches die Richtung der Phasendifferenz anzeigt. Die fünfte Spalte der Tabelle 1 stellt die entsprechenden Größenbits (D≤2, 1, 0> ) des Steuersignals 34 dar, welche die Größe der Phasendifferenz angeben.
Das Steuersignal 34 wird durch das Latch 36 aufgenommen und gespeichert, welches das Steuersignal 37 an den digitalen Frequenzsynthetisator 14 abgibt. Das Steuersignal 37, welches von dem Latch 36 abgeben wird, steuert die Frequenz des Synthetisators 14. Der Taktimpuls für das Latch 36 ist das 1x-Taktsie gnal 18b, welches von dem Teiler 22 abgeben wird, was bedeutet, daß das Latch 36 nur einmal in jedem Zyklus des lx-Taktsignals 18b aktualisiert wird.
Fig. 3 ist ein graphische Darstellung der Betriebsweise des digitalen Phasendetektors 12. Das Ausgangssignal 26 variiert zwischen den Werten 8 und 9 und verweilt bei 9 länger, wenn die Phasendifferenz zwischen dem einlaufenden Signal 16c und dem Taktsignal 18c größer wird. Wenn die Phasendifferenz zwischen dem einlaufenden Signal 16c und dem Taktsignal 18c einen Zyklus des Taktsignals 18c übersteigt, erhöht sich der Zähler 30 auf 9 und variiert zwischen den Werten 9 und 10. Wenn der Zähler 30 die Grenzen seines Bereichs, d.h. 0 oder 15, erreicht, wird er festgehalten, so daß er nicht nach einem Zyklus oder einer Phasendifferenz von 2 π rad überschlägt. Da der Zähler 30 bei einem Wert von 7 oder 8 zentriert ist, stellt er einen Bereich von ± 14 (7*2) 2 π rad zur Verfügung, bevor er festgehalten wird.
Die Periode des Ausgangssignals 26 des Phasendetektors 12 wird durch den Taktmultiplikatorwert sowie durch den kumulativen Divisorwert der Schleife festgelegt. Für eine Bandbreite von 6 Hz (NB=2) beträgt die Periode des Ausgangssignals 26 acht (4*2) Zyklen des 4x-Taktsignals 18a. Weiterhin kann innerhalb dieser acht Zyklen der Phasendetektor 12 seinen Wert zu irgendeiner Grenze des 4x-Taktsignals 18a verändern. Fachleute auf diesem Gebiet werden erkennen, daß die Bandbreite, die Periode und die Phasenauflösung durch den Taktmultiplikatorwert und den Divisorwert festgelegt sind und daher entsprechend der gewünschten Anwendung auswählbar sind.

Festhalten des 4-Bit-Auf-Ab-Zählers

Fig. 4 ist ein Blockdiagramm, welches die Steuerlogik für das Festhalten des 4-Bit-Auf-Ab-Zählers 30 des digitalen Phasendetektors 12 darstellt. Der Zähler 30 besitzt Takt-, Inkrementund Deaktivierungseingänge. Ein erster und zweiter Anstiegsflankendetektor 38 und 40 erzeugen Impulse fur einen Zyklus des 4x-Taktsignals 18a, wenn ansteigende Flanken bei dem einlaufenden Signal 16c oder dem Taktsignal 18c detektiert werden. Die Ausgänge der beiden Anstiegsflankendetektoren 38 und 40 werden einem Exklusiv-ODER (XOR)-Gatter 42 eingegeben, um den Takteingang für den Zähler 30 zu erzeugen. Wenn das einlaufende Signal, 16c und das Taktsignal 18c in Phase sind, erzeugt das XOR-Gatter 42 keinen Takteingang. Der Ausgang des Anstiegsflankendetektors 40 wird auch dem Inkrementeingang des Zählers 30 zugeführt. Der Zähler 30 erhöht sich bei jedem Taktimpuls, wenn der Inkrementeingang hoch liegt. Der Zähler 30 verringert sich bei jedem Taktimpuls, wenn der Inkrementeingang niedrig liegt.
Die Haltefunktion für den Zähler 30 wird durch einen Multiplexer 44 und erste und zweite Decoder 46 und 48 implementiert. Der Zähler 30 wird festgehalten, indem ein Muster mit lauter Nullen oder lauter Einsen von dem Zähler 30 dem Multiplexer 44 zugeführt wird. Der Multiplexer 44 wird durch den Ausgang des Anstiegsflankendetektors 40 gewählt. Wenn eine Erhöhung auftritt und der Ausgang des Zählers 30 ein Muster mit lauter Einsen ist, dann ist der Zähler 30 am Zählen gehindert. In ähnlicher Weise ist, wenn eine Herabsetzung auftritt und der Ausgang des Zählers 30 ein Muster mit lauter Nullen ist, der Zähler 30 wiederum am Zählen gehindert.

Digitaler Frequenzsynthetisator

Fig. 5 ist ein Blockdiagramm, welches die Komponenten des digitalen Frequenzsynthetisators 14 illustriert. Der digitale Frequenzsynthetisator 14 umfaßt einen Phasenvergleicher 50, einen Schleifenfilter 52, einen sechsphasigen spannungsgesteuerten Oszillator (VCO) 54, einen Teiler 56 und einen Kommutator 58. Die zusätzlichen Blöcke in Fig. 5 enthalten die Logik, die erforderlich ist, um die Nf diskreten Frequenzen zu kontrollieren, welche von dem digitalen Frequenzsynthetisator 14 erzeugt werden, und umfassen einen mit 7-Bit ladbaren Zähler 60, einen Codeänderungsdetektor 62, ein ODER-Gatter 64, ein UND-Gatter 66, ein ODER-Gatter 68 und erste und zweite Teiler 70 und 72.
Der Synthetisator 14 ist im wesentlichen ein Phasenregelkreis (PLL) zweiter Ordnung. Der PLL ist bezüglich eines "reinen" Master-Referenztaktsignals 74 phasenstarr, dessen Frequenz nahe bei der Frequenz des einlaufenden Signals 16b liegt. Der Phasenvergleicher 50 vergleicht das Referenztaktsignal 74 mit dem heruntergeteilten Ausgang des VCO 54, um ein Ausgangssignal zu erzeugen. Das Ausgangssignal von dem Phasenvergleicher 50 umfaßt Impulse, deren Pulsbreiten proportional zu der Phasendifferenz zwischen dem Referenztaktsignal 74 und dem heruntergeteilten Ausgang des VCO 54 sind. Diese Impulse werden über einen Schleifenfilter 52 gefiltert, um ein Steuersignal zu erzeugen, das eine Größe proportional zu der Phasendifferenz besitzt. Dieses Steuersignal steuert die Frequenz des VCO 54, um eine Frequenzverriegelung bezüglich des Referenztaktsignals 74 aufrechtzuerhalten.
In der bevorzugten Ausführungsform arbeitet der VCO 54 nominal bei dem 16-fachen der Frequenz des Referenztaktsignals 74 und daher teilt der Teiler 56 den Ausgang des VCO 54 durch 16, um ein lx-Taktsignal für den Phasenvergleicher 50 zu erzeugen.
Fachleute auf diesem Gebiet werden erkennen, daß andere Taktmultiplikatorwerte ebenfalls verwendet werden könnten.
Der VCO 54 erzeugt sechs Phasen eines 16x-Taktsignals als Eingang für den Kommutator 58. Diese Phasen des 16x-Taktsignals sind in Phasenintervallen von 60º (360/6=60) beabstandet. Fachleute auf diesem Gebiet werden erkennen, daß andere Anzahlen von Phasenausgängen und Abständen dazwischen ebenfalls verwendet werden können, ohne sich aus dem Bereich der vorhegenden Erfindung zu entfernen.
Der Kommutator 58 wählt eine der sechs Phasen des Ausgangs des VCO 54 aufgrund eines Bedarfs aus, der an seinen ADJ- und DIR- Eingängen spezifiziert ist. Wenn der ADJ-Eingang hoch liegt, wählt der Kommutator 58 eine Phase. Wenn der DIR-Eingang niedrig liegt, wählt der Kommutator 58 ein zeitlich später liegende Phase, wodurch ein verlangsamungsvorgang ausgeführt wird. Wenn der DIR-Eingang hoch liegt, wählt der Kommutator 58 eine zeitlich früher liegende Phase, wodurch ein Beschleunigungsvorgang ausgeführt wird.
Die Phasenauf lösung des Kommutators 58 ist 1/6 des 16x-Taktsignals oder 1/96 [1/(6*16)] des lx-Taktsignals 18b. Dies führt zu einem geringen deterministischen intrinsischen Jitter von 1/96 oder 0,0104 UI.
Der Ausgang des Kommutators 58 besitzt eine eingebaute Funktion des Teilens durch Zwei und erzeugt daher ein 8x-Taktsignal. Dieses 8x-Taktsignal wird einem Teiler 70 zum Teilen durch Zwei eingegeben, um das 4x-Taktsignal 18a zu erzeugen. Das 4x-Taktsignal 18a wird weiter einem Teiler 72 zum Teilen durch Vier eingeben, um ein 1x-Taktsignal 18b für den Zähler 60 zu erzeugen.
Wenn der Kommutator 58 für jeden Zyklus des 1x-Taktsignals 18b eingestellt wird, erzeugt der Synthetisator 14 eine Frequenz von 10 417 [(10&sup6;/96)] parts per million (ppm) aus der Frequenz des Referenztaktsignals 74. Wenn der Kommutator 58 alle 256 Bit eingestellt wird, erzeugt der Synthetisator 14 eine Frequenz von 41 [10&sup6;/96*256)] ppm aus der Frequenz des Refe? enztaktsignals 74. Dementsprechend kann eine unendliche Anzahl von Frequenzen aus dem Synthetisator 14 erzeugt werden, indem eine Einstellung des Kommutators 58 bei verschiedenen sich wiederholenden Bitzeiten erfolgt. Für eine Anwendung in einer Ausführung, welche 16 diskrete Frequenzen (N=16) erfordert, würden 8 in etwa gleich beabstandete Frequenzen für die Beschleunigungs- und Verlangsamungswerte gewählt werden.
Die prinzipielle Steuerung für die diskreten Frequenzen wird durch den mit 7 Bit ladbaren Zähler 60 bewirkt. Der Zähler 60 wird von dem 1x-Taktsignal 18b-Ausgang von dem Teiler 72 getaktet. Wenn der Zähler 60 überläuft, d.h. einen Zählerstand von 127 oder 2&sup7;-1 erreicht, setzt der OVR-Ausgang den Ladeeingang des Zählers 60 über das ODER-Gatter 64. Wenn der Ladeeingang auf einen hohen Zustand übergeht, wird der Zähler 60 mit einem Startwert wie durch die sieben ladbaren Eingänge 76 definiert geladen.
Bei dieser Ausführungsform werden die vier niederwertigsten Bits der Eingänge 76 immer auf 0 gehalten und die drei höchstwertigen Bits der Eingänge 76 bekommen ihre Werte von den drei niederwertigsten Bits des Steuersignals 37. Das höchstwertige Bit des Steuersignals 37 steuert den DIR-Eingang des Kommutators 58. Jedesmal, wenn der Zähler 60 überfließt, beaufschlagt der OVR-Ausgang des Zähler 60 den ADJ-Eingang des Kommutators 58 über das UND-Gatter 66 mit einem Impuls, wobei die Richtung des Befehls durch die Polarität des DIR-Eingangs gegeben ist. Der ADJ-Eingang wird nur mit einem Impuls beaufschlagt, wenn der Ausgang des ODER-Gatters 68 hoch liegt und der Ausgang des ODER-Gatters 68 liegt hoch, wenn die drei niederwertigsten Bits des Steuersignals 37 ungleich Null sind.
Die Frequenz des ADJ-Eingangs des Kommutators 58 steuert die Frequenz des Synthetisators 14. Die Frequenz des ADJ-Eingangs des Kommutators 58 wird wiederum durch den anfänglichen geladenen Wert in dem Zähler 60 gesteuert. Die Tabelle 2 liefert eine Abbildung der drei niederwertigsten Bits des Steuersignals 37 (D≤2, 1, 0> ) auf die Eingänge 76 (L≤6..0> ) und die entsprechenden Frequenzen des Synthetisators 14.
Der Codeänderungsdetektor 62 detektiert, wann das Steuersignal 37 seinen Wert ändert. Wenn das Steuersignal 37 seinen Wert ändert, geht der Ausgang des Codeänderungsdetektors 62 auf den hohen Zustand, was dazu führt, daß der Zähler 60 mit einem neuen Anfangswert neu geladen wird, der aus den Eingängen 76 bestimmt wird. Diese Eigenschaft kann für eine bessere Jittereliminierung deaktiviert werden, was dazu führt, daß der Zähler 60 nur bei einem Überschlag neu lädt.
Wenn die Bits D< 2, 1, 0> des Steuersignals 37 gleich Null sind, dann fließt der Zähler 60 bei 128 Taktzyklen über, wird jedoch am Durchführen von Anpassungen durch das Null detektierende ODER-Gatter 68 gehindert. Wenn die Bits D< 2, 1, 0> des Steuersignals 34 gleich Eins sind, wird der Zähler 60 mit einem Anfangswert von 16 geladen, und der Zähler 60 fließt alle 112 Taktzyklen über, wodurch eine Frequenz des Synthetisators 14 von 93 ppm erzeugt wird. Die Tabelle 2 beschreibt weitere Frequenzen des Synthetisators 14 und die Art, wie sie erzeugt werden.

Zusammenfassung

Dies schließt die Beschreibung der bevorzugten Ausführungsform der Erfindung ab. Zusammenfassend wurde eine Jitterdämpfungsschaltung beschrieben, welche ein einlaufendes Taktsignal empfängt, welches Phasenjitter an seinen Flanken aufweist, und ein digital synthetisiertes Taktsignal erzeugt, welches der Frequenz des einlaufenden Taktsignals folgt und dessen Jitter deutlich verringert. Die Jitterdämpferschaltung umfaßt einen digitalen Phasendetektor, welcher einen digital gesteuerten Mehrfrequenz-Frequenzsynthetisator treibt. Der digitale Phasendetektor vergleicht die Phasenbeziehung zwischen einem einlaufenden Signal und einem Taktsignal, welches durch den digital gesteuerten Frequenzsynthetisator erzeugt wird, und erzeugt ein Ausgangssignal, welches proportional zu der Phasendifferenz ist. Das Ausgangssignal enthält sowohl einen Richtungsindikator als auch einen Größenindikator zum Steuern des digital gesteuerten Frequenzsynthetisators. Eine von mehreren Phasen eines spannungsgesteuerten Oszillators (VCO) wird in Abhängigkeit von dem Ausgangssignal ausgewählt, um die Frequenz des Taktsignals zu ändern.
Die vorangehende Beschreibung der bevorzugten Ausführungsform der Erfindung wurde zu Zwecken der Illustration und Beschreibung gegeben. Sie soll nicht umfassend sein oder die Erfindung auf die konkrete offenbarte Form beschränken. Viele Abwandlungen und Änderungen sind im Lichte der vorangehenden Lehre möglich. Der Umfang der Erfindung soll nicht durch ihre detaillierte Beschreibung begrenzt sein, sondern durch die beigefügten Ansprüche.

Claims

1. Schaltung zum Verringern des Phasenjitters bei einem einlaufenden Signal (16a), welche umfaßt:

(a) einen Phasendetektor (12) zum Erzeugen von digitalen Steuersignalen (26), welche eine Phasendifferenz zwischen dem einlaufenden Signal (16a) und einem Taktsignal (18b) repräsentieren, wobei die digitalen Steuersignale (26) ein Richtungssignal zum Anzeigen einer Polarität der Phasendifferenz und ein Größensignal zum Anzeigen einer Größe der Phasendifferenz aufweisen, und

(b) einen mit dem Phasendetektor (12) gekoppelten Frequenzsynthetisator (14) zum Erzeugen des Taktsignals (18b) zu einem Ausgang bei einer von mehreren auswählbaren Frequenzen in Antwort auf die Richtungs- und Größensignale, wobei der Frequenzsynthetisator (14) gekennzeichnet ist durch einen ladbaren Zähler (60), eine Einrichtung (62, 64) zum Initialisieren des ladbaren Zählers (60) mit einem Startwert, der aus dem Größensignal von dem Phasendetektor (12) bestimmt wird, eine Einrichtung (72) zum Erhöhen des ladbaren Zählers (60) unter Verwendung des Taktsignals (18b), eine Einrichtung (66, 68) zum Erzeugen eines Anpassungssignals, wenn der ladbare Zähler (60) überläuft, und eine Einrichtung (58) zum Steuern der Frequenz des Taktsignals (18b) in Antwort auf das Anpassungssignal von dem ladbaren Zähler (60) und das Richtungssignal von dem Phasendetektor (12).

2. Schaltung nach Anspruch 1, bei welcher der Phasendetektor (12) umfaßt:

- einen Auf-Ab-Zähler (30) zum Bestimmen der Phasenbeziehung zwischen dem einlaufenden Signal (16a) und dem Taktsignal (18b) und zum Erzeugen eines Ausgangssignals (26), welches proportional hierzu ist, und

- eine Einrichtung (22, 24, 28), welche mit dem Auf-Ab-Zähler (30) gekoppelt ist, zum Erhöhen und Erniedrigen des Auf-Ab-Zählers (30), wenn das einlaufende Signal (16a) außer Phase mit dem Taktsignal (18b) ist.

3. Schaltung nach Anspruch 2, bei welcher der Phasendetektor (12) weiterhin eine mit dem Auf-Ab-Zähler (30) gekoppelte Begrenzereinrichtung (44) zum Deaktivieren des Auf-Ab-Zählers (30) aufweist, um einen Überschlag zu verhindern, wenn ein Zählwert darin eine Bereichsgrenze erreicht.

4. Schaltung nach Anspruch 1, bei welcher der Frequenzsynthetisator (14) weiterhin eine Einrichtung (76) zum Erzeugen des Taktsignals bei einer Frequenz aus der Mehrzahl von auswählbaren Frequenzen erzeugt.

5. Schaltung nach Anspruch 4, bei welcher die Schaltung eine auswählbare Bandbreite BW:

BW = Dw / (2 * π * b)

aufweist, wobei Dw der Mitnahmebereich pro Schritt des Frequenzsynthetisators (14) ist und B ein Multiplikatorwert für das Taktsignal (18b) ist, verglichen mit dem einlaufenden Signal (16a).

6. Jitterdämpfungsschaltung, welche umfaßt: (a) einen digitalen Phasendetektor (12) zum Bestimmen einer Phasendifferenz zwischen einem einlaufenden Signal (16a) und einem Taktsignal (18b) und zum Erzeugen von Ausgangssignalen (26), welche proportional zu der Phasendifferenz sind, wobei die Ausgangssignale (26) sowohl eine Richtung als auch eine Größe der Frequenzänderung anzeigen, welche erforderlich ist, um die Phasendifferenz zu beseitigen, und

(b) einen digital gesteuerten, mit dem digitalen Phasendetektor (12) gekoppelten Frequenzsynthetisator (14) zum Erzeugen des Taktsignals (18b) zu einem Ausgang in Antwort auf die Richtungs- und Größensignale (26) von dem Phasendetektor (12), wobei der Frequenzsynthetisator (14) gekennzeichnet ist durch einen ladbaren Zähler (60), eine Einrichtung (62, 64) zum Initialisieren des ladbaren Zählers (60) mit einem Startwert, welcher aus dem Größensignal von dem Phasendetektor (12) bestimmt wird, eine Einrichtung (72) zum Erhöhen des ladbaren Zählers (60) mit Hilfe des Taktsignals (18b), eine Einrichtung (66, 68) zum Erzeugen eines Anpassungssignals, wenn der ladbare Zähler (60) überläuft, und eine Einrichtung (58) zum Steuern der Frequenz des Taktsignals (18b) in Antwort auf das Anpassungssignal von dem ladbaren Zähler (60) und das Richtungssignal von dem Phasendetektor (12).

7. Jitterdämpfungsschaltung nach Anspruch 6, bei welcher der Phasendetektor (12) umfaßt:

- einen Auf-Ab-Zähler (30) zum Bestimmen der Phasenbeziehung zwischen dem einlaufenden Signal (16a) und dem Taktsignal (18b) und zum Erzeugen des Ausgangssignals (26), welches proportional hierzu ist, und

- eine Einrichtung (20, 24, 28), welche mit dem Auf-Ab-Zähler (30) gekoppelt ist, zum Erhöhen und Erniedrigen des Auf-Ab-Zählers (30), wenn das einlaufende Signal (16a) außer Phase mit dem Taktsignal (18b) ist.

8. Jitterdämpfungsschaltung nach Anspruch 7, bei welcher der Phasendetektor (12) weiterhin eine mit dem Auf-Ab-Zähler (30) gekoppelte Begrenzungseinrichtung (44) zum Deaktivieren des Auf-Ab-Zählers (30) zum Vermeiden eines Überschlags aufweist, wenn ein Zählwert darin eine Bereichsgrenze erreicht.

9. Jitterdämpfungsschaltung nach Anspruch 6, bei welcher der Frequenzsynthetisator (14) weiterhin eine Einrichtung (76) zum Erzeugen des Taktsignals (18b) bei einer Frequenz aus der Mehrzahl von auswählbaren Frequenzen erzeugt.

10. Jitterdämpfungsschaltung nach Anspruch 9, bei welcher der Jitterdämpfer eine wählbare Bandbreite BW:

BW = Dw / (2 * π * B)

11. Verfahren zum Verringern des Phasenjitters bei einem einlaufenden Signal (16a) w welches die folgenden Schritte umfaßt: (a) Erzeugen von digitalen Steuersignalen (26), welche eine Phasendifferenz zwischen dem einlaufenden Signal (16a) und einem Täktsignal (18b) repräsentieren, wobei die digitalen Steuersignale (26) ein Richtungssignal zum Anzeigen einer Polarität der Phasendifferenz und ein Größensignal zum Anzeigen einer Größe der Phasendifferenz umfassen, und

(b) Erzeugen des Taktsignals (18b) zu einem Ausgang bei einer von mehreren auswählbaren Frequenzen in Antwort auf die digitalen Steuersignale (26), wobei der Erzeugungsschritt durch die Schritte des Erzeugens des Taktsignals entsprechend der Richtungs- und Größensignale gekennzeichnet ist, wobei der Erzeugungsschritt die Schritte des Ladens eines Zählers (60) mit einem Startwert, der durch das Größensignal bestimmt ist, des Erhöhens des Zählers (60) mit Hilfe des Taktsignals (18b), des Erzeugens eines Anpassungssignals, wenn der Zähler (60) überläuft, und des Steuerns der Frequenz des Ausgangstaktsignals (18b) mit Hilfe des Anpassungssignals von dem Zähler (60) und des Richtungssignals von dem Phasendetektor (12) umfaßt.